| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 21 | キャパシター回路、回路装置、物理量検出装置、電子機器及び移動体 | JP2016118443 | 2016-06-15 | JP2017224692A | 2017-12-21 | 田中 敦嗣; 羽田 秀生 |
| 【課題】回路の小面積化と高性能化を実現できるキャパシター回路、回路装置、物理量検出装置、電子機器及び移動体等の提供。 【解決手段】キャパシター回路10は、複数のキャパシターC1〜Cnを有するキャパシターアレイと、複数のスイッチ回路SW1〜SWnを有し、キャパシターアレイの各キャパシターに各スイッチ回路が接続されるスイッチアレイと、複数のスイッチ制御信号が供給される複数のスイッチ制御信号線LS1〜LSnを含む。キャパシターアレイのキャパシターは少なくとも一層の金属層により形成され、スイッチ制御信号線LS1〜LSnは、基板PSBの主面に平行な方向から見た断面視において、キャパシターアレイとスイッチアレイとの間に設けられた金属層により形成される。 【選択図】図2 |
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| 22 | 測定量を決定するための方法 | JP2017530678 | 2015-12-03 | JP2017537553A | 2017-12-14 | ライシュル ロルフ; ヴレーデ マーティン; ベヴォト クラウディウス; メツガー フローリアン; クレーマー ラルフ; ミタッシュ アンネ−カトリン; シュルツ トーマス; レーダーマン ベアンハート |
| 本発明は、測定量(Q)を決定するための方法に関し、当該方法は、少なくとも1つのパラメータ(tau,Imax)を有する回路(DAC)のモデル(M)を提供するステップと、回路(DAC)を所定の信号(H)で駆動制御し且つn個の離散時点(t1,t2,t3)で回路によって生成された操作量(I)の値(I1,I2,I3)を検出し且つ回路(DAC)によって生成された操作量(I)の検出された値(I1,I2,I3)に基づいて少なくとも1つのパラメータ(tau,Imax)の値(tauDAC,ImaxDAC)を求めるステップと、m個の離散時点(T1,T2)で回路(DAC)によって影響を受ける変量(J)の値(J1,J2)を検出し且つ回路(DAC)によって影響を受ける変量(J)の測定値(J1,J2)から、回路(DAC)のモデル(M)を考慮して測定量(Q)を決定するステップと、を含む。 | ||||||
| 23 | A/D変換装置 | JP2013195433 | 2013-09-20 | JP5811153B2 | 2015-11-11 | 根塚 智裕 |
| 24 | 電源雑音キャンセル回路および電源雑音キャンセル方法 | JP2014051796 | 2014-03-14 | JP2015177314A | 2015-10-05 | 白石 圭; 古田 雅則; 松野 隼也; 板倉 哲朗 |
| 【課題】電源雑音をキャンセルする。 【解決手段】実施形態によれば、電源雑音キャンセル回路は、生成器と、第1の乗算器と、減算器と、ディジタル/アナログ変換器とを含む。生成器は、正弦波信号を生成する。第1の乗算器は、ディジタル入力信号および正弦波信号を乗算することによって第1のディジタル積信号を生成する。減算器は、ディジタル入力信号から第1のディジタル積信号を減算することによってディジタル差信号を生成する。ディジタル/アナログ変換器は、ディジタル差信号をディジタル/アナログ変換することによってアナログ出力信号を得る。 【選択図】図4 |
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| 25 | The signal processing device | JP33139188 | 1988-12-27 | JPH07114367B2 | 1995-12-06 | 久雄 加藤; 靖史 安達 |
| 26 | Output frequency controller | JP3977281 | 1981-03-19 | JPS57154945A | 1982-09-24 | MORIYA NAKANOBU |
| PURPOSE:To decrease the number of terminals which is required for setting of data, by converting the ratio of resistance value among plural resistances into digital data and then designating the control degree of frequency. CONSTITUTION:The prescribed voltage is applied to input terminals a1 and a2 for setting of data via resistances R0, R0', R1 and R1', respectively. When 8 bits are required for the frequency control data, the high-order and low-order 4 bits are set by the ratio between the resistances R0 and R0' plus the ratio between the resistances R1 and R1', respectively. The set voltage is converted into a digital data through an A/D converter provided in an integral network. Based on this digital data, the timing pulse produced from a quartz oscillator Q is controlled. As a result, three terminal suffice to apply a data of 8 bits. | ||||||
| 27 | マイクロホン用マイクロコンピュータ | JP2016568169 | 2015-11-17 | JP6233619B2 | 2017-11-22 | 竹本 誠; 加藤 章浩 |
| 28 | マイクロホン用マイクロコンピュータ | JP2016568169 | 2015-11-17 | JPWO2016110887A1 | 2017-08-10 | 竹本 誠; 竹本 誠; 章浩 加藤 |
| 複数のアプリケーションプログラムのアドレスを考慮することなく各アプリケーションプログラムを実行できるようにすること。マイクロコンピュータ(100)は、デジタル信号処理回路(104)により実行されるマイクロホン用プログラムを複数格納するプログラム用メモリ(108)と、プログラム用メモリのアドレスを制御するアドレス制御回路(109)と、マイクロホン用プログラムのアドレスを格納するプログラムアドレスレジスタ(110)と、マイクロホン用プログラムのサイズを格納するプログラムサイズレジスタ(111)と、を備える。アドレス制御回路(109)は、プログラムアドレスレジスタ(110)およびプログラムサイズレジスタ(111)に基づいて、プログラム用のメモリのアドレスを計算する。 | ||||||
| 29 | Ａ／Ｄ変換装置 | JP2013195433 | 2013-09-20 | JP2015061269A | 2015-03-30 | NEZUKA TOMOHIRO |
| 【課題】入力電圧のA/D変換を一定期間内に完了させる必要がある場合でも、高い精度で変換を行うことができるデルタシグマ型のA/D変換装置を提供する。【解決手段】入力電圧Vinを、ループフィルタ13及び14を介した後、量子化器7で量子化する。ループフィルタ14には、その出力電圧を発生するオペアンプ15と、入力電圧VinをサンプルするためのコンデンサCsと、当該コンデンサCsによりサンプルされた電圧を積分するためのコンデンサCfと、複数の経路切替え用スイッチS1〜S7とを備える。制御回路は、スイッチS1〜S7のオンオフを制御してコンデンサCs及びCfを放電させると、ループフィルタ14によるサンプル動作と積分動作とを複数回繰り返させる。最後にコンデンサCsとコンデンサCfの接続状態を積分動作の時と逆転した状態に接続し、変換用スイッチS8をオンにしてループフィルタ14の出力電圧をA/D変換器12によりA/D変換する。【選択図】図1 | ||||||
| 30 | JPH0223056B2 - | JP18051681 | 1981-11-11 | JPH0223056B2 | 1990-05-22 | TAKAHASHI KAZUKYO |
| 31 | JPS6135728B2 - | JP6548581 | 1981-04-30 | JPS6135728B2 | 1986-08-14 | NAKAJIMA MASAHIKO |
| 32 | Integrated parallel type a/d converter circuit | JP18051681 | 1981-11-11 | JPS5881327A | 1983-05-16 | TAKAHASHI KAZUKIYO |
| PURPOSE:To prevent fluctuation in comparison voltage for A/D conversion, and to improve precision, by providing an array of resistance elements for D/A conversion besides an array of resistance elements for A/D conversion. CONSTITUTION:When a signal is applied to an input terminal 1, a voltage from a reference voltage source is divided through an array of resistances R1-Rn+1 and a comparison voltage is compared by comparators C1-Cn and encoded by an encoding circuit 30 through AND circuits L1-Ln; and a voltage from a reference voltage source 12 is divided through an array of resistance R1,1- R1,n+1 to obtain voltages, which are switched by transfer gates S1-Sn to obtain a D/A conversion output at an output terminal 2. Thus two resistance arrays are provided independently, so fluctuation in comparison voltage for A/D conversion is prevented to improve precision. | ||||||
| 33 | Signal waveform storage device | JP16391280 | 1980-11-20 | JPS5786937A | 1982-05-31 | KITAGAWA KAZUO; ENDOU KENJIROU; KIRA EIJI |
| PURPOSE:To store a signal waveform efficiently by adequately controlling intervals of sampling clock pulses and those of readout clock pules on the basis of differences between adjacent sampled values. CONSTITUTION:A sequence of digitized sampling pulses from an A/D converter 70 is written in a digital memory 80 successively. To read the contents of the memory 80, on the other hand, switches 81 and 82 are changed over to sides (b) to input the output of a D/A converter 83, provided on the output side of the memory 80, to a difference detector 23, and also to supply readout clock pulses from an oscillator 24 to the memory 80. The detector 23 calculates intervals of clock pulses from the sampling sequence stored in the memory 80 to control the frequency of readout clock pulses of the memory 80. Consequently, a sampling sequence having the same array with the sampling sequence obtained from a sampling circuit 22 is outputted 84 through the D/A converter 83 from the memory 80. | ||||||
| 34 | Time axis restoring system for sampling series by adaptive type sampling system | JP8383080 | 1980-06-20 | JPS5710527A | 1982-01-20 | ENDOU KENJIROU; KITAGAWA KAZUO; KIRA EIJI |
| PURPOSE:To make redundancy small and to decrease the distortion, by making the sampling rate adaptive to a slope of an input signal without constant rate, in reading out the sampling series once in memory. CONSTITUTION:An analog input signal to an input terminal 51 is inputted to a sampling circuit 52 and a slope detector 53. The circuit 52 samples the input signal every time when a clock pulse is given from a clock oscillator 54. The sampling series from the circuit 52 is written in a memory 55 driven with the clock pulse from the clock oscillator 54. The detector gives a signal having a level corresponding to the slope of the input signal of the circuit 52 to the circuit 54 as a control signal. The oscillated frequency of the clock oscillator 54 consisting of a voltage controlled oscillator is controlled so that the interval of clock pulses applied to the circuit 52 is decreased with greater slope of the input signal by the output of the detector 53. | ||||||
| 35 | JPS5514372B2 - | JP9726772 | 1972-09-29 | JPS5514372B2 | 1980-04-16 | |
| 36 | エンコーダおよびこれを備えた装置 | JP2016167775 | 2016-08-30 | JP2018036090A | 2018-03-08 | 工藤 耕輔; 中村 仁 |
| 【課題】算出時間に関係なく、高精度に相対位置を算出可能なエンコーダを提供すること。 【解決手段】第1および第2の周期パターンが設けられたスケールと、第1の周期パターンに応じた変化周期を有する第1の信号を出力する第1の検出状態と、第2の周期パターンに応じた変化周期を有する第2の信号を出力する第2の検出状態と、の間での切り替えが可能な検出部と、第1および第2の信号のうち一方の信号を用いてスケールと検出部との相対変位量を算出する第1の処理と、第1および第2の信号の双方を用いてスケールと検出部のうち一方の部材の他方の部材に対する相対位置を算出する第2の処理と、を実行する処理部と、を有し、処理部は、第1の処理を実行している間に第2の処理を実行することで、相対位置の算出開始時の第1の相対位置の算出後、相対変位量および第1の相対位置に基づいて第2の相対位置を算出する。 【選択図】図1 |
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| 37 | 電源雑音キャンセル回路および電源雑音キャンセル方法 | JP2014051796 | 2014-03-14 | JP6169024B2 | 2017-07-26 | 白石 圭; 古田 雅則; 松野 隼也; 板倉 哲朗 |
| 38 | アナログ領域とデジタル領域との間での不一致誤差の整形機能を有する変換システム | JP2016173775 | 2016-09-06 | JP2017060159A | 2017-03-23 | ユン−シャン,シュウ |
| 【課題】不一致誤差の波形整形ができるアナログ領域とデジタル領域との間の変換システムを提供する。 【解決手段】D/A変換器706、D/A変換器に接続された第1の注入回路702、D/A変換器706に接続された第2の注入回路704を含み、前記D/A変換器706は、第1のデジタル値に応答して第1のアナログ値を生成し、第2のデジタル値に応答して第2のアナログ値を生成する。第1の注入回路702は、アナログの注入値がD/A変換器706が生成する第2のアナログ値に注入されるようにする。そこにおいて、前記アナログの注入値は、第1のデジタル値のビットのサブセットにより形成されるデジタル注入値から変換される。第2の注入回路704は、デジタル注入値を第2のデジタル値に注入するか、あるいはデジタル注入値と第2のアナログ値に従って得られたそれに関連した値とを結合する。 【選択図】図7a |
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| 39 | Signal processing circuit | JP2011025666 | 2011-02-09 | JP2012165297A | 2012-08-30 | MORI YUICHIRO |
| PROBLEM TO BE SOLVED: To provide a signal processing circuit whose occupied area can be reduced.SOLUTION: A signal processing circuit according to an embodiment comprises: an encoder 16 which encodes an input digital signal to generate an encoded signal; and a memory 17 which is electrically connected to a first input terminal 20 and the encoder 16 and, when voltage supplied via the first input terminal 20 is a predetermined threshold or higher, stores therein information based on the encoded signal output from the encoder 16. | ||||||
| 40 | Signal processor | JP33139188 | 1988-12-27 | JPH02174422A | 1990-07-05 | KATO HISAO; ADACHI YASUSHI |
| PURPOSE: To obtain an output without noise by revising a processing mode of a data processing unit when an output of a D/A converter is completely attenuated so as to bring an output of the D/A converter into a complete attenuation state while an output data of the data processing unit is unstable. CONSTITUTION: Suppose that an output data C of a data processing unit is unstable for a time between '0' and t7 at application of power. As soon as power is applied, a signal Z is supplied from a power application confirming circuit 50 11B, which starts counting in response to the signal Z and supplies a signal 12 to a current control signal generating circuit 12 when the count for times of 0-t7 is counted out. The circuit 12 supplies an attenuation release signal K to a switch 20 in response to the signal 12. The circuit 12 responds to the attenuation release signal K and is selected to the position of a prediction device 14 for the normal operation. Since an analog signal D is in the completely attenuated state for times 0-t7 after application of power till a data C is made stable in such a way, a noise caused by an unstable data C is not generated. COPYRIGHT: (C)1990,JPO&Japio | ||||||
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