キャパシター回路、回路装置、物理量検出装置、電子機器及び移動体

本発明は、キャパシター回路、回路装置、物理量検出装置、電子機器及び移動体等に関する。

従来より、複数のキャパシターや複数のスイッチ回路により構成されるキャパシター回路を有する回路装置が知られている。このような回路装置の従来技術としては例えば特許文献1に開示される技術がある。この従来技術の回路装置は、複数のキャパシターを有するスイッチトキャパシター回路を含み、周囲の領域から分離された同一の島に、比精度が要求される全てのキャパシターを配置する。そしてユニットキャパシター群を構成する各ユニットキャパシターの周辺構造を同一構造とし、且つ、比精度が要求される全てのキャパシターを構成する各ユニットキャパシターを、島内で少なくとも線対称又は点対称になるように配置することで、デルタシグマ型のA/D変換回路を実現している。

特開2005−136055号公報

このようなキャパシター回路を有する回路装置では、回路面積の小規模化に対する要望がある。例えば、キャパシター回路を用いた逐次比較型のA/D変換回路などにおいては、レイアウト構成や信号配線が複雑になり、回路面積が大きくなってしまうという問題があった。例えば回路の小面積化と回路の高性能化(高分解能、高精度)とを両立して実現することが難しいという課題があった。

本発明の幾つかの態様によれば、回路の小面積化と高性能化を実現できるキャパシター回路、回路装置、物理量検出装置、電子機器及び移動体等を提供できる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、複数のキャパシターを有するキャパシターアレイと、複数のスイッチ回路を有し、前記キャパシターアレイの各キャパシターに各スイッチ回路が接続されるスイッチアレイと、複数の前記スイッチ回路のスイッチ制御を行う複数のスイッチ制御信号が供給される複数のスイッチ制御信号線と、を含み、前記キャパシターアレイの前記キャパシターは、少なくとも一層の金属層により形成され、前記スイッチ制御信号線は、前記スイッチアレイの前記スイッチ回路が形成される基板の主面に平行な方向から見た断面視において前記キャパシターアレイと前記スイッチアレイとの間に設けられた金属層により形成されるキャパシター回路に関係する。

本発明の一態様では、キャパシターアレイと、スイッチアレイと、スイッチ制御信号が供給されるスイッチ制御信号線とが設けられ、キャパシターアレイのキャパシターは、少なくとも一層の金属層により形成される。そして、スイッチ制御信号線は、断面視においてキャパシターアレイとスイッチアレイとの間に設けられた金属層により形成される。このようにすれば、例えば平面視においてキャパシターアレイとスイッチアレイとが重なるように配置され、その間にスイッチ制御信号線が配線されるようになり、回路面積の縮小化を図れる。またキャパシターアレイとスイッチアレイの間にスイッチ制御信号線を配線することで、回路面積の更なる縮小化や回路の高性能化の実現も可能になる。

また本発明の一態様では、複数の前記スイッチ制御信号線は、前記基板に交差する方向から見た平面視において第1の方向に沿って配線されてもよい。

このようにすれば、複数のスイッチ制御信号線を第1の方向に沿って例えば万遍なく均一に配線することが可能になり、回路の高性能化等の実現が可能になる。

また本発明の一態様では、前記キャパシターアレイは、前記平面視において前記第1の方向に沿って配置される第1〜第n(nは2以上の整数)のキャパシターを含み、前記スイッチアレイは、前記第1〜第nのキャパシターの各キャパシターに各スイッチ回路が接続され、前記平面視において前記第1の方向に沿って配置される第1〜第nのスイッチ回路を含み、前記スイッチ制御信号線は、前記第1〜第nのスイッチ回路のスイッチ制御を行う第1〜第nのスイッチ制御信号線を含み、前記第1〜第nのスイッチ制御信号線は、前記平面視において前記第1〜第nのキャパシターに重なるように前記第1の方向に沿って配線されてもよい。

このようにすれば、第1〜第nのキャパシターに対応する第1〜第nのスイッチ回路の第1〜第nのスイッチ制御信号線が、平面視において第1〜第nのキャパシターに重なるように第1の方向に沿って配線されるようになる。従って、第1〜第nのキャパシターの下方に第1〜第nのスイッチ制御信号線を万遍なく均一に配線することが可能になり、回路の小面積化や高性能化の実現が可能になる。

また本発明の一態様では、前記第1〜第nのスイッチ制御信号線のうちの第i(iは1以上且つnより小さい整数)のスイッチ制御信号線は、前記第1〜第nのスイッチ回路のうちの第iのスイッチ回路に接続され、前記第iのスイッチ制御信号線は、前記第iのスイッチ回路との接続点を超えて、第i+1〜第nのキャパシターの下方にも配線されてもよい。

このようにすれば、本来ならば第iのスイッチ回路との接続点まで配線すれば済む第iのスイッチ制御信号線が、当該接続点を超えて第i+1〜第nのキャパシターの下方にも配線されるようになる。これにより例えば第1〜第nのキャパシターでの平坦度の均一化を図れるようになり、容量の比精度の向上等を図れるようになる。

また本発明の一態様では、前記スイッチアレイの前記各スイッチ回路に電圧を供給するための複数の電圧供給線を含み、前記電圧供給線は、前記平面視において前記キャパシターアレイに重なるように前記第1の方向に交差する第2の方向に沿って配線されてもよい。

このようにすれば、スイッチ制御信号線については第1の方向に沿って配線され、スイッチ回路への電圧供給線については第1の方向に交差する第2の方向に沿って配線されるため、効率的なレイアウト配線を実現でき、回路面積の更なる縮小化を図れる。

また本発明の一態様は、前記スイッチ制御信号を出力する制御回路と、を含む回路装置に関係する。

このようにすれば、制御回路からのスイッチ制御信号により、スイッチアレイのスイッチ回路のスイッチ制御を実現できるようになる。

また本発明の一態様では、前記キャパシターアレイは、前記基板に交差する方向から見た平面視において前記制御回路の第1の方向側に配置され、前記スイッチ制御信号線は、前記平面視において前記制御回路から前記第1の方向に沿って配線されてもよい。

このようにすれば、制御回路からのスイッチ制御信号線をショートパスで、キャパシターアレイのキャパシターの下方のスイッチ回路に接続できるようになり、効率的なレイアウト配置を実現できる。

また本発明の一態様では、電圧を生成する電圧生成回路を含み、前記キャパシターアレイは、上位ビット側の第1のキャパシターアレイと、下位ビット側の第2のキャパシターアレイとを有し、前記スイッチアレイは、前記第1のキャパシターアレイに接続される第1のスイッチアレイと、前記第2のキャパシターアレイに接続される第2のスイッチアレイとを有し、前記第2のスイッチアレイの前記各スイッチ回路には、前記電圧生成回路からの電圧が供給されてもよい。

このようにすれば、電圧生成回路からの電圧を、スイッチ回路を介してキャパシターの一端に供給できるようになり、回路の高性能化等を図れるようになる。

また本発明の一態様では、前記スイッチ制御信号線は、前記基板に交差する方向から見た平面視において第1の方向に沿って配線され、前記第2のキャパシターアレイは、前記平面視において前記電圧生成回路と前記第1のキャパシターアレイとの間に配置され、前記電圧生成回路からの電圧を前記第2のスイッチアレイの前記各スイッチ回路に供給するための複数の電圧供給線が、前記平面視において前記第1の方向に交差する第2の方向に沿って配線されてもよい。

このようにすれば、電圧生成回路からの電圧を、第2のキャパシターアレイに対応する第2のスイッチアレイのスイッチ回路に対して、ショートパスの電圧供給線で供給できるようになり、回路の高性能化等を図れるようになる。

また本発明の一態様では、前記第1のスイッチアレイの前記各スイッチ回路には、A/D変換対象となる入力電圧と、高電位側基準電圧と、低電位側基準電圧とが供給され、前記第1のスイッチアレイの前記各スイッチ回路に前記入力電圧、前記高電位側基準電圧、前記低電位側基準電圧を供給する複数の電圧供給線が、前記平面視において前記第1の方向に交差する第2の方向に沿って配線されてもよい。

このようにすれば、上位ビット側の第1のスイッチアレイに対して、入力電圧、高電位側基準電圧、低電位側基準電圧の電圧供給線を効率良く配線することが可能になる。

また本発明の一態様では、前記キャパシターアレイが比較ノードに接続される比較回路と、前記キャパシターアレイと前記スイッチアレイとを有し、電荷再分配型のD/A変換を行うD/A変換回路と、を含み、前記制御回路は、前記比較回路の比較結果に基づいて前記スイッチ制御信号を生成して、前記スイッチアレイに出力してもよい。

このようにすれば、電荷再分配型のD/A変換回路を有するA/D変換回路において、回路の小面積化や高性能化を実現できるようになる。

また本発明の一態様では、前記スイッチ制御信号線は、前記基板に交差する方向から見た平面視において第1の方向に沿って配線され、前記比較回路は、前記平面視において前記制御回路の前記第1の方向側に配置されてもよい。

このようにすれば、制御回路と比較回路とキャパシターアレイを効率良くレイアウト配置することが可能になり、レイアウト配線の効率化や、回路面積の縮小化などを図れるようになる。

また本発明の他の態様は、物理量トランスデューサーと、前記物理量トランスデューサーからの検出信号に基づいて物理量を検出する上記に記載の回路装置と、を含む物理量検出装置に関係する。

また本発明の他の態様は、上記に記載の回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記に記載の回路装置を含む移動体に関係する。

本実施形態のキャパシター回路の構成例。

キャパシター回路の断面図。

キャパシター回路の詳細な構成例。

キャパシター回路の詳細な構成例。

キャパシター構造の一例。

キャパシター構造の他の例。

キャパシター回路の平面図。

キャパシターとスイッチ回路の配置関係の説明図。

スイッチ回路のレイアウト配置の説明図。

本実施形態の回路装置であるA/D変換回路の構成例。

A/D変換回路の詳細な構成例。

全差動型のA/D変換回路の詳細な構成例。

電圧生成回路(抵抗型DAC)の構成例。

本実施形態の回路装置のレイアウト配置例。

本実施形態の回路装置の詳細なレイアウト配置例。

本実施形態の回路装置の他の構成例。

物理量検出装置の構成例。

本実施形態の回路装置を含む電子機器の例。

本実施形態の回路装置を含む移動体の例。

以下、本発明の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

1.キャパシター回路 図1に本実施形態のキャパシター回路10の構成例を示す。キャパシター回路10は、複数のキャパシターC1〜Cn(nは2以上の整数)を有するキャパシターアレイ20と、複数のスイッチ回路SW1〜SWn(スイッチ素子)を有するスイッチアレイ30を含む。例えばスイッチ回路SW1〜SWnでは、キャパシターアレイ20の各キャパシターC1〜Cnに各スイッチ回路が接続される。例えばキャパシターC1の一端にはスイッチ回路SW1が接続され、キャパシターC2の一端にはスイッチ回路SW2が接続される。キャパシターC3〜Cnとスイッチ回路SW3〜SWnの接続構成も同様である。

またキャパシター回路10は、複数のスイッチ制御信号線LS1〜LSnを含む。スイッチ制御信号線LS1〜LSnは、スイッチ回路SW1〜SWnのスイッチ制御を行うスイッチ制御信号S1〜Snが供給される信号線である。例えばスイッチ回路SW1はスイッチ制御信号S1によりスイッチ制御(オン・オフ制御)され、スイッチ回路SW2はスイッチ制御信号S2によりスイッチ制御される。同様にスイッチ回路SW3〜SWnはスイッチ制御信号S3〜Snによりスイッチ制御される。なお本実施形態のキャパシター回路10は、図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したり、接続関係を変更するなどの種々の変形実施が可能である。

そして本実施形態では、キャパシターアレイ20のキャパシターC1〜Cnは、少なくとも一層の金属層(広義には導電層)により形成される。例えばC1〜Cnの各キャパシターは、2層の金属層(導電層)により形成されたり、1層の金属層(導電層)により形成される。またスイッチ制御信号線LS1〜LSnは、例えばキャパシターC1〜Cnを形成する金属層よりも下層の金属層(導電層)により形成される。そしてスイッチ制御信号線LS1〜LSnは、断面視において、キャパシターアレイ20とスイッチアレイ30との間に設けられた金属層により形成される。例えばスイッチ制御信号線LS1〜LSnは、断面視においてキャパシターアレイ20とスイッチアレイ30との間に配線(配置)される。具体的にはスイッチ制御信号線LS1〜LSnは、スイッチアレイ30のスイッチ回路SW1〜SWnが形成される基板(サブストレート)の主面に平行(略平行)な方向から見た断面視において、キャパシターアレイ20とスイッチアレイ30との間に設けられた金属層により形成される。

例えば図2に本実施形態のキャパシター回路10の断面図の一例を示す。図2は基板PSB(例えばP型の半導体基板)の主面に平行な方向から見た断面視(第2の方向DR2での断面視)での断面図である。基板PSBには、スイッチ回路SW1〜SWn(スイッチ回路を構成するトランジスター)が形成されている。

例えばキャパシターC1〜Cnは、金属層M5(第5層の金属層)と金属層M4(第4層の金属層)により形成されている。例えばキャパシターC1〜Cnは、後述の図5に示すようなMIM(Metal-Insulator-Metal)構造のキャパシターにより実現できる。但し、キャパシターC1〜Cnを後述の図6に示すような1層の金属層で実現してもよい。

スイッチ回路SW1〜SWnは、N型、P型のトランジスター(MOSトランジスター)により実現される。図2では、N型のトランジスターは、P型の基板PSBに形成されるN型の拡散領域(不純物領域)からなるドレイン及びソースと、ゲート電極と、ゲート絶縁膜により実現される。P型のトランジスターは、基板PSB上のN型のウェルNWLに形成されるP型の拡散領域(不純物領域)からなるドレイン及びソースと、ゲート電極と、ゲート絶縁膜により実現される。スイッチ回路SW1〜SWnは、これらのN型、P型のトランジスターと、金属層M1(第1層の金属層)、金属層M2(第2層の金属層)により形成される配線により実現される。なお、P型の基板PSBは、P型の拡散領域によりその電位(VDD)が設定され、N型のウェルNWLは、N型の拡散領域によりその電位(GND)が設定される。これらのP型、N型の拡散領域には、金属層M1の配線により電位設定用の電源(VDD、GND)が供給される。

そして本実施形態では図2に示すように、スイッチ回路SW1〜SWnにスイッチ制御信号S1〜Snを供給するスイッチ制御信号線LS1〜LSnは、キャパシターC1〜Cnを形成する金属層M4、M5よりも下層(基板PSB側)の金属層M3(第3層の金属層)により形成される。そしてスイッチ制御信号線LS1〜LSnは、図2の断面視において、キャパシターアレイ20(キャパシターC1〜Cn)とスイッチアレイ30(スイッチ回路SW1〜SWn)との間に設けられた金属層により形成される。即ち、キャパシターアレイ20(キャパシターを構成する金属層)の下方(断面視における下方)であって、スイッチアレイ30(スイッチ回路を構成するトランジスター等)の上方(断面視における上方)に、スイッチ制御信号線LS1〜LSnが配線される。

図3、図4にキャパシター回路10の詳細な構成例を示す。図3は後述の図10〜図12のMSB側(上位ビット側)のD/A変換器DAC1(DAC1P、DAC1N)に用いられるキャパシター回路10の構成例である。図4はLSB側(下位ビット側)のD/A変換器DAC2(DAC2P、DAC2N)に用いられるキャパシター回路10の構成例である。なお本実施形態のキャパシター回路10は、図3、図4の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したり、接続関係を変更するなどの種々の変形実施が可能である。

図3ではキャパシターC1、C2・・・の他端はノードNC(サンプリングノード)に接続されている。スイッチ回路SW1は、トランスファーゲートTF1(CMOSのアナログスイッチ)、P型のトランジスターTP1、N型のトランジスターTN1により構成される。スイッチ回路SW2は、トランスファーゲートTF2、P型のトランジスターTP2、N型のトランジスターTN2により構成される。

スイッチ回路SW1のトランスファーゲートTF1、トランジスターTP1、TN1の一端(ドレイン、ソースの一方)は、キャパシターC1の一端に接続される。トランスファーゲートTF1、トランジスターTP1、TN1の他端(ドレイン、ソースの他方)は、各々、電圧供給線LVIN、LVDD、LGNDに接続される。電圧供給線LVIN、LVDD、LGNDには、入力電圧VIN、高電位側の基準電圧VDD、低電位側の基準電圧GNDが供給される。そしてトランスファーゲートTF1、トランジスターTP1、TN1のゲートには、図1のスイッチ制御信号S1或いはS1に基づく信号(例えばS1をバッファリングした信号、S1の反転信号等)が入力されて、そのオン、オフが制御される。これにより、キャパシターC1の一端に対して、各々、VIN、VDD、或いはGNDを供給できるようになる。

スイッチ回路SW2のトランスファーゲートTF2、トランジスターTP2、TN2の一端は、キャパシターC2の一端に接続される。トランスファーゲートTF2、トランジスターTP2、TN2の他端は、各々、電圧供給線LVIN、LVDD、LGNDに接続される。そしてトランスファーゲートTF2、トランジスターTP2、TN2のゲートには、図1のスイッチ制御信号S2或いはS2に基づく信号(例えばS2をバッファリングした信号、S2の反転信号等)が入力されて、そのオン、オフが制御される。これにより、キャパシターC2の一端に対して、VIN、VDD、GNDを供給できるようになる。

なお、スイッチ回路SW1、SW2は、トランスファーゲートTF1、TF2、トランジスターTP1、TP2、TN1、TN2以外にも、例えばスイッチ制御信号の反転信号の生成などに必要な論理回路などを含むことができる。

図4では、トランスファーゲートTF1、TF2の他端に供給される電圧が、図3とは異なっている。即ち、トランスファーゲートTF1の他端には、電圧供給線LV1が接続され、電圧V1が供給されている。トランスファーゲートTF2の他端には、電圧供給線LV2が接続され、電圧V2が供給されている。これらの電圧V1、V2は、例えば後述の図10、図11の電圧生成回路60により生成される電圧(基準電圧)である。これらの電圧V1、V2等は、例えばバイナリー(2のべき乗)で重み付けされた電圧である。

なお、図4のキャパシター回路10を図10〜図12のLSB側のD/A変換器DAC2に用いる場合に、スイッチ回路SW1ではトランジスターTP1、TN1の一方のみが使用され、他方はダミーのトランジスターになる。スイッチ回路SW2ではトランジスターTP2、TN2の一方のみが使用され、他方はダミーのトランジスターになる。このようなダミーのトランジスターを設けることで、キャパシターアレイ20の平坦性を保つことができ、容量の比精度を向上できるようになる。

図5、図6にC1〜Cnの各キャパシターの構造例を示す。図5のキャパシターはMIM(Metal-Insulator-Metal)構造のキャパシターである。上層の金属層ALEと下層の金属層ALDの間の層間絶縁膜に中間の金属層ALMが形成される。金属層ALD、ALEは例えばアルミ層である。そして、この金属層ALM(例えば図2の金属層M5)と、金属層ALD(例えば金属層M4)と、その間の層間絶縁膜とにより、MIM構造のキャパシターが実現されている。

図6では、1層の金属層(例えば図2の金属層M5)により形成される配線ALE1、ALE2によりキャパシターが実現されている。例えば図6では、配線ALE1、ALE2がいわゆる櫛歯形状に形成され、配線ALE1、ALE2の一方の凸部が他方の凹部に入り込むように配置されることで、配線ALE1、ALE2の配線間容量(基板の主面に平行な方向での配線間容量)によるキャパシターが実現されている。配線ALE1、ALE2を形成する金属層は、いわゆるトップメタルと呼ばれる膜厚が厚い金属層(例えば図2の金属層M5)であることが望ましい。

なお、キャパシターは図5、図6の構造に限定されず、少なくとも1層の金属層(導電層)で構成されるものであれば、種々の変形実施が可能である。

図7はキャパシター回路10の平面図の例である。図7はキャパシター回路10を図2の基板PSBに交差(直交)する方向(第3の方向DR3)から見た平面視での平面図である。図7ではキャパシターC11、C12・・・C1n、C21、C22・・・C2nがマトリクス状に配列されている。キャパシターアレイ20でのキャパシターの配列は、図7のような2次元アレイの配列であってもよいし、1次元アレイの配列であってもよい。これらのC11〜C1n、C21〜C2nの各キャパシターは、例えば、その面積が等しく、容量値が等しくなるユニットキャパシター(単位容量)により実現できる。

図7に示すように本実施形態では、複数のスイッチ制御信号線LS11〜LS1n、LS21〜LS2nが、基板PSBに交差する方向(第3の方向DR3)から見た平面視において第1の方向DR1に沿って配線される。

第1の方向DR1は、基板PSBの主面に平行(略平行)な方向であり、キャパシターC11〜C1nは第1の方向DR1に沿って配置される。キャパシターC21〜C2nも第1の方向DR1に沿って配置されている。そしてスイッチ制御信号線LS11〜LS1nは、平面視においてキャパシターC11〜C1nに重なるように配線される。スイッチ制御信号線LS21〜LS2nは、平面視においてキャパシターC21〜C2nに重なるように配線される。より具体的には、スイッチ制御信号線LS11〜LS1nは、図2の断面視において、キャパシターC11〜C1nと、その下方のスイッチ回路SW11〜SW1n(図8参照)との間に配線される。スイッチ制御信号線LS21〜LS2nは、図2の断面視において、キャパシターC21〜C2nと、その下方のスイッチ回路SW21〜SW2n(不図示)との間に配線される。

スイッチ制御信号線LS11〜LS1n、LS21〜LS2nは、図1、図2のスイッチ制御信号線LS1〜LSnに相当するものであり、スイッチ回路SW1〜SWnをスイッチ制御する信号である。スイッチ制御信号線LS1〜LSn(LS11〜LS1n、LS21〜LS2n)により、図3、図4のトランスファーゲートTF1、TF2、トランジスターTP1、TP2、TN1、TN2のオン、オフが制御される。これにより対応する各電圧(LVIN、VDD、GND、V1、V2等)をキャパシターの一端に供給できるようになる。

また図7に示すように、電圧供給線LVIN(又はLV1〜LVn)、LVDD、LGNDは、第1の方向DR1に交差(直交)する第2の方向DR2に沿って配線される。例えば図3では、電圧供給線LVIN、LVDD、LGNDは、各々、トランスファーゲートTF1及びTF2、トランジスターTP1及びTP2、トランジスターTN1及びTN2の他端に接続される。また図4では、電圧供給線LV1、LV2は、各々、トランスファーゲートTF1、TF2の他端に接続され、電圧供給線LVDD、LGNDは、各々、トランジスターTP1及びTP2、トランジスターTN1及びTN2の他端に接続される。

例えば図7のキャパシター回路10において、図1のキャパシターアレイ20は、平面視において第1の方向DR1に沿って配置されるキャパシターC11〜C1n(広義には第1〜第nのキャパシター。nは2以上の整数)を含んでいる。またスイッチアレイ30は、キャパシターC11〜C1nの各キャパシター(各キャパシターの一端)に各スイッチ回路が接続され、平面視において第1の方向DR1に沿って配置されるスイッチ回路SW11〜SW1n(広義には第1〜第nのスイッチ回路。図8参照)を含んでいる。またキャパシター回路10のスイッチ制御信号線は、スイッチ回路SW11〜SW1nをスイッチ制御するスイッチ制御信号線LS11〜LS1n(広義には第1〜第nのスイッチ制御信号線)を含んでいる。

そしてスイッチ制御信号線LS11〜LS1nは、平面視においてキャパシターC11〜C1nに重なるように第1の方向DR1に沿って配線される。即ち、図2で説明したように、スイッチ制御信号線LS11〜LS1n(LS1〜LSn)は、キャパシターC11〜C1n(C1〜Cn)の下層(スイッチ回路の上層)において第1の方向DR1に沿って配線される。

同様にキャパシターアレイ20は、平面視において第1の方向DR1に沿って配置されるキャパシターC21〜C2n(第1〜第nのキャパシター)を含んでいる。スイッチアレイ30は、キャパシターC21〜C2nの各キャパシター(各キャパシターの一端)に各スイッチ回路が接続され、平面視において第1の方向DR1に沿って配置されるスイッチ回路SW21〜SW2n(第1〜第nのスイッチ回路。不図示)を含んでいる。またキャパシター回路10のスイッチ制御信号線は、スイッチ回路SW21〜SW2nをスイッチ制御するスイッチ制御信号線LS21〜LS2n(第1〜第nのスイッチ制御信号線)を含んでいる。そしてスイッチ制御信号線LS21〜LS2nは、平面視においてキャパシターC21〜C2nに重なるように第1の方向DR1に沿って配線される。

そしてキャパシターC11〜C1nの下方に配線されるスイッチ制御信号線LS11〜LS1nのうちのLS11(広義には第iのスイッチ制御信号線。iは1以上且つnより小さい整数)は、スイッチ回路SW11〜SW1nのうちのスイッチ回路SW11(広義には第iのスイッチ回路)に接続される。同様にスイッチ制御信号線LS12、LS13・・・LS1nは、各々、スイッチ回路SW12、SW13・・・SW1nに接続される。

この場合に本実施形態では、スイッチ制御信号線LS11(第iのスイッチ制御信号線)は、スイッチ回路SW11との接続点を越えて、キャパシターC12〜C1n(広義には第i+1〜第nのキャパシター)の下方(断面視における下方)にも配線されている。即ち、図7において、スイッチ制御信号線LS11は、キャパシターC11〜C1nの左端部から右端部まで配線されている。つまり、本来ならば、キャパシターC11の下方のスイッチ回路SW11に接続されるスイッチ制御信号線LS11は、スイッチ回路SW11との接続点まで配線すれば済むはずであるが、図7では、この接続点を越えて、スイッチ制御信号線LS11が右端部まで延在形成されている。

同様にスイッチ制御信号線LS12(第iのスイッチ制御信号線)は、スイッチ回路SW12との接続点を越えて、キャパシターC13〜C1n(第i+1〜第nのキャパシター)の下方(断面視における下方)にも配線されている。つまり、本来ならば、キャパシターC12の下方のスイッチ回路SW12に接続されるスイッチ制御信号線LS12は、スイッチ回路SW12との接続点まで配線すれば済むはずであるが、図7では、この接続点を越えて、スイッチ制御信号線LS12が右端部まで延在形成されている。キャパシターC11〜C1nの下方に配線される他のスイッチ制御信号線LS13〜LS1nも同様に、対応するスイッチ回路との接続点を越えて、キャパシターC11〜C1nの右端部まで延在形成されて配線されている。またキャパシターC21〜C2nの下方に配線されるスイッチ制御信号線LS21〜LS2nも、対応するスイッチ回路との接続点を越えて、キャパシターC21〜C2nの右端部まで延在形成されて配線されている。

このようにすることで、キャパシターC11〜C1nの下方でのスイッチ制御信号線LS11〜LS1nの配線パターンを、C11〜C1nの各キャパシターにおいて同じ配線パターンにできるようになる。またキャパシターC21〜C2nの下方でのスイッチ制御信号線LS21〜LS2nの配線パターンを、C21〜C2nの各キャパシターにおいて同じ配線パターンにできるようになる。従って、各キャパシターでの平坦度の均一化を図れ、容量の比精度を向上できる。即ち、キャパシターの下方にスイッチ制御信号線が配線されると、キャパシターの平坦度が悪化するが、図7のようにスイッチ制御信号線を万遍なく均一に配線すれば、平坦度の悪化度合いが各キャパシター間で均一になり、この結果、容量の比精度の向上を図れるようになる。

例えば図7において、キャパシターC11の下方でのスイッチ制御信号線LS11〜LS1nの配線パターンと、キャパシターC1nの下方でのスイッチ制御信号線LS11〜LS1nの配線パターンとが異なっていたとする。すると、これらのスイッチ制御信号線LS11〜LS1nを原因とするキャパシターC11、C1nの平坦度の悪化度合いが異なってしまい、C11とC1nの容量の比精度が低下する。この容量の比精度の低下は、例えばキャパシター回路10を有する回路の性能(例えばA/D変換回路やD/A変換回路の分解能等)が低下してしまう。

これに対して本実施形態では、例えばキャパシターC11に対応するスイッチ回路SW11に接続されるスイッチ制御信号線LS11を、SW11との接続点を越えて、キャパシターC1nの位置まで延在形成している。即ち、SW11との接続点からキャパシターC1nの位置まで、本来は必要の無いダミーの信号線を配線している。他のスイッチ制御信号線LS12、LS13・・・LS1nについても同様である。

このようにすることで、本実施形態では、キャパシターC11の下方でのスイッチ制御信号線LS11〜LS1nの配線パターンと、キャパシターC1nの下方でのスイッチ制御信号線LS11〜LS1nの配線パターンを同一にできる。従って、スイッチ制御信号線LS11〜LS1nを原因とするキャパシターC11、C1nの平坦度の悪化度合いについても均一にできる。キャパシターC11、C1n以外の他のキャパシターも同様である。従って、キャパシターアレイ20でのキャパシターの容量の比精度を向上でき、回路性能の向上を図れるようになる。

また図7に示すように、キャパシター回路10は、スイッチアレイ30の各スイッチ回路に電圧を供給するための複数の電圧供給線LVIN(LV1〜LVn)、LVDD、LGNDを含む。そして、これらの電圧供給線LVIN(LV1〜LVn)、LVDD、LGNDは、平面視においてキャパシターアレイ20に重なるように第2の方向DR2に沿って配線される。例えば図7の電圧供給線LVIN(LV1〜LVn)、LVDD、LGNDは、図2において、金属層M2(第2層の金属層)により配線されており、キャパシターアレイ20(C1〜Cn)の下方に配線されている。より具体的には、電圧供給線LVIN(LV1〜LVn)、LVDD、LGNDは、金属層M3(第3層の金属層)により形成されるスイッチ制御信号線(LS1〜LSn)の下方に配線される。

このようにすれば、第1の方向DR1に沿って配線されるスイッチ制御信号線LS11〜LS1n、LS21〜LS2nによりスイッチアレイ30のスイッチ回路のスイッチ制御を行いながら、第1の方向DR1に交差する第2の方向DR2に沿って配線される電圧供給線LVIN(LV1〜LVn)、LVDD、LGNDを用いて、これらのスイッチ回路の他端に各種の電圧を供給できるようになる。これにより図3、図4で説明したように、キャパシターの一端に対して、スイッチ回路を介して各種の電圧を供給できるようになる。

図8は、キャパシターC11〜C1nとスイッチ回路SW11〜SW1nの配置関係を示す図である。なおキャパシターC21〜C2nとスイッチ回路SW21〜SW2n(不図示)の配置関係も図8と同様であるため、詳細な説明は省略する。

図8に示すように、スイッチ回路SW11〜SW1nは、キャパシターC11〜C1nの断面視における下方に、平面視において重なるように配置される。例えば図7のキャパシターC11〜C1n、スイッチ回路SW11〜SW1nは、図2のキャパシターC1〜Cn、スイッチ回路SW1〜SWnに相当する。そしてキャパシターC1〜Cnは上層の金属層M4、M5で構成されている。一方、スイッチ回路SW1〜SWnは、金属層M4、M5よりも下層の金属層M1、M2や、基板PSBに形成されたトランジスター(拡散層、ゲート電極等)により構成されており、キャパシターC1〜Cnの下方に配置されている。

図9は、キャパシターC11〜C1nの下方に配置されるスイッチ回路SW11〜SW1nのレイアウト配置を概略的に示した図である。図9に示すように、スイッチ回路SW11〜SW1nを構成するトランジスター等は、同じ配置パターンでレイアウト配置されている。例えばスイッチ回路SW11とSW12のトランジスター等のレイアウト配置パターンは同じになっている。スイッチ回路SW11とSW13〜SW1nのトランジスター等のレイアウト配置パターンも同じになっている。なお、スイッチ回路のレイアウト配置パターンは、完全に同一である必要はない。例えば少なくともトランジスターを構成する拡散領域やゲート電極の配置パターンが同じであればよく、例えばコンタクト層や金属層の配置パターンは異なっていてもよい。例えば第1のスイッチ回路と第2のスイッチ回路とで、スイッチ制御信号の論理レベルが異なる場合には、コンタクト層や金属層の配線パターンを異ならせることで、これに対応することになる。そして、このような対応のためのコンタクト層や金属層の配線パターンの相違については許容する。

また図9のようにスイッチ回路のレイアウト配置パターンを同じにするために、本来は必要ではないダミーのトランジスターを配置するようにしてもよい。例えば図3の第1のパターンのスイッチ回路では、トランスファーゲートとP型及びN型のトランジスターが必要であるが、図4の第2のパターンのスイッチ回路では、トランスファーゲートと、P型及びN型のトランジスターの一方のトランジスターだけが必要であったとする。この場合にも、スイッチ回路のレイアウト配置パターンを同じにするために、図4の第2のパターンのスイッチ回路においても、本来は必要ではない他方のトランジスターを、ダミーのトランジスターとして配置することが望ましい。

このように、キャパシターの下方に配置されるスイッチ回路のレイアウト配置パターンを同一(略同一)にすることで、スイッチ回路の配置を原因とするキャパシターの平坦度の悪化度合いを均一にできる。従って、キャパシターアレイ20でのキャパシターの容量の比精度を向上でき、回路性能の向上を図れるようになる。

以上のように本実施形態のキャパシター回路10では、キャパシターアレイ20の各キャパシターの断面視における下方に、スイッチアレイ30の各スイッチ回路を平面視において重なるように配置している。そしてスイッチ回路のスイッチ制御信号線を、断面視においてキャパシターアレイ20とスイッチアレイ30の間に配線している。

例えば本実施形態の比較例の手法として、キャパシターアレイ20の配置領域とは平面視において別の領域に、スイッチアレイ30の配置領域を設ける手法が考えられる。しかしながら、この比較例の手法では、キャパシターアレイ20の配置領域に加えて、スイッチアレイ30の配置領域が別に必要になってしまうため、キャパシター回路10のレイアウト面積が例えば2倍程度に大きくなってしまう。

これに対して、本実施形態では、図8に示すように、キャパシターアレイ20の配置領域とスイッチアレイ30の配置領域とが平面視において重なるように設けられる。従って、キャパシターアレイ20の配置領域とは平面視において別の領域にスイッチアレイ30の配置領域を設けなくても済むようになる。この結果、上記の比較例の手法に比べてキャパシター回路10のレイアウト面積を例えば1/2程度に縮小できる。

また本実施形態ではスイッチ制御信号線は、断面視においてキャパシターアレイ20とスイッチアレイ30の間に配線される。従って、スイッチ制御信号線の配線領域についても、キャパシターアレイ20やスイッチアレイ30の配置領域と、平面視において重なるように設けられるようになる。従って、キャパシターアレイ20及びスイッチアレイ30の配置領域とは平面視において別の領域にスイッチ制御信号線の配線領域を設けなくても済むようになり、キャパシター回路10のレイアウト面積を更に縮小化できる。

例えば、これまでは、キャパシターアレイ20の各キャパシターの下方には、トランジスター等の素子を配置していなかった。例えば各キャパシターの下方にトランジスター等の素子を配置してしまうと、当該素子の存在が原因となって、キャパシターの平坦度が悪化し、キャパシターの容量の比精度等が悪化すると考えられていたからである。

この点、本実施形態では、キャパシターアレイ20の各キャパシターの下方に、スイッチ回路のトランジスター等の素子を敢えて配置することで、上述のようにキャパシター回路10のレイアウト面積の縮小化を図っている。そして、図7で説明したように、各キャパシターの下方でのスイッチ制御信号線の配線パターンなどを同一(略同一)にすることで、キャパシターの平坦度の均一化を図っている。即ち、キャパシターの下方のスイッチ制御信号線の存在が原因となって、キャパシターの平坦度が悪化したとしても、その平坦度の悪化度合いが均一になるため、結果的に、キャパシターの容量の比精度を保つことが可能になる。更に、図9に示すように、各キャパシターの下方に形成されるスイッチ回路のトランジスターのレイアウト配置パターンについても同一(略同一)にすることで、キャパシターの平坦度の均一化を図り、平坦度の悪化を原因とする容量の比精度の悪化を抑制している。従って本実施形態によれば、回路の小面積化と高性能化を両立して実現できるキャパシター回路10の提供が可能になる。

2.回路装置 次に本実施形態のキャパシター回路10を用いた回路装置40の例について説明する。例えば図10は、本実施形態の回路装置40の一例である逐次比較型のA/D変換回路の構成例である。この回路装置40は、キャパシター回路(CAR1、SAR1、CAR2、SAR2)と、スイッチ制御信号(SC1、SC2)を出力する制御回路50(処理部、ロジック部)を含む。例えば回路装置40(A/D変換回路)は、キャパシターアレイ(CAR1、CAR2)が比較ノードNC(サンプリングノード)に接続される比較回路CP(コンパレーター)と、キャパシターアレイ(CAR1、CAR2)とスイッチアレイ(SAR1、SAR2)とを有し、電荷再分配型のD/A変換を行うD/A変換回路42(DAC1、DAC2)と、制御回路50を含む。そして制御回路50は、比較回路CPの比較結果(CPQ)に基づいてスイッチ制御信号(SC1、SC2)を生成して、スイッチアレイ(SAR1、SAR2)に出力する。

具体的には、D/A変換回路42は、MSB側(上位ビット側)のD/A変換器DAC1と、LSB側(下位ビット側)のD/A変換器DAC2を含む。またサブD/A変換器SDACを含むことができる。MSB側のD/A変換器DAC1は、キャパシターアレイCAR1とスイッチアレイSAR1を有する。LSB側のD/A変換器DAC2は、キャパシターアレイCAR2とスイッチアレイSAR2を有する。これらのキャパシターアレイCAR1とスイッチアレイSAR1、或いはキャパシターアレイCAR2とスイッチアレイSAR2とにより、図1〜図9で説明した本実施形態のキャパシター回路10が構成されている。例えばキャパシターアレイCAR1、CAR2の他端は、比較ノードNCに接続される。比較ノードNCは、比較回路CPの反転入力端子(第1の端子)に接続され、比較回路CPの非反転入力端子(第2の端子)はGND(基準電圧)に設定される。キャパシターアレイCAR1、CAR2の一端は、各々、スイッチアレイSAR1、SAR2に接続される。そしてスイッチアレイSAR1、SAR2は、各々、制御回路50からのスイッチ制御信号SC1、SC2によりスイッチ制御される。

なお、サブD/A変換器SDACは、各種の調整用のD/A変換器であり、キャパシターアレイSCARと、スイッチアレイSSARを有する。キャパシターアレイSCARの他端は比較ノードNCに接続され、キャパシターアレイSCARの一端はスイッチアレイSSARに接続される。スイッチアレイSSARは、制御回路50からのスイッチ制御信号SC3によりスイッチ制御される。サブD/A変換器SDACにより、容量のバラツキのトリミング調整や、コードシフトなどの処理を実現できる。

制御回路50は、逐次比較のA/D変換のための各種の処理を行う。そしてスイッチ制御信号SC1、SC2をD/A変換器DAC1、DAC2に出力する。例えば制御回路50は、比較回路CPからの比較結果信号CPQによりレジスター値が設定される逐次比較レジスター52を有し、逐次比較用データを生成する。D/A変換回路42は、この逐次比較用データをD/A変換する回路となる。具体的には、制御回路50からは、逐次比較用データに対応するスイッチ制御信号SC1、SC2が出力される。そしてD/A変換回路42のD/A変換器DAC1、DAC2が、スイッチ制御信号SC1、SC2に基づいて電荷再分配型のD/A変換を行う。

この場合に制御回路50は、MSB側のD/A変換器DAC1に対しては、DEM(Dynamic Element Matching)制御によるスイッチ制御信号SC1を出力する。DEM制御としては、例えば循環方式の手法を採用できる。このようなDEM制御を行うことで、キャパシターアレイにおいてスイッチ制御信号(逐次比較用データ)により選択されるキャパシターの組合わせパターンにランダム性を持たせることが可能になり、キャパシターの見かけ上の容量の比精度を向上できる。

また図10の回路装置40では、電圧生成回路60が設けられている。電圧生成回路60としては、抵抗型DAC(抵抗ラダー型DAC、R2−Rラダー型DAC)を用いることができる。この電圧生成回路60は、バイナリーで重み付けされた電圧V1〜V9を生成して、LSB側のD/A変換器DAC2に供給する。例えば、V9=VDD/2、V8=VDD/4、V7=VDD/8、V6=VDD/16・・・・V1=VDD/512というような電圧を生成して、D/A変換器DAC2に供給する。D/A変換器DAC2は、これらの電圧V1〜V9を用いて電荷再分配型のD/A変換を行う。

図11は、本実施形態の回路装置40であるA/D変換回路の詳細な構成例である。このA/D変換回路は16ビットの逐次比較のA/D変換を行う。この16ビットのA/D変換は、例えばMSB側のD/A変換器DAC1による7ビットの電荷再分配型のD/A変換と、LSB側のD/A変換器DAC2による9ビットの電荷再分配型のD/A変換により実現される。

MSB側のD/A変換器DAC1のキャパシターアレイCAR1は、他端が比較ノードNCに接続されるキャパシターCA1〜CA128を有する。これらのキャパシターCA1〜CA128は、容量値が1Cであるユニットキャパシター(単位容量)である。スイッチアレイSAR1は、スイッチ回路SA1〜SA128を有し、キャパシターCA1〜CA128の一端は、スイッチ回路SA1〜SA128の一端に接続される。スイッチ回路SA1〜SA128の他端には、入力電圧VIN、高電位側の基準電圧VDD、低電位側の基準電圧GNDが供給される。VINは、A/D変換対象となる入力電圧である。スイッチ回路SA1〜SA128の構成としては、例えば図3で説明したスイッチ回路の構成を採用できる。そして、これらのスイッチ回路SA1〜SA128は、DEM制御のスイッチ制御信号SC1によりスイッチ制御される。

LSB側のD/A変換器DAC2のキャパシターアレイCAR2は、他端が比較ノードNCに接続されるキャパシターCB1〜CB9を有する。これらのキャパシターCB1〜CB9は、容量値が1Cであるユニットキャパシターである。スイッチアレイSAR2は、スイッチ回路SB1〜SB9を有し、キャパシターCB1〜CB9の一端は、スイッチ回路SB1〜SB9の一端に接続される。スイッチ回路SB1〜SB9の他端には、電圧生成回路60(抵抗型DAC)からの電圧V1〜V9と、低電位側の基準電圧GNDが供給される。例えばスイッチ回路SB1には、電圧V1とGNDが供給され、スイッチ回路SB2には、電圧V2とGNDが供給される。他のスイッチ回路SB3〜SB9も同様である。スイッチ回路SB1〜SB9の構成としては、例えば図4で説明したスイッチ回路の構成を採用できる。この場合に、本来は、VDDが供給されるP型のトランジスターTP1、TP2は不要である。しかしながら、図8で説明したようにスイッチ回路のレイアウト配置を略同一にして、キャパシターの平坦度の均一化を図るために、トランジスターTP1、TP2が、使用されないダミーのトランジスターとしてレイアウト配置される。

図11の回路装置40の動作について簡単に説明する。A/D変換対象となる入力電圧VINのサンプリング期間においては、MSB側のD/A変換器DAC1のスイッチ回路SA1〜SA128が入力電圧VINを選択する。この時にLSB側のスイッチ回路SB1〜SB9は例えばGNDを選択する。これにより入力電圧VINが、キャパシターCA1〜CA128の一端に供給され、入力電圧VINに対応する電荷がキャパシターに蓄積される。そしてサンプリング期間の終了後に、逐次比較によるA/D変換動作が行われる。

この場合に、D/A変換器DAC1のスイッチ回路SA1〜SA128は、例えば循環方式のDEM制御によりスイッチ制御される。例えば、まず初めにDEMのポインターがキャパシターCA1の位置に設定される。そして、そのポインターの位置から64個のスイッチ回路SA1〜SA64がVDDを選択し、残りの64個のスイッチ回路SA65〜SA128がGNDを選択する。これによりキャパシターCA1〜CA64の一端にはVDDが供給され、キャパシターCA65〜CA128の一端にはGNDが供給される。これにより比較回路CPは、入力電圧VINと、基準電圧VDDの約1/2の電圧との比較(MSB比較)を行うことが可能になる。

そして比較回路CPの比較結果信号CPQがHレベル(アクティブレベル)であった場合には、スイッチ回路SA1〜SA64がVDDを選択したままで、スイッチ回路SA65〜SA96もVDDを選択する。残りのスイッチ回路SA97〜SA128はGNDを選択する。これにより比較回路CPは、入力電圧VINと、基準電圧VDDの約3/4の電圧との比較を行うことが可能になる。

一方、スイッチ回路SA1〜SA64がVDDを選択した状態において、比較回路CPの比較結果信号CPQがLレベル(非アクティブレベル)であった場合には、スイッチ回路SA1〜SA32がVDDを選択し、残りのスイッチ回路SA33〜SA128がGNDを選択する。これにより比較回路CPは、入力電圧VINと、基準電圧VDDの約1/4の電圧との比較を行うことが可能になる。

このようにして、入力電圧VINに対する逐次比較のA/D変換が行われる。そして、A/D変換の終了時の最後の選択キャパシター位置をポインターとして記憶しておき、次のA/D変換は、当該ポインターの次のキャパシター位置から選択を行う。例えばA/D変換のサイクルの終了時において、スイッチ回路SA1〜SA40がVDDを選択し、スイッチ回路SA41〜SA128がGNDを選択した場合には、キャパシターCA40の位置がポインターとして記憶される。そして、次のA/D変換のサイクルにおいては、当該ポインターにより指示されるキャパシターCA40の次のキャパシターCA41の位置を起点として、DEMの制御が行われる。

一方、LSB側のD/A変換器DAC2では、このようなDEMの制御が行われない。そしてD/A変換器DAC2は、スイッチ回路SB1〜SB9に入力されたバイナリーに重み付けらされた電圧V1〜V9を用いて、電荷再分配のD/A変換を行う。このような構成にすることで、D/A変換器DAC1とD/A変換器DAC2の間に直列キャパシターを設ける構成としなくても、高分解能・高精度のA/D変換を実現できるようになる。

図12は、全差動型のA/D変換回路の回路装置40の構成例である。図12ではP側(非反転側、正側)のD/A変換器DAC1P、DAC2Pと、N側(反転側、負側)のD/A変換器DAC1N、DAC2Nが設けられている。

P側のD/A変換器DAC1P、DAC2Pは、非反転側の比較ノードNCPに接続され、N側のD/A変換器DAC1N、DAC2Nは、反転側の比較ノードNCNに接続される。比較回路CPの非反転入力端子は比較ノードNCPに接続され、反転入力端子は比較ノードNCNに接続される。

MSB側のP側のD/A変換器DAC1Pは、キャパシターCA1P〜CA128Pを有するキャパシターアレイCAR1Pと、スイッチ回路SA1P〜SA128Pを有するスイッチアレイSAR1Pを有する。MSB側のN側のD/A変換器DAC1Nは、キャパシターCA1N〜CA128Nを有するキャパシターアレイCAR1Nと、スイッチ回路SA1N〜SA128Nを有するスイッチアレイSAR1Nを有する。

そしてP側のスイッチ回路SA1P〜SA128PがVDD、GNDを選択する場合に、N側のスイッチ回路SA1P〜SA128Pは、各々、逆側の電圧であるGND、VDDを選択する。即ち、このような論理が反転となる選択を行うための論理回路が、スイッチ回路SA1P〜SA128P、SA1N〜SA128Nに設けられている。

LSB側のP側のD/A変換器DAC2Pは、キャパシターCB1P〜CB9Pを有するキャパシターアレイCAR2Pと、スイッチ回路SB1P〜SB9Pを有するスイッチアレイSAR2Pを有する。LSB側のN側のD/A変換器DAC2Nは、キャパシターCB1N〜CB9Nを有するキャパシターアレイCAR2Nと、スイッチ回路SB1N〜SB9Nを有するスイッチアレイSAR2Nを有する。

P側のスイッチ回路SB1P〜SB9Pは、後述の図13の電圧生成回路60からの電圧VN1〜VN9とGNDのいずれかを選択する。N側のスイッチ回路SB1N〜SB9Nは、電圧生成回路60からの電圧VP1〜VP9とVDDのいずれかを選択する。

次に図12の回路装置40の動作について簡単に説明する。サンプリング期間においては、スイッチ回路SIP、SINが、各々、P側の入力電圧PIN、N側の入力電圧NINを選択して、ノードNP、NNに出力する。そしてサンプリング期間においては、スイッチ回路SA1P〜SA128Pは、ノードNPに出力された入力電圧PINを選択する。スイッチ回路SA1N〜SA128Nは、ノードNNに出力された入力電圧NINを選択する。この時、スイッチ回路SCMP、SCMNがオンになって、比較ノードNCP、NCNはコモン電圧VCMに設定されている。またLSB側のスイッチ回路SB1P〜SB9PはGNDを選択し、スイッチ回路SB1N〜SB9NはVDDを選択している。これにより入力電圧PIN、NINに対応する電荷がキャパシターに蓄積される。なお入力電圧PINの信号と入力電圧NINの信号は差動信号を構成している。

次に、コンバージョン期間においては、スイッチ回路SCMP、SCMNがオフになって、比較ノードNCP、NCNがフローティング状態になり、スイッチ制御信号に対応する逐次比較用データに基づいて、逐次比較のA/D変換動作が行われる。具体的には、MSB側のスイッチ回路SA1P〜SA128P、SA1N〜SA128Nは、逐次比較用データのMSB側(上位ビット側)の各ビット(スイッチ制御信号)に応じて、VDD、GNDのいずれかを選択する。P側のスイッチ回路SA1P〜SA128PがVDD、GNDを選択する場合に、N側のスイッチ回路SA1N〜SA128Nは、各々、逆側の電圧であるGND、VDDを選択する。またLSB側のP側のスイッチ回路SB1P〜SB9Pは、逐次比較用データのLSB側(下位ビット側)の各ビットに応じて、VN1〜VN9とGNDのいずれかを選択する。LSB側のN側のスイッチ回路SB1N〜SB9Nは、逐次比較用データのLSB側の各ビットに応じて、VP1〜VP9とVDDのいずれかを選択する。図10の制御回路50は、比較回路CPの比較結果信号CPQに基づいて、入力電圧PIN、NINのA/D変換データの各ビットを、逐次比較により順次求めて行く。

コンバージョン期間の後、リセット期間に移行する。リセット期間においては、スイッチ回路SIP、SINは、コモン電圧VCMを選択し、ノードNP、NNはコモン電圧VCMに設定され、スイッチ回路SA1P〜SA128PはノードNPを選択し、スイッチ回路SA1N〜SA128NはノードNNを選択する。またスイッチ回路SCMP、SCMNもコモン電圧VCMを選択する。これによりキャパシターCA1P〜CA128P及びキャパシターCA1N〜CA128Nの両端がコモン電圧VCMに設定され、サンプリングキャパシターのリセット動作が行われる。

図13は電圧生成回路60の構成例である。この電圧生成回路60は、ラダー抵抗回路により構成される抵抗型のD/A変換器である。電圧VN9、VP9は、VDD、GNDの中間電圧である。例えばGND=0Vとした場合に、VN9=VP9=VDD/2となる。電圧生成回路60は、VN9(=VDD/2)とGND(=0V)の間でバイナリーに重み付けされた電圧VN9〜VN1を生成する。例えばVN9=VDD/2、VN8=VDD/4、VN7=VDD/8・・・VN1=VDD/512である。同様に電圧生成回路60は、VP9(=VDD/2)とVDDの間でバイナリーに重み付けされた電圧VP9〜VP1を生成する。

3.回路装置のレイアウト配置 次に本実施形態の回路装置40のレイアウト配置手法について説明する。図14は本実施形態の回路装置40のレイアウト配置例であり、図15は詳細なレイアウト配置例である。図14、図15においてキャパシターアレイ、スイッチアレイ、スイッチ制御信号線等の配置は図1〜図9で説明した配置構成になっている。

物理量検出装置(センサー)などにおいては、高分解能、高性能で小規模のA/D変換回路への要求がある。例えば図10〜図12のような電荷再分配型のD/A変換回路を用いた逐次比較型のA/D変換回路を実現する際に、D/A変換回路のキャパシターアレイの面積を小さくする必要がある。そして、キャパシターアレイの面積を小さくするために、キャパシターアレイを構成するユニットキャパシター(単位容量)のサイズを小さくすると、容量の比精度が悪化してしまう。この容量の比精度を改善するために、例えば図10で説明したようなDEMの制御手法が用いられる。

ところが、DEMの制御手法を用いると、ユニットキャパシターの全てに対して、スイッチ回路(アナログスイッチ)が必要になってしまう。このためスイッチ回路により構成されるスイッチアレイの面積が大きくなってしまい、回路面積が増加してしまう。

このような回路面積の増加を抑制するために、本実施形態では図2、図8で説明したように、キャパシターアレイの各キャパシター(ユニットキャパシター)の下方にスイッチアレイの各スイッチ回路を配置している。例えば、スイッチ回路のスイッチ素子となるトランジスターや、論理回路を構成するトランジスターを配置している。このようにすることで、キャパシターアレイの配置領域とスイッチアレイの配置領域とが平面視において重なるようにレイアウト配置されるため、回路面積を大幅に縮小できる。

しかしながら、このようにキャパシターの下方にスイッチ回路を配置すると、キャパシターの下方の状況によって、容量の比精度が低下してしまうという問題が生じる。例えばキャパシターの下方の状況によって、キャパシターの平坦度が悪化し、容量の比精度が低下してしまう。

そこで本実施形態では、図2で説明したように、キャパシターアレイとスイッチアレイの間にスイッチ制御信号線を配線する手法を採用する。例えば図7のように、キャパシターアレイとスイッチアレイの間にスイッチ制御信号線を万遍なく均一に配線することで、キャパシターの平坦度の均一化を図れ、容量の比精度を改善できる。また図9のようにキャパシターの下方に配置されるスイッチ回路のレイアウト配置を同じにすることで、容量の比精度を更に改善できる。またキャパシターアレイとスイッチアレイの間にスイッチ制御信号線を配線することで、キャパシターアレイ及びスイッチアレイの配置領域と、スイッチ制御信号線の配線領域とが、平面視において重なるようにレイアウト配置されるため、回路面積を更に縮小化できる。特に図7のように第1の方向に沿ってスイッチ制御信号線を配線すると共に、電圧供給線を第2の方向に沿って配線することで、より効率的なレイアウト配線を実現でき、回路面積の更なる縮小化を図れる。

そして本実施形態では図14、図15に示すようなレイアウト配置手法を採用している。例えば本実施形態の回路装置40は、図10に示すように、図1〜図9で説明したキャパシター回路10と、スイッチ制御信号(SC1、SC2)を出力する制御回路50を含む。

そして図14に示すように、キャパシターアレイCAR1P、CAR1N、CAR2P、CAR2Nは、基板PSB(図2)に交差する方向から見た平面視において制御回路50の第1の方向DR1側に配置されている。またキャパシターアレイCAR1P、CAR1N、CAR2P、CAR2Nの下方には、スイッチアレイSAR1P、SAR1N、SAR2P、SAR2Nが配置されている。そしてスイッチ制御信号線LSCは、平面視において制御回路50から第1の方向DR1に沿って配線される。

ここで図14は、図12の全差動型のA/D変換回路のレイアウト配置例である。図12に示すように、CAR1P、CAR1NはMSB側のキャパシターアレイであり、CAR2P、CAR2NはLSB側のキャパシターアレイである。またスイッチ制御信号線LSCは、図7のスイッチ制御信号線LS11〜LS1n、LS21〜LS2nに相当するものであり、図2に示すように、断面視においてキャパシターアレイとスイッチアレイの間に配線されている。このようにすることで、キャパシターアレイ及びスイッチアレイの配置領域と、スイッチ制御信号線の配線領域が、平面視において重なるようになり、回路面積の縮小化を図れる。また制御回路50の第1の方向DR1側にキャパシターアレイを配置し、この制御回路50からキャパシターアレイへとスイッチ制御信号線LSCを配線することで、制御回路50からのスイッチ制御信号線LSCをショートパスで、各キャパシターの下方の各スイッチ回路に接続できるようになる。従って、より効率的なレイアウト配置を実現でき、回路面積の更なる縮小化を図れる。また制御回路50をこのような位置に配置することで、スイッチ回路に接続されるスイッチ制御信号線LSCを、図7で説明したように、アレイ内において万遍なく均一に配線することが容易になる。これにより、アレイ内でのスイッチ制御信号線の粗密が均一になり、キャパシターの平坦度の均一化を図れるため、容量の比精度の向上等を図れる。

なお、以下では、適宜、キャパシターアレイCAR1P及びCAR1NをキャパシターアレイCAR1と記載し、キャパシターアレイCAR2P及びCAR2NをキャパシターアレイCAR2と記載し、スイッチアレイSAR1P及びSAR1NをスイッチアレイSAR1と記載し、スイッチアレイSAR2P及びSAR2NをスイッチアレイSAR2と記載する。

また図10、図13で説明したように、回路装置40は、電圧V1〜V9(VN1〜VN9、VP1〜VP9)を生成する電圧生成回路60を含む。またキャパシターアレイは、MSB側(上位ビット側)のキャパシターアレイCAR1(CAR1P、CAR1N。第1のキャパシターアレイ)と、LSB側(下位ビット側)のキャパシターアレイCAR2(CAR2P、CAR2N。第2のキャパシターアレイ)を有する。またスイッチアレイは、キャパシターアレイCAR1に接続されるスイッチアレイSAR1(SAR1P、SAR1N。第1のスイッチアレイ)と、キャパシターアレイCAR2に接続されるスイッチアレイSAR2(SAR2P、SAR2N。第2のスイッチアレイ)を有する。そして図11、図12に示すように、スイッチアレイSAR2の各スイッチ回路には、電圧生成回路60からの電圧V1〜V9が供給される。

このような電圧生成回路60を設けることで、MSB側のキャパシターアレイCAR1のみならず、LSB側のキャパシターアレイCAR2も、ユニットキャパシター(容量1C)で構成しながら、高分解能、高精度のA/D変換回路を実現できるようになる。即ち、MSB側のD/A変換器DAC1では、同じ電圧の基準電圧(VDD、GND)を用いる一方で、LSB側のD/A変換器DAC2では、バイナリーに重み付けされた基準電圧(V1〜V9)を用いる。こうすることで、例えば、D/A変換器DAC1とDAC2の間に直列キャパシターを設けること無く、同じユニットキャパシターを用いながら、高分解能、高精度のA/D変換回路を実現できるようになる。

そして図14に示すように、スイッチ制御信号線LSCは、平面視において第1の方向DR1に沿って配線され、LSB側のキャパシターアレイCAR2(CAR2P、CAR2N)は、平面視において電圧生成回路60とMSB側のキャパシターアレイCAR1(CAR1P、CAR1N)との間に配置される。例えば第1の方向DR1に交差(直交)する方向を第2の方向DR2とした場合に、電圧生成回路60の第2の方向DR2側に、LSB側のキャパシターアレイCAR2が例えば隣合うように配置される。そしてキャパシターアレイCAR2の第2の方向DR2側に、MSB側のキャパシターアレイCAR1が例えば隣合うように配置される。そして電圧生成回路60からの電圧をスイッチアレイSAR1(SAR1P、SAR1N)、SAR2(SAR2P、SAR2N)の各スイッチ回路に供給するための複数の電圧供給線LVRが、平面視において第2の方向DR2に沿って配線される。例えば、LSB側のスイッチアレイSAR2への電圧供給線LVR(図4のLV1〜LV9、LVDD、LGND)は、図14においてキャパシターアレイの上端部側(電圧生成回路側)から第2の方向DR2に沿って配線される。MSB側のスイッチアレイSAR1への電圧供給線LVR(図3のLVIN、LVDD、LGND)は、キャパシターアレイの下端部側から第2の方向DR2(DR2の反対方向)に沿って配線される。

このような配置構成とすれば、電圧生成回路60からの電圧(V1〜V9、VDD、GND)を、LSB側のキャパシターアレイCAR2の下方のスイッチアレイSAR2のスイッチ回路に対して、ショートパスの電圧供給線で供給できるようになる。従って、電圧供給線の寄生抵抗を少なくでき、当該寄生抵抗がA/D変換回路の性能に及ぼす悪影響を最小限に抑えることができる。また電圧生成回路60からLSB側のスイッチアレイSAR2への電圧供給線は、キャパシターアレイの上端部側から配線し、MSB側のスイッチアレイSAR1への電圧供給線は、キャパシターアレイの下端部から配線することで、これらの電圧供給線を、同層の金属層(図2のM2)で配線することが可能になる。これにより、効率的なレイアウト配線が可能になり、回路面積の縮小化を図れる。

また、スイッチ制御信号線については、所与の金属層(例えば図2のM3)により第1の方向DR1に沿って配線し、電圧供給線については、スイッチ制御信号線とは異なる層の金属層(例えば図2のM2)により第2の方向DR2に沿って配線することで、スイッチアレイのスイッチ回路に対する効率的なレイアウト配線が可能になる。また例えば図7に示すように、スイッチ制御信号線を、そのスイッチ回路との接続点を越えて、例えば左端部側から右端部側へと万遍なく均一に配線することが可能になる。これにより、各キャパシターの平坦度の均一化を図れ、容量の比精度の向上を図れる。またスイッチ制御信号線に対して、キャパシターアレイとスイッチアレイとの間のシールド線としての機能を持たせることも可能になる。

また本実施形態では、MSB側のスイッチアレイSAR1(第1のスイッチアレイ)の各スイッチ回路には、図3に示すようにA/D変換対象となる入力電圧VINと、高電位側の基準電圧VDDと、低電位側の基準電圧GNDとが供給される。そしてスイッチアレイSAR1の各スイッチ回路に入力電圧VIN、高電位側の基準電圧VDD、低電位側の基準電圧GNDを供給する複数の電圧供給線が、平面視において第1の方向DR1に交差する第2の方向DR2に沿って配線される。このようにすれば、図14のMSB側のスイッチアレイSAR1(SAR1P、SAR1N)に対して、キャパシターアレイの下端部側から、これらのVIN、VDD、GNDの電圧供給線を効率良く配線することが可能になり、効率的なレイアウト配線が可能になる。

また本実施形態の回路装置は、図10等に示すように、比較回路CPと、電荷再分配型のD/A変換を行うD/A変換回路42を有している。そして制御回路50は、比較回路CPの比較結果に基づいてスイッチ制御信号を生成してスイッチアレイに出力している。この場合に本実施形態では、図14に示すように、スイッチ制御信号線(LSC)は平面視において第1の方向DR1に沿って配線され、比較回路CPは、平面視において制御回路50の第1の方向DR1側に配置される。具体的には図14では、比較回路CPは、P側(非反転側)のキャパシターアレイCAR1P、CAR2Pと、N側(反転側)のキャパシターアレイCAR1N、CAR2Nの間に配置されている。例えば比較回路CPは、制御回路50の第1の方向DR1側であって、電圧生成回路60の第2の方向DR2側に配置されている。例えば比較回路CPは、P側(非反転側)のキャパシターアレイCAR1P、CAR2Pと、N側(反転側)のキャパシターアレイCAR1N、CAR2Nの間に配置されている。

このようにすれば、制御回路50と比較回路CPとキャパシターアレイを効率良くレイアウト配置することが可能になり、信号のレイアウト配線の効率化や、回路面積の縮小化などを図ることが可能になる。

図15は本実施形態の回路装置40の詳細なレイアウト配置例である。MSB側のキャパシターアレイCAR1P、CAR1Nは、各々、アレイ状(図15では16×8)に配置された複数のユニットキャパシターUCPにより構成される。LSB側のキャパシターアレイCAR2P、CAR2Nは、各々、アレイ状(図15では9×1)に配置された複数のユニットキャパシターUCPにより構成される。また、これらのユニットキャパシターUCPを囲むようにダミーキャパシターDCPが配置される。このようなダミーキャパシターDCPを配置することで、容量の比精度の向上を図れる。

そして図8で説明したように、ユニットキャパシターUCPの下方には、当該ユニットキャパシターUCPに接続されるスイッチ回路が配置されている。図9で説明したように、ユニットキャパシターUCPの下方のスイッチ回路でのトランジスター等の配置は同一(略同一)のレイアウト配置になっている。例えば図4等で説明したように、本来は必要の無いトランジスターを、ダミーのトランジスターとして配置したり、論理レベル等の違いをコンタクトの配置や金属層の配線を変えることで実現する。これにより、下方のスイッチ回路を原因とするユニットキャパシターUCPの平坦度の悪化度合いを均一化できるため、容量の比精度を向上できるようになる。

なお本実施形態のキャパシター回路10が用いられる回路装置40は、図10〜図12に示すようなA/D変換回路には限定されず、種々の変形実施が可能である。例えば図16に発振器用の回路装置40に本実施形態のキャパシター回路10を用いた例を示す。

図16の回路装置40は、制御回路50と発振信号生成回路70を含む。制御回路50(処理部)は、スイッチ制御信号SC(周波数制御データ)を発振信号生成回路70に出力する。発振信号生成回路70は、制御回路50からのスイッチ制御信号SCと、振動子XTAL(発振子)を用いて、発振信号OSCKを生成する。例えば回路装置40と振動子XTALにより発振器が構成される。

振動子XTALは、例えばATカットタイプやSCカットタイプなどの厚みすべり振動タイプの水晶振動子等や屈曲振動タイプなどの圧電振動子である。振動子XTALは共振器(電気機械的な共振子又は電気的な共振回路)であってもよい。なお振動子XTALとしては、圧電振動子として、SAW(Surface Acoustic Wave)共振子、シリコン製振動子としてのMEMS(Micro Electro Mechanical Systems)振動子等を採用できる。振動子XTALの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。

発振信号生成回路70は、キャパシター回路10と発振回路74を含む。キャパシター回路10は可変容量回路として機能し、制御回路50からのスイッチ制御信号SC(周波数制御データ)に基づいて、その容量値が制御される。可変容量回路であるキャパシター回路10は、例えばその一端が振動子XTALの一端に接続される。発振回路74は、例えば第1、第2の振動子用端子(振動子用パッド)を介して振動子XTALに接続される。例えば発振回路74は、振動子XTAL(圧電振動子、共振子等)を発振させることで、発振信号OSCKを生成する。

キャパシター回路10は、複数のキャパシターにより構成されるキャパシターアレイと、複数のスイッチ回路により構成されるスイッチアレイを有する。複数のスイッチ回路(スイッチ素子)は、制御回路50からのスイッチ制御信号SCに基づいて、オン、オフが制御される。これらの複数のスイッチ回路がオン又はオフされることで、キャパシターアレイの複数のキャパシターのうち、振動子XTALの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、キャパシター回路10の容量値が制御されて、振動子XTALの一端の容量値が変化する。従って、スイッチ制御信号(周波数制御データ)により、キャパシター回路10の容量値が直接に制御されて、発振信号OSCKの発振周波数を制御できるようになる。

4.物理量検出装置、電子機器、移動体 図17に本実施形態の物理量検出装置300の構成例を示す。物理量検出装置300は、物理量トランスデューサー310と本実施形態の回路装置40(IC)を含む。物理量トランスデューサー310と回路装置40は、例えば物理量検出装置300のパッケージ内に実装される。なお本実施形態の物理量検出装置300は、図17の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

物理量トランスデューサー310は、例えば角速度、加速度等の物理量を検出するための素子(センサー)である。物理量トランスデューサー310は、例えば角速度センサー(ジャイロセンサー)であり、1又は複数の軸回りでの角速度を検出する。この角速度センサーは、圧電型の振動ジャイロであってもよいし、シリコン基板などから形成された静電容量検出方式の振動ジャイロであってもよい。圧電型の振動ジャイロとしては、例えばダブルT型の振動片などを用いることができる。或いは物理量トランスデューサー310は、例えば加速度センサーであり、1又は複数の軸方向での加速度を検出する。なお、物理量トランスデューサー310は、角速度や加速度以外の物理量(例えば速度、移動距離、角加速度又は圧力等)を検出するトランスデューサーであってもよい。或いは、物理量トランスデューサー310は発振器における振動子であってもよい。

回路装置40は、検出回路80、A/D変換回路82、処理部84を含む。検出回路80は、物理量トランスデューサー310からの検出信号に基づいて、角速度又は加速度等の物理量に対応する物理量信号を検出する。角速度センサーを例にとれば、検出回路80は、物理量トランスデューサー310からの検出信号を増幅する増幅回路(電荷/電圧変換回路)や同期検波回路などを含むことができる。この場合に回路装置40は、物理量トランスデューサー310(振動子)を駆動する駆動回路を含んでいてもよい。A/D変換回路82は、検出回路80により検出されたアナログの電圧(所望信号の電圧)のA/D変換を行う。A/D変換回路82としては例えば図10〜図12で説明した構成の回路を用いることができる。処理部84は、A/D変換回路82によりA/D変換された検出データに基づいて各種の処理を行う。例えば各種の補正処理やフィルター処理(デジタルフィルター処理)などを行う。なお処理部84は、図10の制御回路50として動作してもよい。

図18に本実施形態の電子機器200の構成例を示す。電子機器200は、本実施形態の回路装置40、処理部220、記憶部250を含む。またアンテナANT、通信部210、操作部230、表示部240を含むことができる。なお本実施形態の電子機器200は、図18の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

本実施形態の電子機器200としては、例えばデジタルカメラ(デジタルスチルカメラ、ビデオカメラ)、生体情報検出装置(脈拍計、活動量計、歩数計、健康時計等)、頭部装着型表示装置、ロボット、GPS内蔵時計、カーナビゲーション装置、ゲーム装置、各種のウェアラブル機器、携帯情報端末(スマートフォン、携帯電話機、携帯型ゲーム装置、タブレットPC等)、コンテンツを配信するコンテンツ提供端末、映像機器、オーディオ機器、或いはネットワーク関連機器(基地局、ルーター等)などの種々の機器を想定できる。例えばデジタルカメラにおいては、本実施形態の回路装置を用いることで、ジャイロセンサーや加速度センサーを利用した手ぶれ補正等を実現できる。また生体情報検出装置においては、本実施形態の回路装置を用いることで、ジャイロセンサーや加速度センサーを利用したユーザーの体動検出や、運動状態の検出を実現できる。ロボットにおいては、その可動部(アーム、関節)や本体部において本実施形態の回路装置を用いることができる。ロボットは、移動体(走行・歩行ロボット)、電子機器(非走行・非歩行ロボット)のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置を利用できる。ネットワーク関連機器においては、例えば時刻(絶対時刻等)やタイミングを計時するための装置として本実施形態の回路装置を利用できる。

図18において、通信部210(無線回路)は、アンテナANTを介して外部からのデータを受信したり、外部にデータを送信する処理を行う。CPU、MPUなどにより実現される処理部220(プロセッサー)は、記憶部250(メモリー)に記憶された情報に基づいて、各種の演算処理や電子機器200の制御処理などを行う。操作部230は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部240は、各種の情報を表示するものであり、液晶や有機ELなどのディスプレイにより実現できる。記憶部250は、各種の情報を記憶するものであり、その機能はRAMやROMなどの半導体メモリーやHDD(ハードディスクドライブ)などにより実現できる。

また本実施形態の回路装置は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図19は、移動体の具体例としての自動車206を概略的に示したものである。自動車206には、物理量トランスデューサーと回路装置を有する物理量検出装置300が組み込まれている。物理量検出装置300(例えばジャイロセンサー、角速度及び加速度を検出する複合センサー等)は車体207の姿勢を検出することができる。物理量検出装置300の検出信号は車体姿勢制御装置208に供給される。車体姿勢制御装置208は例えば車体207の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪209のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用できる。姿勢制御の実現にあたって物理量検出装置300(回路装置)は移動体に組み込まれることになる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語(導電層等)と共に記載された用語(金属層等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、キャパシター回路、回路装置、物理量検出装置、電子機器、移動体の構成等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

C1〜Cn、C11〜C1n…キャパシター、 SW1〜SWn、SW11〜SW1n…スイッチ回路、 LS1〜LSn、LS11〜LS1n…スイッチ制御信号線、 CAR1、CAR2…キャパシターアレイ(第1、第2のキャパシターアレイ)、 SAR1、SAR2…スイッチアレイ(第1、第2のスイッチアレイ)、 CP…比較回路、DAC1、DAC2…D/A変換器、UCP…ユニットキャパシター、 DCP…ダミーキャパシター、DR1…第1の方向、DR2…第2の方向、 PSB…基板、S1〜Sn…スイッチ制御信号、V1〜V9、VDD、GND…電圧、 10…キャパシター回路、20…キャパシターアレイ、30…スイッチアレイ、 40…回路装置、42…D/A変換回路、50…制御回路、52…逐次比較レジスター、 60…電圧生成回路、70…発振信号生成回路、74…発振回路、80…検出回路、 82…A/D変換回路、84…処理部、 200…電子機器、206…自動車、207…車体、208…車体姿勢制御装置、 209…車輪、210…通信部、220…処理部、230…操作部、240…表示部、 250…記憶部、300…物理量検出装置、310…物理量トランスデューサー