Ａ／Ｄ変換装置

本発明は、デルタシグマ変調器を用いてカスケード型で構成されるＡ／Ｄ変換装置に関する。

デルタシグマ変調器を用いて構成されるＡ／Ｄ変換装置では、入力電圧をループフィルタによりフィルタし、ループフィルタの出力を量子化器において量子化する。 この時、ループフィルタを構成するコンデンサの容量値に誤差があると、コンデンサを含むループフィルタのゲインに誤差が生じて、Ａ／Ｄ変換結果にも誤差が発生する。 カスケード型の構成を用いずに、シングルループ型の構成を用いて入力電圧のＡ／Ｄ変換を行う場合には、上記の誤差はほとんど問題とならないが、Ａ／Ｄ変換結果を得るのに多くのサイクル数を要するため変換時間が長くなる。

しかし、例えば１つのＡ／Ｄ変換装置により複数のセンサからの入力信号を切り替えて順次Ａ／Ｄ変換するような用途では、各入力信号につきＡ／Ｄ変換する期間を区切って切り替える必要があり、高速に切り替えを行うためにカスケード型の構成により高速にＡ／Ｄ変換が可能なＡ／Ｄ変換装置が用いられる。 カスケード型の構成を用いないシングルループ型の構成と比較すると、カスケード型の構成では上記の誤差の影響が相対的に大きいため問題となる。

例えば、特許文献１には、カスケード型の一種であるハイブリッド・インクリメンタル型のデルタシグマＡ／Ｄ変換装置において、一定のＡ／Ｄ変換期間の最後に、上記の誤差をキャンセルする構成が開示されている。

しかしながら、特許文献１の構成には以下のような問題がある。 特許文献１では、入力電圧Ｖinによりコンデンサを充電してサンプルし、量子化を行う量子化器の出力信号に応じて前記コンデンサにいわゆるＤ／Ａ変換動作を行うための変換用電圧Ｖref+，Ｖcom，Ｖref-を繰り返し接続して、１次のデルタシグマ変調を実現し、量子化器の出力を積分することでＡ／Ｄ変換結果の上位ビットを生成している。 １次のデルタシグマ変調を用いる構成では、オペアンプのゲインが有限であることに起因する誤差の影響を受け易い。 その誤差の影響を低減するには高ゲインのアンプが必要となるが、そのようなアンプは消費電力が大きく且つ多くの回路面積を要する。 加えて、１次のデルタシグマ変調器で分解能を向上させるためには、高次のデルタシグマ変調器と比較して多くのサイクル数が必要となり、変換ビット数を多くすることが困難である。

また、特許文献１では、デルタシグマ変調を行った後に積分器の出力をＡ／Ｄ変換してＡ／Ｄ変換結果の下位ビットを生成し、デルタシグマ変調によって生成した上位ビットに加える、いわゆるハイブリッド・インクリメンタル型のデルタシグマＡ／Ｄ変換器を構成している。 カスケード型の一種であるハイブリッド・インクリメンタル型のデルタシグマＡ／Ｄ変換器では、デルタシグマ変調に用いる積分器の出力の誤差がＡ／Ｄ変換精度に影響を与えるため、特許文献１では積分器の誤差をキャンセルする動作を行いＡ／Ｄ変換精度を向上させている。 しかしながら、誤差キャンセルを行うために追加の動作サイクルが必要となっており、Ａ／Ｄ変換に必要な時間が増加するデメリットがある。

また、特許文献１は、入力電圧Ｖinが入力されるサンプリング用コンデンサＣｓ１１,Ｃｓ１２の全てに対して変換用電圧を接続する構成であるため、Ａ／Ｄ変換のフルスケール（Ａ／Ｄ変換可能な入力電圧Ｖinの範囲）と、変換用電圧Ｖref+，Ｖref-の範囲は同等になる。 一般的に、入力電圧Ｖinの範囲が電源電圧の範囲（電源電圧とグランドの間）を超えることは少なく、例えば前段に増幅回路を配置する場合には入力電圧Ｖinの範囲は増幅回路の出力電圧範囲（通常、電源電圧範囲の１／２〜３／４程度）によって制限される。

入力電圧Ｖinの範囲が電源電圧の範囲より小さい場合には、変換用電圧Ｖref+，Ｖref-の範囲を電源電圧より狭い範囲に設定してＡ／Ｄ変換のフルスケールを入力電圧Ｖinの範囲に合わせる。 また、変換用電圧を電源電圧に設定する（Ｖref+を電源電圧、Ｖref-をグランドとする）場合には、Ａ／Ｄ変換のフルスケールの一部のみに信号を入力して使用することになる。 変換用電圧Ｖref+，Ｖref-の範囲を小さくして電源電圧又はグランドに設定しない場合には、変換用電圧を安定化させるための専用のレギュレータが必要になるというデメリットを生じる。 また、変換用電圧を電源電圧に設定する場合には、Ａ／Ｄ変換装置のフルスケールの一部のみを入力信号範囲として使うため、分解能が低下するか、分解能の低下を補うために変換のサイクル数が増加するというデメリットを生じる。

上記のデメリットを伴わないＡ／Ｄ変換装置のフルスケールの調整方法としては、変換用電圧を電源電圧に設定した上で、サンプリング用コンデンサＣｓ１１,Ｃｓ１２の一部にのみ変換用電圧を入力し、等価的に変換用電圧を低減する方法が考えられる。 しかしこの場合、誤差キャンセル動作によるループフィルタの出力からの誤差の排除が不完全になる。 すなわち、特許文献１の構成により得られる、カスケード型デルタシグマＡ／Ｄ変換器において、ループフィルタの出力の誤差を排除する効果が不完全になるデメリットを生じる。

また一般に、Ａ／Ｄ変換器の構成要素であるアンプの出力電圧範囲には制限（通常、電源電圧範囲の１／２〜３／４程度）があるため、Ａ／Ｄ変換の過程でアンプの出力電圧が制限を超えないようにする必要がある。 アンプの出力電圧が制限を超えないようにするには、例えば入力電圧Ｖin，変換用電圧Ｖref+，Ｖref-の範囲を共に小さくする方法が考えられる。 これは、Ａ／Ｄ変換装置のフルスケールを狭めるというデメリットを生じる。 加えて、Ａ／Ｄ変換器のフルスケールが狭まるとノイズの影響が増加し、その対策のためにコンデンサやアンプの面積が増大したり、消費電力が増大したりするというデメリットが生じる。

また、デルタシグマ変調器Ｍ１を構成する積分用コンデンサＣｆ１の容量値を、サンプリング用コンデンサＣｓ１１,Ｃｓ１２の容量値の和よりも大きくすることでＡ／Ｄ変換の過程でアンプが出力する電圧範囲を狭くする方法も考えられる。 ちなみに特許文献１では、Ｃｆ１＝２×（Ｃｓ１１＋Ｃｓ１２）に設定することにより（段落［００２６］参照）、変調器Ｍ１のゲインを１／２としてアンプが出力する電圧範囲を狭くしている。 しかし、誤差キャンセル動作が行われる際のゲインは上記の逆数で２倍となることに加え、２個の１次デルタシグマ変調器の出力を加算する動作も伴うため、アンプが出力する電圧の範囲が広くなる。 出力可能な電圧の範囲が広いアンプを用いて上記の問題を解決しようとすると、回路面積や消費電力が大きくなる。

本発明は上記事情に鑑みてなされたものであり、その目的は、Ａ／Ｄ変換を短い期間内に完了させる必要がある場合でも、高い精度で変換を行うことができるデルタシグマ型のＡ／Ｄ変換装置を提供することにある。

請求項１記載のＡ／Ｄ変換装置によれば、入力電圧を複数段のループフィルタを介した後、量子化器によって量子化する。 量子化器の前段に配置される最終段のループフィルタは、入力電圧をサンプルするためのサンプリング用コンデンサ（Ｃｓ）と、当該コンデンサによりサンプルされた電圧を積分するための積分用コンデンサ（Ｃｆ）と、これらのコンデンサの容量値比でゲインが決まる増幅回路と、複数の経路切替え用スイッチとを備える。

制御回路は、経路切替え用スイッチのオンオフを制御して、サンプリング用及び積分用コンデンサを放電した後に、最終段のループフィルタによるサンプル動作と積分動作とを複数回繰り返させる。 このとき、最終段のループフィルタの増幅回路のゲインは（Ｃｓ／Ｃｆ）である。 そして、最後のサンプル動作の後にサンプリング用コンデンサの一端を増幅回路の入力端子に接続し、他端を増幅回路の出力端子に接続し、積分用コンデンサの一端を増幅回路の入力端子に接続したまま、他端をアナロググランドに接続することで、サンプリング用コンデンサと積分用コンデンサとの接続状態を、積分動作時とは逆の状態にして誤差キャンセル動作を行う。 このとき、前記増幅回路のゲインが（Ｃｆ／Ｃｓ）になることで最終段ループフィルタのゲイン誤差がキャンセルされる。 それから、最終段のループフィルタの出力電圧が、変換用スイッチを介してＡ／Ｄ変換結果の下位ビットを生成するためのＡ／Ｄ変換器に入力される。

コンデンサＣｓ，Ｃｆの容量値に誤差がある場合には、その誤差が最終段のループフィルタのゲイン、つまり前記ループフィルタの出力電圧の誤差要因となる。 そこで、変換期間の最後に、上述したように、コンデンサＣｓ，Ｃｆの接続を積分動作と逆転させた状態として、ゲイン誤差をキャンセルした最終段のループフィルタの出力電圧を生成し、その出力電圧をＡ／Ｄ変換してＡ／Ｄ変換結果の下位ビットを生成し、デルタシグマ変調により生成した上位ビットに加えることで、最終段のループフィルタの容量値の誤差の影響をキャンセルしたＡ／Ｄ変換結果が得られる。

また、上記のようにループフィルタを複数段構成としてデルタシグマ変調器の次数を高くすることで、オペアンプのゲインが有限であることに起因する誤差の影響を低減し、分解能を高めるために必要なサイクル数も低減できることから、変換ビット数を容易に増やすことができる。

請求項２記載のＡ／Ｄ変換装置によれば、最後のサンプル動作に引き続いて、積分動作に移行することなく誤差キャンセル動作に移行する。 特許文献１の構成では、入力電圧をサンプルした後に、サンプリング用コンデンサに対して変換用電圧Ｖref+，Ｖcom又はＶref-との接続（積分動作）を行った後に、誤差キャンセル動作に移行する必要がある。

これに対して、本発明の構成では、最終段のループフィルタにおいてサンプリング用コンデンサに対して変換用電圧を入力しないため、上述したサンプリング用コンデンサへの変換用電圧の入力（積分動作）が不要であり、前段のループフィルタの出力電圧をサンプルした状態（最後のサンプル動作）から直ちに誤差キャンセル動作に移行できる。 したがって、制御回路による各スイッチのオンオフ制御がより簡単になる。 また、Ａ／Ｄ変換に必要なサイクル数が減ることで、Ａ／Ｄ変換に必要な時間が低減されるか、若しくは、同じＡ／Ｄ変換時間を実現する場合に必要な回路の動作速度を低減できるため消費電力を低減できる。 また、オペアンプのゲインが有限であることに起因する誤差やノイズの影響を低減できる。

請求項３記載のＡ／Ｄ変換装置によれば、ｎ次のループフィルタのうち、少なくとも初段を含む１つのループフィルタ段に、サンプリング用コンデンサと、積分用コンデンサとを備え、これらのコンデンサの信号経路を切り替えて、放電動作と、サンプル動作と、積分動作とを行うようにする。 そして、積分動作において、サンプリング用コンデンサの入力側端子に、電源電圧相当のＤ／Ａ変換用電圧を接続可能に構成し、制御回路は、放電動作を行った後、サンプル動作並びにＤ／Ａ変換動作を伴う積分動作を順次行うように各スイッチを制御する。

一般に、Ａ／Ｄ変換装置に入力される信号の範囲は、前段の増幅回路の出力電圧範囲によって規定されるため、例えば電源電圧範囲の１／２〜３／４程度に限定される。 特許文献１の構成では、全てのサンプリング用コンデンサにＤ／Ａ変換用電圧を入力する構成であるため、Ａ／Ｄ変換装置のフルスケールを入力信号の範囲に合わせるためには（Ｄ／Ａ）変換用電圧Ｖref+，Ｖref-を電源電圧未満に設定する必要がある。 （Ｄ／Ａ）変換用電圧Ｖref+，Ｖref-を電源電圧未満に設定するためには専用のレギュレータが必要となる。 ここで、Ａ／Ｄ変換器をＩＣとして構成することを想定すると、ＩＣにレギュレータの出力端子を設けて、その出力端子にコンデンサを外付けすることが必要になるか、若しくは、消費電力が大きく且つ多くの回路面積を要する高速なアンプが必要となる。

これに対して、請求項３に記載の構成では、最終段以外の少なくとも初段を含む１つのループフィルタ段において、入力電圧をサンプリング用コンデンサでサンプルした後、積分動作に移行すると、その積分動作と並行してＤ／Ａ変換動作を行う際に、サンプリング用コンデンサに入力するＤ／Ａ変換用電圧を電源電圧に等しく設定している。 加えて、高次（２次以上）のループフィルタを用いているため、使用可能なＡ／Ｄ変換器の入力範囲に対して入力電圧の範囲が小さくなる場合でも、所望の分解能を得るために必要なサイクル数を、特許文献１のように１次のデルタシグマ変調器を用いる場合と比較して大きく増加させる必要がない。 したがって、最終段のループフィルタを含むループフィルタ全体に、電源電圧と異なるレベルの変換用電圧を用いることなく、少ないサイクル数でＡ／Ｄ変換を行うことができる。 加えて、変換用電圧専用のレギュレータやレギュレータの出力端子に接続するコンデンサが不要であるため、Ａ／Ｄ変換装置を小型にできる。

また、請求項３に記載の構成では、ループフィルタの初段において、積分動作時にサンプリング用コンデンサの全てに変換用電圧を入力する必要は無い。 そのため本発明では、積分動作時に変換用電圧を入力しないサンプリング用コンデンサを追加することで等価的に入力信号を増幅すること、若しくは、等価的に変換用電圧を小さくすることも可能である。 これにより、入力電圧の範囲が小さい場合でも、変換用電圧の範囲を小さくする必要なく、若しくは分解能を損なうことなく、Ａ／Ｄ変換を実施できるというメリットがある。

加えて、請求項３に記載の構成で特許文献１のように積分動作時に初段のループフィルタの全てのサンプリング用コンデンサにＤ／Ａ変換用電圧を入力する場合には、高次（２次以上）のループフィルタの安定性を保つために、入力電圧の範囲が例えば電源電圧範囲（本発明の場合はＤ／Ａ変換用電圧と同じ）の１／２〜３／４程度に自ずと制限される。
そのため、前段に増幅回路を配置して入力電圧の範囲が例えば電源電圧範囲の１／２〜３／４程度に限定される場合でも、本来使用できるＡ／Ｄ変換装置の入力範囲に対して入力電圧の範囲が同等であるため、Ａ／Ｄ変換装置により本来得られる分解能の低下が小さく抑えられる。

一実施形態であり、最終段ループフィルタの各動作フェーズに対応する、各切り替え用スイッチのオンオフ状態の変化を示す図

初段ループフィルタの構成を示す図

各切り替え用スイッチのオンオフ状態の変化を示すタイミングチャート

Ａ／Ｄ変換装置の全体構成を示す機能ブロック図

本実施形態では、図４に示すように、２−０カスケード・インクリメンタル型デルタシグマＡ／Ｄ変換装置を構成する。 入力電圧Ｖinは加算器１に入力され、加算器１の出力電圧は、ゲイン「１／４」のアンプ２を介して初段の積分器３に入力されている。 積分器３の出力電圧は、ゲイン「１」のアンプ４を介して次段（最終段）の積分器５に入力されている。 積分器５の出力電圧は、加算器６を介して量子化器７に入力されている。 加算器６には、入力電圧Ｖin及び積分器３の出力電圧も入力されて加算される。 なお、加算器６の入力信号はそれぞれ必要に応じて適宜重み付けして加算される。 また、量子化器７の出力に応じてＤ／Ａ変換器２０の出力が制御され、Ｄ／Ａ変換器２０の出力が加算器１に入力されて入力電圧Ｖinより減算される。

量子化器７の量子化ビット数は例えば１ビットであるが、１．５ビット又は２ビット以上でも良い。 そして、量子化器７の出力信号は、直列に接続される２つの積分器８及び９を介して加算器１０に入力されている。 積分器８，９及び加算器１０は、何れもデジタル回路で構成されており、積分器のビット数は、積分器８より積分器９の方が大きくなるように設定されている。 また、積分器５の出力電圧は、変換用スイッチＳ８を介してＡ／Ｄ変換器１２に入力されており、Ａ／Ｄ変換器１２の出力は加算器１０に入力されている。 加算器１０では、積分器９の出力がＡ／Ｄ変換結果の上位ビットとなり、Ａ／Ｄ変換器１２の出力が下位ビットとなる。 例えば、Ａ／Ｄ変換器１２の変換ビット数は「８」から「１０」程度である。

以上において、アンプ２及び積分器３がループフィルタ１３を構成しており、アンプ４及び積分器５がループフィルタ１４を構成している。
図１では、図４においてアンプ４及び積分器５のシンボルにより機能ブロックレベルで記載されるループフィルタ１４の構成を、回路図レベルの構造としてより詳細に示すとともに、図４に示す構成の一部（Ｄ／Ａ変換器２０等）を省略している。 ループフィルタ１４は、オペアンプ１５（増幅回路）と、コンデンサＣｓ及びＣｆと、スイッチＳ１〜Ｓ７とで構成されている。

積分器３（ループフィルタ１３）の出力端子は、スイッチＳ１及びコンデンサＣｓを介してオペアンプ１５の反転入力端子に接続されており、前記反転入力端子は、コンデンサＣｆ及びスイッチＳ６を介してアナロググランドに接続されている。 また、オペアンプ１５の非反転入力端子はアナロググランドに接続されている。

コンデンサＣｓの両端は、それぞれスイッチＳ２，Ｓ４を介してアナロググランドに接続されている。 スイッチＳ１及びＳ２の共通接続点は、スイッチＳ７を介してオペアンプ１５の出力端子（加算器６の入力側）に接続されている。 また、コンデンサＣｆ及びスイッチＳ６の共通接続点は、スイッチＳ５を介してオペアンプ１５の出力端子に接続されている。 すなわち積分器５はスイッチトキャパシタ回路で構成されている。 そして、各スイッチＳ１〜７（経路切替え用スイッチ）及びＳ８（変換用スイッチ）のオンオフ制御は、図示しない制御回路によって行われる。

図２に示すように、ループフィルタ１３は、オペアンプ１６と、サンプリング用のコンデンサＣｓ１及び積分用のコンデンサＣｆ１と、スイッチＳ１１〜Ｓ１８とを備えている。 オペアンプ１６の非反転入力端子はアナロググランドに接続されており、反転入力端子には、スイッチＳ１１を介してコンデンサＣｓ１及びＣｓ２の一端が接続されている。 また、前記一端は、スイッチＳ１２を介してアナロググランドに接続されている。

コンデンサＣｓ１の他端には、スイッチＳ１３〜Ｓ１６を介して、それぞれ変換用電圧Ｖref+（＝電源電圧ＶDD），Ｖｃｍ（＝ＶDD／２，上記アナロググランドと同電位），Ｖref-（＝０Ｖ），入力電圧Ｖinが与えられている。

更に、オペアンプ１６の反転入力端子にはコンデンサＣｆ１の一端が接続されており、コンデンサＣｆ１の他端は、スイッチＳ１７を介してオペアンプ１６の出力端子が接続されている。 また、前記他端は、スイッチＳ１８を介してアナロググランドに接続されている。 尚、スイッチＳ１３〜Ｓ１５以外のスイッチが、経路切替え用スイッチに相当する。

ループフィルタ１３では、最終段ループフィルタ１４と同様に、各コンデンサの両端をアナロググランド（Ｖｃｍ）に接続して放電させてから、最初のサンプル動作に移行する。 サンプル動作では、スイッチＳ１２、Ｓ１６をオンにして入力電圧ＶinをコンデンサＣｓ１にサンプルする。 次に、スイッチＳ１１をオン、Ｓ１２、Ｓ１６をオフして積分動作に移行し、コンデンサＣｓ１の入力側端子に、量子化器７の出力に応じて変換用電圧Ｖref+，Ｖref-又はＶｃｍを接続する。 この動作で、積分動作及びＤ／Ａ変換動作が並行して実行される。 また、このＤ／Ａ変換動作は図４に示すＤ／Ａ変換器２０に対応しており、図２に示す初段のループフィルタ１３では、図４のＤ／Ａ変換器２０及び加算器１が一つのスイッチトキャパシタ回路の中に含まれている。 以上によりデルタシグマ型のＡ／Ｄ変換装置１７が構成されている。

次に、本実施形態の作用について説明する。 図１に示すように、ループフィルタ１４については、（ａ）リセット動作，（ｂ）サンプル動作，（ｃ）積分動作，（ｄ）誤差キャンセル動作，からなる４つの動作フェーズがある。

＜リセット動作＞
スイッチＳ２〜Ｓ４，Ｓ６がオンとなり、コンデンサＣｓ及びＣｆの充電電荷を放電させる。 尚、このリセット動作では、積分器８，９及びループフィルタ１３についても同時にリセットする。

＜サンプル動作＞
スイッチＳ１，Ｓ４，Ｓ５がオンとなり、ループフィルタ１３の出力電圧（処理対象信号）でサンプリング用コンデンサＣｓを充電し、サンプル動作する。 この時、積分用コンデンサＣｆは、オペアンプ１５の反転入力端子と出力端子の間に接続されており、一つ前の動作フェーズ（リセット動作若しくは積分動作）の電荷が保持されたままとなる。

＜積分動作＞
スイッチＳ２，Ｓ３，Ｓ５がオンとなり、サンプル動作でコンデンサＣｓにサンプルした電荷を積分用コンデンサＣｆに転送し、積分動作する。 ループフィルタ１３の出力電圧はゲイン（Ｃｓ／Ｃｆ）倍で積分される。 尚、図４に示すブロック図におけるアンプ４のゲイン「１」はループフィルタ１４のゲインであるから、ここでは、コンデンサＣｓ，Ｃｆの容量値が等しく設定されている。 コンデンサＣｓ及びＣｆは異なる容量値でも良いが、等しく設定することにより積分動作でのループフィルタ１４のゲインと誤差キャンセル動作でのループフィルタ１４のゲインが同等となるため、積分動作と誤差キャンセル動作で必要な、オペアンプ１５に対する帯域幅や出力電圧範囲などの要求性能が同等となり、オペアンプの消費電力を低減できる。

図３に示すように、制御回路は、サンプル動作と積分動作とを交互に複数回繰り返す。 そして、Ａ／Ｄ変換期間の最後は、サンプル動作から以下の誤差キャンセル動作に移行する。

＜誤差キャンセル動作＞
スイッチＳ３，Ｓ６〜Ｓ８がオンとなり、ループフィルタ１４の出力電圧をＡ／Ｄ変換器１２に入力する。 この時、ループフィルタ１４のゲインは（Ｃｆ／Ｃｓ）となり、積分動作のゲインの逆数となる。 これにより、上記サンプル動作／積分動作におけるループフィルタ１４のゲイン（Ｃｓ／Ｃｆ）が、容量値のばらつきにより誤差を生じている場合でも、その誤差をキャンセルできる。 以上でＡ／Ｄ変換期間の一周期が終了する。

誤差キャンセル動作でキャンセルされる誤差の量は、概ね前段のループフィルタ１３が出力する電圧の平均値と、サンプル動作と積分動作とを交互に繰り返す回数とによって決まる。 前記平均値が同じであれば、前記回数が多くなるほど、誤差キャンセル動作でキャンセルされる累積誤差の最大値は大きくなる。 また、サンプル動作と積分動作とを交互に繰り返す回数については、例えば１０回以上であるが、Ａ／Ｄ変換装置１７に必要な変換精度や、前段のループフィルタ１３について想定されるゲイン誤差の大きさや、Ａ／Ｄ変換器１２の変換ビット数等を考慮して適宜設定すれば良い。

ここで、上記の誤差キャンセル動作における誤差キャンセルの効果について、式を用いて説明する。 ループフィルタ１３がリセット動作後にｎサイクル積分動作した時点で出力する電圧をＶ _LFout （ｎ）とすると、ループフィルタ１４がループフィルタ１３の出力をｍサイクル積分動作した時点におけるループフィルタ１４の出力電圧Ｖ _outは、

_out 'は、

となり、容量値の誤差の影響が、ループフィルタ１４のゲイン誤差として現れる。

誤差キャンセル動作を行った後のループフィルタ１４の出力電圧Ｖ _out ''は、

_LFout （ｎ）の積分値に係るゲインは、コンデンサＣｓ，Ｃｆの容量値に依らず「１」になり、容量値の誤差の影響がキャンセルされる。

以上のように本実施形態によれば、入力電圧Ｖinを、ループフィルタ１３及び１４を介した後、量子化器７によって量子化する。 ループフィルタ１４には、ループフィルタ１３の出力電圧をサンプルするためのサンプリング用コンデンサＣｓと、当該コンデンサＣｓによりサンプルされた電圧を積分するための積分用コンデンサＣｆと、複数の経路切替え用スイッチＳ１〜Ｓ７とを備える。

制御回路は、スイッチＳ１〜Ｓ７のオンオフを制御して、コンデンサＣｓ及びＣｆを放電させると、ループフィルタ１４によるサンプル動作と積分動作とを複数回繰り返させる。 そして、最後にコンデンサＣｓ及びＣｆを、積分動作時と入れ替えた状態でオペアンプ１５に接続して誤差キャンセル動作を行うと、変換用スイッチＳ８をオンにして、ループフィルタ１４の出力電圧をＡ／Ｄ変換器１２によりＡ／Ｄ変換する。

コンデンサＣｓ，Ｃｆの容量値に誤差があれば、それがループフィルタ１４のゲイン、出力電圧の誤差となる。 そこで、最後にコンデンサＣｓ及びＣｆを積分動作時と入れ替えた状態で接続したループフィルタ１４の電圧を、Ａ／Ｄ変換器１２でＡ／Ｄ変換してＡ／Ｄ変換結果の下位ビットを生成し、デルタシグマ変調により生成された上位ビットに加えることで、容量値の誤差の影響をキャンセルしたＡ／Ｄ変換結果が得られる。 Ａ／Ｄ変換器１２は、ナイキストＡ／Ｄ変換器（１回の入力のサンプリングで１回のＡ／Ｄ変換結果が得られる）で構成されるため、オーバーサンプリングを行うデルタシグマＡ／Ｄ変換器と比較して、Ａ／Ｄ変換器を構成する素子の誤差がＡ／Ｄ変換の誤差に与える影響が通常大きいが、通常「８」から「１０」ビットあればＡ／Ｄ変換器１２に十分な変換精度を持たせることができる。 Ａ／Ｄ変換器１２の精度が十分であれば、Ａ／Ｄ変換器１２の変換ビット数に応じて、Ａ／Ｄ変換装置１７の変換精度に影響を与えずに変換速度もしくは分解能を向上できる。

また、制御回路は、最後のサンプル動作に引き続いて積分動作に移行することなく、直ちに誤差キャンセル動作に移行するようにした。 すなわち、ループフィルタ１４では、量子化を行う際に特許文献１やループフィルタ１３のように変換用電圧を用いたＤ／Ａ変換動作（積分動作）を行わないので、ループフィルタ１３の出力電圧をサンプルした状態（サンプル動作）から、直ちに誤差キャンセル動作に移行してループフィルタ１４のゲイン誤差をキャンセルし、Ａ／Ｄ変換器１２によりループフィルタ１４の出力電圧をＡ／Ｄ変換して下位ビットを生成できる。 したがって、制御回路による各スイッチのオンオフ制御がより簡単になる。 また、Ａ／Ｄ変換に必要なサイクル数が減ることで、変換速度が向上すると共に、オペアンプ１５のゲインが有限であることに起因する誤差やノイズの影響を低減できる。

すなわち、本実施形態のＡ／Ｄ変換装置１７は、一つのＡ／Ｄ変換結果を得る毎に一度のリセット動作を行うインクリメンタル型で、且つ、カスケード（ハイブリッド）構成のデルタシグマＡ／Ｄ変換器であるため、Ａ／Ｄ変換期間の最終段階においてループフィルタ１４の出力を一度だけＡ／Ｄ変換器１２に入力するという特徴を有する。 そのため、誤差キャンセル動作は、Ａ／Ｄ変換器１２にループフィルタ１４の出力を入力する時点で、一度だけ実施すれば良い。 加えて、インクリメンタル型ではループフィルタ１４の入力信号の積分結果がＡ／Ｄ変換の終了時に保持されている必要が無く、且つ、本実施形態のようにループフィルタ１４でのＤ／Ａ変換動作が不要な構成では、積分動作を省略して最後のサンプル動作から誤差キャンセル動作に直ちに移行し、特別なサイクル数を増加することなく効率的に誤差キャンセルを実施できる。

例えば、インクリメンタル型ではなく、長期に亘り継続して信号を入力する一般的なカスケード型のデルタシグマＡ／Ｄ変換器においても、ループフィルタの構成はインクリメンタル型と同様のものを使用できる。 そのため、ループフィルタ１４と同様の構成を用いて誤差キャンセルを実施できるが、その場合はＡ／Ｄ変換期間中に継続的に誤差キャンセル動作を実施する必要がある。 加えて、誤差キャンセル動作を実施する際にサンプル動作から誤差キャンセル動作に移行した後に、ループフィルタでの積分結果を保持するための積分動作が、誤差キャンセル動作を行う度に必要となり、サイクル数の大幅な増大につながる。

また、図４に示す構成は２−０カスケード・インクリメンタル型（デルタシグマ変調側の次数が「２」）であるため、１次のデルタシグマ変調を用いる構成と比較して、オペアンプ１５のゲインが有限であることに起因する誤差の影響を受け難く、少ないサイクル数で高い分解能が得られるという高次のデルタシグマ変調の特徴を備えつつ、同時にループフィルタ１４の誤差キャンセルも実現するため、変換ビット数を容易に増やすことができる。

更に、ループフィルタ１３が、サンプリング用コンデンサＣｓ１と、積分用コンデンサＣｆ１とを備え、これらのコンデンサの信号経路を切り替えることにより、放電（リセット）動作と、サンプル動作と、積分動作とを行うように構成する。 加えて、積分動作において、コンデンサＣｓ１の入力側端子に、電源電圧又はグランド電圧相当の電圧Ｖref+，Ｖref-を接続可能に構成し、制御回路が、放電動作を行った後、サンプル動作及び積分動作を順次行うように各スイッチを制御するように構成する。 このように構成すれば、変換用電圧を用いないループフィルタ１４と共に、ループフィルタ１３においても電源電圧と異なるレベルの変換用電圧を用いることなくＡ／Ｄ変換を行うことができるので、専用のレギュレータ及びレギュレータの出力端子に接続する外付けコンデンサの必要がなく、Ａ／Ｄ変換装置１７を小型にできる。

本実施形態では、ループフィルタ１３において、特許文献１のように積分動作時にサンプリング用コンデンサの全てに変換用電圧を入力する必要が無い。 そのため、積分動作時に変換用電圧を入力しないサンプリング用コンデンサを追加することで、等価的に入力信号を増幅するか、若しくは等価的に変換用電圧を小さくすることができる。 これにより、入力電圧Ｖinの範囲が小さい場合でも、変換用電圧の範囲を小さくする必要、若しくは分解能を損なうことなくＡ／Ｄ変換を実施できるというメリットがある。

また、特許文献１のように積分動作時に全てのサンプリング用コンデンサに変換用電圧を入力する構成を選択しても、ループフィルタ１３、１４により２次のデルタシグマ変調器を構成しているため、ループフィルタ全体の安定性を保つために入力電圧Ｖinの範囲は例えば電源電圧範囲の１／２〜３／４程度に自ずと制限され、Ａ／Ｄ変換装置１７の入力電圧の範囲が例えば前段の増幅回路により電源電圧範囲の１／２〜３／４程度に限定されても、本来使用できるＡ／Ｄ変換装置１７の入力範囲に対して入力電圧の範囲が同等となり、Ａ／Ｄ変換装置１７により本来得られる分解能の低下が小さく抑えられる。 また、入力電圧Ｖinの範囲が本来使用可能なＡ／Ｄ変換装置の入力範囲より小さい場合でも、１次のデルタシグマ変調器と比較して、分解能を補うために必要なサイクル数の増加が小さく抑えられる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
アンプ２及び４のゲインは、ループフィルタに用いるオペアンプの出力範囲やループフィルタの構成に応じて適宜変更すれば良い。
積分器８及び９やＡ／Ｄ変換器１２のビット数は、個別の設計に応じて適宜変更すれば良い。
積分器８及び９を、デシメーションフィルタに置き換えても良い。

ループフィルタ１３及び１４、量子化器７の信号の伝送形式は、シングルエンドであっても、完全差動であっても良い。
２−０以上の次数のカスケード型（ハイブリッド型）で構成しても良い。 ループフィルタの次数が２次以上となる場合、図２に示すループフィルタ１３のように、積分動作とＤ／Ａ変換動作とを並行して行うループフィルタは、少なくとも初段を含む１つのループフィルタ段にあれば良い。
また、量子化器の量子化ビット数は、多ビット（１．５ビットも含む）でも良い。

図面中、３，５は積分器、７は量子化器、１２はＡ／Ｄ変換器、１３，１４はループフィルタ、１５はオペアンプ（増幅回路）、１７はＡ／Ｄ変換装置、Ｃｓはサンプリング用コンデンサ、Ｃｆは積分用コンデンサ、Ｓ１〜Ｓ７は経路切替え用スイッチ、Ｓ８は変換用スイッチを示す。