アナログ領域とデジタル領域との間での不一致誤差の整形機能を有する変換システム

本発明は、不一致誤差波形の整形(MES; mismatch error shaping)機能を有する、アナログ領域とデジタル領域との間の変換のためのシステムに関し、より詳しくは、本発明はアナログ領域およびデジタル領域への前の値(previous values)の注入によって、MESを実施するシステムに関するものである。

デジタルおよびアナログ領域間の変換の機能を備える半導体回路システムは、最新の電子装置(例えば、携帯電話、ノートブック/タブレット型コンピュータ、デジタルカメラ/ビデオカメラ、ナビゲーションシステムなど)のために不可欠である。

デジタル入力をアナログ出力に変換するための、D/A変換器(デジタル/アナログ変換器)は、デジタル入力の値に従って、複数の変換素子(例えば、抵抗器、キャパシタまたは電流源、その他)のサブセットを、アナログ出力を合成するために選択的に起動させる。しかしながら、前記複数の変換素子は、それらの規定値からの偏差(例えば、変化)を含むので、変換の間に不一致誤差を招く。いくつかの種類のA/D変換器(アナログデジタル変換器)も変換素子を採用し、および/またはアナログデジタル変換を実行するために内部D/A変換器を利用している。従って、不一致誤差を抑制することは、D/A変換器およびA/D変換器にとって重要である。

(Ma+Mb)ビットのデジタル入力Diをアナログ出力Vopに変換する先行技術のD/A変換器システム100を例示する図1を参照する。D/A変換器システム100は、デジタル1次変調器102(例えば、シグマデルタ変調器)、2つのDEM(動的要素マッチング)回路104aおよび104bならびに2つのD/A変換器106aおよび106bを含む。デジタル1次変調器102はデジタル入力DiをMaビットのデジタル信号Daに変調する。デジタル信号Daはデジタル入力Diおよびデジタル変調器102の量子化誤差を含む。D/A変換器106aは、デジタル信号Daをアナログ信号Vaに変換するための複数の均等加重変換素子(図示せず)を含む。デジタル信号Daの変換の間、デジタル信号Daはバイナリコードから温度計(thermometer)コードに符号化される。そして、DEM回路104aはデジタル値Daに従って決定される数に応じてD/A変換器106aの複数の変換素子を選択し、D/A変換器106aは選択された変換素子によって、アナログ信号Vaを生成する。

一方では、デジタル信号Daは他のデジタル信号Dbを形成するためにデジタル入力Diを減算する。デジタル信号Dbはデジタル変調器102の量子化誤差を反映する。D/A変換器106bは、デジタル信号Dbをアナログ信号Vbに変換するための複数の均等加重変換素子(図示せず)を含む。デジタル信号Dbの変換の間、デジタル信号Dbはバイナリコードから温度計コードに符号化される。そして、DEM回路104bはデジタル値Dbに従って決定される数のD/A変換器106bの複数変換素子を選択し、D/A変換器106bは選択された変換素子によって、アナログ信号Vbを生成する。アナログ信号Vbは、アナログ出力Vopを形成するために、アナログ信号Vaから減算される。

R. Adams, K. Nguyen, and K. Sweetland, “A 113-dB SNR oversampling DAC with segmented noise-shaped scrambling,” IEEE J. Solid-State Circuits, vol. 33, no. 12, 1871-1878頁, 1998年12月

D/A変換器システム100には、若干の不利な点がある。デジタル入力Diを変換するために、D/A変換器システム100は、並行してデジタル入力Diのすべてのビットを同時に受信することを必要とする。従って、このD/A変換器システム100は、例えばSAR(逐次近似レジスタ)A/D変換器において利用されるようなビットが連続して続く(bit-by-bit)ビットデジタル/アナログ変換には、適用できない。加えて、D/A変換器システム100は、デジタル1次変調器102によって生じる遅延を受ける。従って、D/A変換器システム100は、高速変換、例えばCT−DSM(連続時間デルタシグマ変調器)には適用できない。

本発明は、アナログ領域とデジタル領域との間でMESを使った変換システム(例えば、図6b、図7a、図7b、図8、図9、図12、図15、図16、図18または図19の参照番号600、700a、700b、800、900、1200、1500、1600、1800または1900)を提供する。

前記システムは、D/A変換器(例えば、606、706、806、906、1206、1506、1606a/1606bまたは1906)、第1の注入回路(例えば、602、702、802、902、1202、1502、1602または1902)および第2の注入回路(例えば、604、704/740b、804、904、1204、1504、1604または1904)を含んでいてもよい。D/A変換器は、第1のデジタル値(例えば、図6bのD’)に応答して第1のアナログ値を生成し、第2のデジタル値(例えば、図6bまたは図7bのD)に応答して第2のアナログ値(例えば、図6bまたは図7bのVo)を生成する。第1の注入回路は、D/A変換器に接続され、アナログの注入値(例えば、図6bまたは図7bのz^(−1)^*d[n]^*DAC[n])が第2のアナログ値に注入(inject)されるようにする。そこにおいて、アナログの注入値は、第1のデジタル値のビットのサブセット(subset)により形成されるデジタル注入値(例えば、図6bまたは図7bのz^(−1)^*D[n])から、変換される。第2の注入回路は、デジタル注入値を、第2のデジタル値(例えば、図6bのD)および第2のアナログ値に従って得られた関連した値(例えば、図7bのDfn)のいずれか1つと結合するために、D/A変換器に接続されている。

実施例(例えば、図7aまたは図7b)において、システム(700aまたは700b)はさらに、第1のA/D変換器(例えば、710)、第1の加算ブロック(例えば、730)、第2のA/D変換器(例えば、720)および第2の加算ブロック(例えば、740または740b)を含むことができる。第1のA/D変換器は、入力アナログ値(例えば、Vi)を第2のデジタル値(例えば、D)に変換する。第1の加算ブロックは、入力アナログ値と、第2のアナログ値(例えば、Vo)を入力アナログ値から減算して内部アナログ値(例えば、Vfn)を形成するためのD/A変換器との間に接続されている。第2のA/D変換器は、内部アナログ値を内部デジタル値(例えば、Dfn)に変換するための第1の加算ブロックに接続されている。第2の加算ブロックは、第1のA/D変換器、ならびに第2のデジタル値および内部デジタル値を結合するための第2のA/D変換器に接続されている。

実施例(例えば、図7a)において、第2の注入回路(例えば、704)は、第1のA/D変換器とD/A変換器との間に接続されている。実施例(例えば、図7b)において、第2の注入回路はデジタル注入値と内部デジタル値である関連した値とを結合するように調整される。そして、第2の注入回路は第2の加算ブロック(例えば、740b)により行われる。

実施例において(例えば、図9〜図10または図12〜図13b)、システムは、第1入力アナログ値(例えば、図10または図13a/図13bのVi’)を受信して、第1のサイクル(例えば、1000’または1300’)の間、第1入力アナログ値から変換される第1の出力デジタル値(例えば、図10または図13a/図13bのD’またはD’op)を出力する。また、第2の入力アナログ値(例えば、Vi)を受信して、第2サイクル(例えば、1000または1300)の間、第2の入力アナログ値から変換される第2の出力デジタル値(例えば、図9または図12のDまたはDop)を出力する。そこにおいて、第1のデジタル値(例えば、図10または図13a/図13bのD’)のビット(例えば、{d’[N−1],...,d’[0]})のサブセットは、第1の出力デジタル値から抽出される。

システムはさらに、レジスタ(例えば、940または1240)を備え、第1の注入回路はレジスタに接続された追加制御回路(例えば、950または1250)を備える。そして、D/A変換器はレジスタおよび複数のキャパシタ(例えば、c[N]からc[0])に接続された周辺回路(例えば、930または1230)を備える。各キャパシタは共通ノード(例えば、nz1またはnz2)に接続された上部端子と、周辺回路に連結された下部端子とを有する。第2サイクルの第1相(例えば、1002aまたは1302a)の間、追加制御回路は第1のデジタル値のビットのサブセットを登録するためにレジスタを制御して、キャパシタの下部端子を第1のデジタル値のビットのサブセットを反映している電圧(例えば−d’[n]^*Vr)にするために周辺回路を制御する。そして、アナログの注入値が注入されるようにするため、共通ノードに第2のアナログ入力値を供給する。第1相の後の第2サイクルの第2相(例えば、1002bまたは1302b)の間、周辺回路は、キャパシタの下部端子をリセット電圧(例えば、V0)にし、レジスタはリセットされる。

システムはさらに、共通ノードおよびレジスタに接続されたコンパレータ(例えば、910または1210)を含み、そこにおいて、第2サイクルの期間(例えば、図10または図13bのp[n])の間に、レジスタのビット(例えば、b[n])をセットするために、コンパレータは、共通ノードにおいて電圧(例えば、Vz1またはVz2)を比較する。

実施例(例えば、図12〜図13a/図13b)において、システムはさらに、第2のレジスタ(例えば、1290)、第2のレジスタに接続されたDEM回路(例えば、1280)、DEM回路に接続された第2の周辺回路(例えば、1270)、および、複数の第2のキャパシタ(例えば、ca[Q]からca[1])を含む。各第2のキャパシタの上部端子は共通ノードに連結され、下部端子は周辺回路に連結されている。第1相および第2サイクルの第2相の期間、第2の周辺回路は、第2のキャパシタの下部端子をリセット電圧にする。第2サイクルの第3相(例えば、1304)の間、DEM回路は第2のレジスタにより登録されるビットを反映している数(例えば、図13bのS[m])の第2のキャパシタを選択する。そして、第2の周辺回路は選択された第2のキャパシタの下部端子を設定電圧(例えば、−Vr)にする。

実施例(例えば、図15)において、D/A変換器(例えば、1506)は、第1のサイクルの間、第1のアナログ値を生成して、第2サイクルの間、第2のアナログ値(例えば、Vo)を生成する。第1の注入回路は、アナログの注入値が注入されるように、第2サイクルの異なる期間の間に、D/A変換器にデジタル注入値(例えば−z^(−1)^*D)および第2のデジタル値(例えば、D)を順次ロードする。

システムは、入力デジタル値(例えば、Di)を受け取って、第2サイクルの間、出力アナログ値(例えば、Vot)を出力する。そこにおいて、第2のデジタル値は入力デジタル値のビットの第2のサブセット(例えば、下位(LSB)のNsビット)により形成される。

システムはさらに、第2のD/A変換器(例えば、1520)、DEM回路(例えば、1510)および加算ブロック(例えば、1530)を含む。DEM回路は、第2の注入回路と第2のD/A変換器との間に接続されており、デジタル入力値のビット(例えば、上位(MBS)のMsビット)の第1のサブセットにより形成される内部デジタル値(例えば、H)を受信して、バイナリコードから温度計コードに内部デジタル値をデコードして、それに応じて第2のD/A変換器を内部アナログ値(例えば、VoH)を合成するために制御する。加算ブロック(例えば、1530)は、内部アナログ値および第2のアナログ値を結合して出力アナログ値を形成するためにD/A変換器と第2のD/A変換器との間に接続されている。

実施例(例えば、図17a)においてシステムは、D/A変換器(例えば、1606b)の他に第2のD/A変換器(例えば、1606a)をさらに含む。そこにおいて、アナログの注入値は、第2のD/A変換器によって変換される。

実施例において(例えば、図16〜図17bまたは図18)、システムは、D/A変換器(例えば、1606b)の他に、第1の注入回路(例えば、1602)に接続された第2のD/A変換器(例えば、図16の1606a)ならびにD/A変換器および第2のD/A変換器に接続された加算ブロック(例えば、1660)をさらに含む。第1の注入回路は、第1のポート(例えば、p1)と第2のポート(例えば、p2)との間に接続された演算子(例えば、u1)を含む。第1のサイクル(例えば、図17a)の間、演算子は、第2のポートを経てデジタル注入値(例えば−D(k−1))を提供する。第2のデジタル値(例えば、D(k))は第1のポートを経て受け取られる。第1の注入回路は第2のポートを第2のD/A変換器につなぎ、デジタル注入値をアナログの注入値(例えば、va(k))に変換するとともに、第2のデジタル値を第2のアナログ値(例えば、vb(k))に変換するために第1のポートをD/A変換器につなぐ。このようにしてアナログの注入値と第2のアナログ値を結合する加算ブロックによって、アナログの注入値が第2のアナログ値に出力される。

第2サイクル(例えば、図17b)の間、演算子は、第2のポートを経て第2のデジタル注入値(例えば−D(k))を提供し、続くデジタル値(例えば、D(k+1))が第1のポートを経て受け取られる。第1の注入回路は第2のポートをD/A変換器につなぎ、第2のデジタル注入値を第2のアナログの注入値(例えば、vb(k+1))に変換するとともに、第1のポートを第2のD/A変換器につなぎ、次のデジタル値を次のアナログ値(例えば、va(k+1))に変換し、第2のアナログの注入値が、第2のアナログの注入値および次のアナログ値を加算する加算ブロックによって、次のアナログ値に注入される。そこにおいて、第2のデジタル注入値は、第2のデジタル値のビットのサブセットにより形成される。

実施例(例えば、図16または図18)において、システムはさらに、D/A変換器(例えば、1606b)、第2のD/A変換器(例えば、1606a)および第3のD/A変換器(例えば、1620)に接続された加算ブロック(例えば、1660)と、内部デジタル値(例えば、図16または図18のHまたはDoM)を受信して、バイナリコードから温度計コードに内部デジタル値を符号化して、それに応じて内部アナログ値(例えば、VH)を合成する第3のD/A変換器を制御するために第3のD/A変換器に接続されたDEM回路(例えば、1610)と、をさらに含む。

内部デジタル値および第2のデジタル値(例えば、図16または図18のDまたはDoL)は、第3のデジタル値(例えば、図16または図18のDsまたはDo)のビットの異なるサブセットによって、それぞれ形成される。そして加算ブロックは、アナログの注入値、第2のアナログ値および内部アナログ値を結合し、第3のアナログ値(例えば、Vo)を形成する。

デルタシグマ変調器を実行してもよいシステムは、入力アナログ値(例えば、Vi)を受信し、入力アナログ値から変換された出力デジタル値(例えば、図16または図18のDoまたはDop)を出力するために、ループフィルタ(例えば、1640)およびA/D変換器(例えば、1650)をさらに含む。ループフィルターは、入力アナログ値と第3のアナログ値との差(例えば、Vd)をフィルリングするために、加算ブロックに接続されており、フィルタ処理されたアナログ値(例えば、Vf)を生成する。

実施例(例えば、図16)において、A/D変換器は、ループフィルタと、フィルタ処理されたアナログ値を出力デジタル値(例えば、Do)に変換するための第2の注入回路(例えば、1604)との間に、接続されている。そこにおいて、第2の注入回路(例えば、1604)はデジタル注入値および関連した値を、すなわち出力デジタル値を結合するように調整され、第3のデジタル値(例えば、Ds)を形成する。

実施例(例えば、図18)において、A/D変換器は、フィルタ処理されたアナログ値を第3のデジタル値(例えば、Do)に変換し、そこにおいて、第2の注入回路(例えば、1804)はデジタル注入値および関連した値、すなわち第3のデジタル値を結合するように調整される。そして、出力デジタル値(例えば、Dop)を形成する。

実施例(例えば、図18)において、A/D変換器は、デジタル注入値(例えば、z^(−1)^*DoL)および第2のデジタル値(例えば、DoL)を結合するための内部注入回路(例えば、1802)と、内部注入回路の結合された結果を変換するため内部注入回路に接続された内部D/A変換器(例えば、1806)と、内部デジタル値(例えば、DoM)を変換するための第2の内部D/A変換器(例えば、1810)とを含む。内部注入回路および第2の注入回路は、デジタル注入値を異なる記号(例えば、1つのプラスおよび1つのマイナス)で結合する。

実施例(例えば、図19)において、D/A変換器は、第1のサイクルの間、第1のデジタル値に応答して第1のアナログ値を生成し、第2サイクルの間、第2のデジタル値に応答して第2のアナログ値を生成する。そこにおいて、第1のサイクルはサイクルの数(例えば、K;Kは1またはそれより大きな数)だけ第2のサイクルより以前にある。

実施例(例えば、図8)において、システム(例えば、800)は入力アナログ値(例えば、Vi)を受信し、入力アナログ値から変換された出力デジタル値(例えば、Do)を出力する。システムはさらに、D/A変換器(例えば、806)に接続された処理ブロック(例えば、TF2)を含む。そこにおいて、第2の注入回路は前記関連した値(例えば、Dtf2)と出力デジタル値を形成するために処理ブロックにより処理されたデジタル注入値とを結合するように、調整される。処理ブロック(例えば、TF2)は、第2の内部値(例えば、Sx2)を形成するように内部値(例えば、Sx)を処理する。前記関連した値(例えば、Dtf2)は第2の内部値を反映し、第2のデジタル値(例えば、D)は入力アナログ値を反映し、前記内部値は第2のアナログ値(例えば、Vo)を反映する。

先行技術のD/A変換器システムを例示する図である。

先行技術のA/D変換器システムを例示する図である。

図2に示されるシステムの動作を例示する図である。

アナログおよびデジタル領域の間の変換を例示する図である。

本発明の一実施例による誤差波形整形を例示する図である。

不一致誤差のD/A変換器を例示する図である。

図6aに示されるD/A変換器のMESのための本発明の一実施例によるシステムを例示する図である。

本発明の実施例に従ったシステムを例示する図である。

本発明の実施例に従ったシステムを例示する図である。

本発明の一実施例によるシステムを例示する図である。

本発明の一実施例によるシステムを例示する図である。

図9に示されるシステムの動作を例示する図である。

図9に示されるシステムのパフォーマンスを例示する図である。

本発明の一実施例によるシステムを例示する図である。

図12に示されるシステムの動作を例示する図である。

図12に示されるシステムの動作を例示する図である。

図12に示されるシステムのパフォーマンスを例示する図である。

図12に示されるシステムのパフォーマンスを例示する図である。

本発明の一実施例によるシステムを例示する図である。

本発明の一実施例によるシステムを例示する図である。

図16に示されるシステムの動作を例示する図である。

図16に示されるシステムの動作を例示する図である。

本発明の一実施例によるシステムを例示する図である。

本発明の一実施例によるシステムを例示する図である。

図19に示されるシステムの例証されたパフォーマンスを例示する図である。

本発明の各目的、特徴および利点は、添付図面を参照しながら、本発明の実施例の以下の詳細な説明の読み込みに応じて、直ちに明らかになる。しかしながら、本願明細書において、使用される図面は、説明のためにあって、制限するものと考えられてはならない。

図2および図3を参照する。図2はアナログ値Viをデジタル値Doに変換するためのSAR A/D変換を実行するシステム200を例示する。図3はシステム200の動作を例示する。

システム200は、コンパレータ202、レジスタ204、周辺回路206ならびにキャパシタC[N],C[N−1],...,C[1]およびC[0]の配列、を含んでいる。周辺回路206は、スイッチsi0,複数のスイッチs[N],s[N−1],...,s[1]およびs[0]、ならびに、複数のバイアス回路dr[N],dr[N−1],...,dr[1]およびdr[0]を含んでいる。スイッチsi0は、アナログ値Viとノードnz0との間に接続されている。コンパレータ202はノードnz0に接続され、ノードnz0における電圧Vz0が電圧Vcより大きいかどうか比較する。各キャパシタC[n](n=N,N−1,...,0)は、ノードnz0に接続された上部端子と、一定のリセット電圧V0(例えば、接地レベル)またはバイアス回路dr[n]に選択的に導通されるスイッチs[n]に接続された下部端子とを備えている。レジスタ204はビットb[N],b[N−1],...,b[1]およびb[0]を登録し、各ビットb[n]は1またはその逆の値になることができる。各バイアス回路dr[n]は、前記ビットb[n]に従って、−b[n]^*Vrとなる電圧を提供する。

図3に示すように、システム200は、アナログ値Viをデジタル値Doに変換するために、サイクル300を実行する。サイクル300は、サンプル位相302、比較位相304および余分な位相306(いくつかの設計では、前記余分な位相は不要かもしれない)、を含む。サンプル位相302の期間、スイッチsi0はノードnz0にアナログ値を導通し、そして、各スイッチs[n]は各キャパシタc[n]の下部端子を電圧V0に設定する。比較位相304の期間では、スイッチsi0は、ノードnz0にアナログ値Viを導通するのを停止する。

比較位相304は、複数のビット決定期間pr[N],pr[N−1],...,pr[1]およびpr[0]、を含む。位相302の後と期間pr[N]との前に、コンパレータ202は、ビットb[N]が1かもしくはその逆の値であるかどうか決定するために電圧Vzが電圧Vcより大きいかどうか、比較する。期間pr[N]で、スイッチs[N]は、設定電圧−b[N]^*Vrを提供するためのバイアス回路dr[N]に導通する。残りのスイッチs[N−1]からs[0]は、電圧V0に接続されたままである。したがって、ノードnz0の電圧Vz0はキャパシタC[N]からC[0]までの全静電容量をCtとすると、値Vi−b[N]^*Vr^*C[N]/Ctを反映する。コンパレータ202は、電圧Vz0が電圧Vcより大きいかどうか比較し、ビットb[N−1]が1に等しいかその逆の値かどうか決定する。

一旦ビットb[N−1]が決定されると、システム200は次の期間pr[N−1]へ進む。期間pr[N−1]の間、スイッチs[N−1]は、電圧−b[N−1]^*Vrを提供するためのバイアス回路dr[N−1]へ切り替えるが、残りのスイッチs[N−2]からs[0]は電圧V0に接続されたままであるので、電圧Vz0は値Vi−Vr^*(b[N]^*C[N]+b[N−1]^*C[N−1])/Ctとなる。コンパレータ202は、ビットb[N−2]が1に等しいか逆の値かどうか決定するために、電圧Vz0が電圧Vcより大きいかどうか、比較する。

図3に示すように期間pr[N],pr[N−1]からpr[n+1]の後の期間pr[n]に、ビットb[N−1],b[N−2]からb[n]がそれぞれ続いて決定されたあとスイッチs[N]からs[n]はそれぞれバイアス回路dr[N]からdr[n]に切り換えられる。バイアス回路dr[N]からdr[n]は、ぞれぞれ電圧−b[N]^*Vr,...,−b[n+1]^*Vrおよび−b[n]^*Vrを提供する。残りのスイッチs[n−1]からs[0]は、電圧V0に導通されたままであるので、電圧Vz0は値Vi−Vr^*(b[N]^*C[N]+b[N−1]^*C[N−1]+...+b[n+1]^*C[n+1]+b[n]^*C[n])/Ctを反映する。コンパレータ202は、電圧Vz0が圧Vcより大きいかどうか,比較することにより、ビットb[n−1]が1であるかどうか決定する。期間pr[N]からpr[0]の後、すべてのビットb[N]からb[0]は決定され、予備の位相306の間にデジタル値Doの各ビットとして出力される。

理想的には、C[N]からC[0]の容量は、バイナリ値で重み付けされている。すなわち、キャパシタC[N],C[N−1],...,C[n],...,C[1]およびC[0]の各容量の比率が2^N:2^(N−1):...2^n:...:2^1:2^0となっていることが理想的である。例えば、N=9を仮定すれば理想的な容量比は、512:256:128:...:2:1である。理想的な容量比については、期間pr[N]からpr[0]の間、それぞれ決定されたビットb[N]からb[0]は、アナログ値Viを合計b[N]^*2^N+b[N−1]^*2^(N−1)+/...+b[n]^*2^n+...+b[1]^*2^1+b[0]^*2^0に拡げる。このように、アナログ値Viは、デジタル値Do={b[N],b[N−1],...,b[0]}に変換される。ここでビットb[N]からb[0]は、デジタル値DoのMSBからLSBまでのビットである。

比較位相304の期間に、周辺回路206およびキャパシタC[N]からC[0]はD/A変換器210として集合的に動く。その理由は、次のことにある。ビットb[N]からb[n+1]は期間pr[n]の間、電圧Vz0に変換される。従って、期間pr[N]からpr[0]の後、デジタル値Doは、合計値b[N]^*w[N]+b[N−1]^*w[N−1]+...+b[n]^*w[n]+...+b[1]^*w[1]+b[0]^*w[0]として表されることができる。そこにおいて、w[N],w[N−1],...,w[n],...,w[1]およびw[0]は、それぞれキャパシタC[N],C[N−1],...,C[n],...,C[1]およびC[0]の容量に関連した重み付け値である。換言すれば、各アナログ値b[n]^*Vr^*C[n]/Ctは、デジタル値b[n]^*w[n]に対応する。理想的なバイナリデジタル化のために、加重w[N],...,w[n],...,w[0]は、2^N,...,2^n,...,2^0に等しい。

キャパシタC[N]からC[0]の実際的な容量は、理想的な容量比から逸脱している。従って、不一致(mismatch)誤差が生じる。本発明によって、不一致問題に対処する概念を例示するために、図2のシステム200を使用した図4を参照する。

図4の左手側は、アナログ値DAC[N],DAC[N−1],DAC[N−2],...を順次減算することによって、入力アナログ値Viを逐次近似していく様子を示している。ここでDAC[N]はD/A変換器210によってビットb[n]のために生成されたアナログ値である。入力アナログ値Viに連続して近いことを表す。例えば、図2のシステム200で、アナログ値DAC[N]、DAC[N−1]およびDAC[N−2]は、Vr^*b[N]^*C[N]/Ct、Vr^*b[N−1]^*C[N]/CtおよびVr^*b[N−2]^*C[N−2]/Ctにそれぞれ等しい。一方で図4の右手側は、図2のシステム200のb[N−2]^*w[N−2]、b[N−1]^*w[N−1]およびb[N]^*w[N]にそれぞれ等しいD[N−2]、D[N−1]およびD[N]のデジタル値を順次加算することによって、出力デジタル値Doを逐次作成することを表す。

先行技術が単にデジタル領域のみ、または、アナログ領域のみにおいて不一致問題に対処することを試みている一方、本発明は、対称的に(symmetrically)アナログ領域およびデジタル領域の不一致問題に対処する。例えば、キャパシタC[N−2]がその予想される(理想的な)容量からの偏差を有するとして、デジタル重みw[N−2]が理想的な重み2^(N−2)から対称的な偏差を有する場合、アナログ値Viは誤差のない正しいデジタル値Doに完全に変換されることができる。換言すれば、本発明によれば、アナログ領域およびデジタル領域の両方に対称的に補償することによって、不一致問題を、対処できる。

本発明の一実施例によれば、時間的フィルタリングを整形不一致誤差に利用する。そうすることにより、整形不一致誤差は所望の信号の帯域から離れて分配できる。本発明の一実施例による不一致誤差の整形を例示している図5を参照する。

図5に示すように、一連の値を換算するときの不一致誤差は誤差シーケンスE(k)を形成する。ここでkは時間インデックスを意味している。シーケンスE(k)は所望の信号の帯域の近くの周波数でゆっくり変化していて、それ故、所望の信号(図示せず)を汚染している。しかしながら、シーケンスE(k)から遅延されたシーケンスE(k−1)を減算することによって、結果として生じるシーケンスE(k)−E(k−1)は、所望の信号の帯域から離れた周波数で、急速に変化する。このようにして、不一致誤差は、高域透過型帯域に形成される。z変換に関して、遅延されたシーケンスは、z^(−1)^*E(k)として表されることもできる。したがって、シーケンスE(k)−E(k−1)は、(1−z^(−1))^*E(k)として表されることができる。ここで、誤差E(k)は第1次のハイパスフィルタ(1−z^(−1))によってフィルタされることを意味する。

図6aおよび図6bを参照する。図6aは不一致誤差のあるD/A変換器606を例示する。そして、図6bはD/A変換器606の不一致誤差を整形する本発明によって実施されるシステム600を例示する。

図6aにおいて、D/A変換器606は、デジタル値Di={di[N],...,di[0]}をアナログ値Vo1に変換し、そこにおいて、アナログ値Vo1は、di[N]^*DAC[N]+...+di[n]^*DAC[n]+...+di[0]^*DAC[0]として表されることができる。ここでDAC[n]は一部のデジタル値Diのビットdi[n]のためにD/A変換器606によって生成されたアナログ値Voの一部である。ビットD[n]を変換する役割を果たすD/A変換器606の変換素子(図示せず)がその理想値から逸脱すると仮定して、アナログ値DAC[n]は誤差Errの分だけ、その理想値ideal_DAC[n]から逸脱する。従って、アナログ値Vo1は、誤差di[n]^*Errだけ、その理想値ideal_DAC[n]から離れて移動(shift)する。

第1の注入回路602(加算ブロックとしてモデル化される)および第2の注入回路604を提供して、D/A変換システム600をD/A変換器606に具体化することによって、不一致問題は、図6bに示すように本発明により対処することができる。

注入回路602および604は、D/A変換器606に接続されている。このD/A変換器システム600においては、デジタル値Diを伴うデジタル値Dは、アナログ値Voに変換される。D/A変換器606がアナログ値Voを生成するときに、第1の注入回路602はアナログ注入値−z^(−1)^*d[n]^*DAC[n]をアナログ値Voに注入されるようにする。アナログ注入値z^(−1)^*d[n]^*DAC[n]は、アナログ値DAC[n]と以前のデジタル値D’={d’[N],...,d’[0]}のビットd’[n]との積である。換言すれば、アナログ注入値z^(−1)^*d[n]^*DAC[n]=d’[n]^*DAC[n]は、D/A変換器606によって、デジタル値D’のデジタル値D’[n]から変換される。そこにおいて、デジタル値D’[n]は、デジタル値D’のビットd’[n]によって寄与される。例えば、デジタル値D’がd’[N]^*2^N+...+d’[n]^*2^n+...+d’[0]^*2^0であれば、デジタル値D’[n]はd’[n]^*2^nに等しい。

図4にて説明した第1の注入回路602によるアナログ領域における注入と対称に、第2の注入回路604によって例えば、デジタル領域におけるデジタル注入値としてのデジタル値z^(−1)^*D[n]を加算してもよい。すなわち、デジタル値Diおよびz^(−1)^*D[n]を加算してデジタル値Dを生成する。

注入回路602、604およびD/A変換器606によって、アナログ値Voは、誤差(1−z^(−1))^*d[n]^*Errすなわち(d[n]−d’[n])^*Errの分だけその理想値V_idealから逸脱させられる。MESのないD/A変換器606(図6a)によって誘導されたオリジナルの誤差d[n]^*Errと比較して、システム600(図6b)のMES下の誤差、(1−z^(−1))^*d[n]^*Errは、図5で述べたように、所望の信号の帯域から離れた高域透過型帯域にある。

本発明の一実施例に係るシステム700aを例示している図7aを参照する。システム700aは、アナログ値Viを受信して、アナログ値Viから変換されたデジタル値Doを出力するサブレンジングA/D変換器システムを実施する。システム700aは、粗いA/D変換器としての第1のA/D変換器710、微細A/D変換器としての第2のA/D変換器720、2つの加算ブロック730および740、および、D/A変換器706を含む。A/D変換器710は、アナログ値Viを粗い量子化ステップ(または解像度)を有するデジタル値Dに変換する。デジタル値Dをアナログ値Voに変換するために、D/A変換器706は、A/D変換器710と加算ブロック730との間に接続されている。アナログ値Vfnを形成するためにアナログ値Voをアナログ値Viから減算する加算ブロック730が、D/A変換器706とA/D変換器720との間に接続されている。A/D変換器720は、アナログ値Vfnを(A/D変換器710の量子化ステップと比べて)より微細な量子化ステップを有するデジタル値Dfnに変換するために、加算ブロック730と740との間に接続されている。デジタル値DおよびDfnを結合してデジタル値Doを形成するために、加算ブロック740が、A/D変換器720およびA/D変換器730に接続されている。

システム700aは図6と同様にD/A変換器706がデジタル値Dの各ビットd[n]ごとに不一致誤差を導くことができるように、第1の注入回路702(加算ブロックとしてモデル化される)およびMESのための第2の注入回路704(他の加算ブロックとしてモデル化される)、をさらに含む。D/A変換器706がデジタル値Dに応答してアナログ値Voを生成するときに、第1の注入回路702はアナログ注入値−z^(−1)^*d[n]^*DAC[n]=d’[n]^*DAC[n]をアナログ値Voに注入する。アナログ注入値z^(−1)^*d[n]^*DAC[n]は、D/A変換器706によって、デジタル注入値z^(−1)^*D[n]=D’[n]から変換される。そこにおいて、d’[n]はD/A変換器706によって変換された以前のデジタル値D’={d’[N],...,d’[0]}のビットである。そして、デジタル注入値D’[n]はデジタルd’[n]により寄与されるデジタル値D’の一部である。例えば、デジタル値D’がd’[N]^*2^N+...+d’[n]^*2^n+...+d’[0]^*2^0に等しいときは、デジタル注入値D’[n]は、d’[n]^*2^nに等しいだろう。第2の注入回路704は、デジタル注入値z^(−1)^*D[n]をデジタル値Dに結合するために、A/D変換器710とD/A変換器706との間に接続されている。

図6から分かるように、注入回路702および704の協調によって、最終的なデジタル値Doに埋められる不一致誤差は、所望の信号の帯域から離れて形づくられる。例えば、D/A変換器706がデジタル値Dのビットd[n]を変換する際の不一致誤差がデジタルDoを注入回路702および704の協調なしに誤差d[n]^*err[n]だけ、その理想値Do_idealから逸脱させる場合、誤差d[n]^*err[n]は、注入回路702および704の協調によって、(1−z^(−1))^*d[n]^*err[n]に整形される。

本発明の一実施例に従って、システム700bを例示する図7bを参照する。システム700bは、アナログ値Viを受信して、アナログ値Viから変換されるデジタル値Doを出力する。図7aに示されるシステム700aと同様に、システム700bも、第1のA/D変換器710、第2のA/D変換器720、加算ブロック730、D/A変換器706および第1の注入回路702、を含む。しかしながら、第2の注入回路704および図7aのシステム700aの加算ブロック740は、図7bのシステム700bの加算ブロック740bに集積されている。加算ブロック740bによって、デジタル注入値z^(−1)^*D[n]は、デジタル値DおよびDfnの合計に結合され(減算され)、最終的なデジタル値Doを形成する。このように、システム700bも、MES機能を実現する。

換言すれば、デジタル注入値z^(−1)^*D[n]は、図7aに示すようにD/A変換器706の入力に注入されるか、または図7bに示すように、D/A変換器706の出力アナログ値Voに従って、得られたデジタル信号(例えば、デジタル値Dfn)に注入される。

システム700aにおいて、デジタル注入値z^(−1)^*D[n]は、プラス記号で注入回路704に注入されるが、デジタル値Dfnを形成するために、加算ブロック730にはマイナス記号でアナログ値Viと結合される。従って、システム700bでは、同じデジタル注入値z^(−1)^*D[n]が、マイナス記号で加算ブロック740bに注入される。

本発明の一実施例によるシステム800を例示する図8を参照する。システム800は、アナログ値Viを受信して、アナログ値Viから変換されたデジタル値Doを出力するA/D変換器システムである。システム800は、加算ブロック804およびA/D変換ブロック810を含み、A/D変換ブロック810は第1の処理ブロックTF1、D/A変換器806、第2の処理ブロックTF2および加算ブロック802を含む。

処理ブロックTF1は、アナログ値Viを処理して、アナログ値Vtf1を生成する。例えば、処理ブロックTF1は、フィルタ、増幅器および/または加算ブロックなど(図示せず)を含むことができる。加算ブロック802は、処理ブロックTF1とTF2との間に接続されている。内部デジタル値D={d[N],...,d[n],...d[0]}をアナログ値Voに変換するため、加算ブロック802に、D/A変換器806が接続されている。その一方で、加算ブロック802はアナログ値Vtf1およびVoを結合するだけでなく、アナログ注入値z^(−1)^*d[n]^*DAC[n]をアナログ値Voに注入するための第1の注入回路としても機能する。デジタル値Dはアナログ値Viに応答してA/D変換器ブロック810によって生成される。アナログ注入値z^(−1)^*d[n]^*DAC[n]はD/A変換器806によって、デジタル注入値z^(−1)^*D[n]=D’[n]から変換される。そして、デジタル注入値D’[n]はビットd’[n]から寄与される以前のデジタル値D’={d’[N],...,d’[n],...,d’[0]}の一部である。

A/D変換器ブロック810も、アナログ値Voに従って値Sxを生成する。処理ブロックTF2は値Sxを処理し計算結果Sx2を形成する。そして、A/D変換器ブロック810は値Sx2に従ってデジタル値Dtf2を生成する。例えば、処理ブロックTF2は、デジタルフィルタ、増幅器および/または加算ブロックなど(図示せず)を含むことができる。

加算ブロック804は、A/D変換器810に接続され、デジタル値Doを形成するためにデジタル値Dtf2およびデジタル注入値z^(−1)^*D[n]TF2を結合する第2の注入回路として機能する。デジタル注入値z^(−1)^*D[n]TF2は、処理ブロックTF2によって、または、処理ブロックTF2と同じ伝達関数を有する他の処理ブロック(図示せず)によって、デジタル注入値z^*(−1)^*D[n]を処理した結果である。アナログ注入値z^(−1)^*d[n]^*DAC[n]およびデジタル注入値z^(−1)^*D[n]TF2の注入は、MES機能をD/A変換器806のために提供する。その結果、ビットd[n]を変換することによって生じた不一致誤差が整形される。例えば、デジタル値DoがMESのない誤差d[n]^*err[n]TF2だけ、その理想値Do_idealから逸脱する場合、デジタル値Doはその代わりにハイパス形の誤差、(1−z^(−1))^*d[n]^*err[n]TF2だけ、理想値Do_idealから逸脱する。デジタル注入値は、関心の帯域(例えば、所望の信号のバンド)だけでz^(−1)^*D[n]TF2を近似することができる。

本発明の一実施例に係るシステム900を例示する図9を参照されたい。システム900は、アナログ値ViをMESを用いてデジタル値Dに変換するためのSAR A/D変換器を設けている。システム900は、コンパレータ910、レジスタ940、周辺回路930、追加制御回路950およびキャパシタc[N],c[N−1],...,c[1]およびc[0]を含むキャパシタアレイ920、を含む。

周辺回路930は、以下を含むことができる:スイッチsi1,複数のスイッチsw[N],sw[N−1],...,sw[1]およびsw[0]、ならびに、複数のバイアス回路da[N],da[N−1],...,da[1]およびda[0]。スイッチsi1は、アナログ値Viと共通ノードnz1との間に接続されている。コンパレータ910はノードnz1に接続され、および、ノードnz1の電圧Vz1が電圧Vcより大きいかどうか、比較ができる。各キャパシタc[n](n=N,N−1,...,0)の上部端子はノードnz1に接続され、下部端子は一定のリセット電圧V0(例えば、接地レベル)またはバイアス回路da[n]に選択的に導通されるスイッチsw[n]に接続されている。レジスタ940は、ビットb[N],b[N−1],...,b[1]およびb[0]を登録できる。各バイアス回路da[n]は、ビットb[n]に従って、電圧−b[n]^*Vrを提供する。図9のシステム900は、片端接地の実施例であるが、差分回路に拡張することもできる。

図9に加えて、システム900の動作を例示する図10を参照する。図10に示すように、システム900は、アナログ値Viをデジタル値Dに変換するための、サイクル1000を実行する。サイクル1000の以前のサイクル1000’において、システム900は、以前のアナログ値Vi’をデジタル値D’={d’[N],...,d’[n],...,d’[0]}に変換している。

サイクル1000は、標本化しおよび注入する(sample-and-inject)位相1002a、リセットする位相1002b、変換する位相1004およびオプションの予備の位相1006、を含む。標本および注入位相1002aの期間に、スイッチsi1はノードnz1にアナログ値Viを導入する。そして、追加の制御回路950は、ビットd’[N]からd’[0]をビットb[N]からb[0]として登録を続けるようにレジスタ940を制御し、スイッチsw[N]からsw[0]の第1のサブセット(例えば、sw[N])がキャパシタc[N]からc[0]の第1のサブセット(例えば、c[N])の下部端子に電圧V0を与えるように制御する。また、スイッチsw[N]からsw[0]の第2のサブセット(例えば、sw[N−1]からsw[0])が、バイアス回路da[0]の対応する第2のサブセット(例えば、da[N−1]からda[0])をそれぞれ、キャパシタc[N]からc[1]の対応する第2のサブセット(例えば、c[N−1]からc[0])の下部端子に与えるように制御する。これにより、バイアス回路の第2のサブセットに属する各バイアス回路da[N]は電圧−d’[n]^*Vrをキャパシタc[N]の下部端子に供給する。

標本および注入位相1002aの後、スイッチsi1はノードnz1にアナログ値Viを供給するのを止め、追加制御回路950はリセット位相1002bの期間に電圧V0をキャパシタc[N]からc[0]の下部端子に供給するように周辺回路930を制御する。レジスタ940のビットb[N]からb[0]は不定状態になるようリセットされる。このように、合計値d[N−1]^*c[N−1]^*+d[N−2]^*c[N−2]+...+d[1]^*c[1]+...+d[0]^*c[0]を反映するアナログ注入値Vinj(図示せず)は、アナログ値Viと結合され、結合アナログ値Vcb(図示せず)を形成する。結合アナログ値Vcbは比較位相1004の期間でデジタル値に変換される。換言すれば、デジタルビットb[N]からb[0]をアナログ電圧Vz1に反映させることによって、キャパシタアレイ920および周辺回路930が協働して比較位相1004の期間にD/A変換器906として機能するので、追加制御回路950およびレジスタ940は協働して、標本および注入位相1002aおよびリセット位相1002bの期間に、アナログ注入値Vinjが電圧Vz1に注入されるようにする第1の注入回路902として機能する。アナログ注入値Vinjは、D/A変換器906によって、以前のデジタル値D’のデジタル注入値Dinjから変換される。デジタル注入値Dinjは、以前のデジタル値D’、すなわちDinj={d[N−1],...,d’[0]}のビットの第2のサブセット(例えば、d’[N−1]からd’[0])により形成される。

比較位相1004の期間に、スイッチsi1は、アナログ値Viをノードnz1に導通するのを止める。比較位相1004は、複数のビット決定期間p[N]、p[N−1],...,p[1]およびp[0]を含む。位相1002aの後、期間pr[N]の前に、コンパレータ910は、ビットb[N]が1かその逆の値であるかどうか決定するために電圧Vzが電圧Vcより大きいかどうか比較する。期間p[N]の間、スイッチsw[N]は設定電圧−b[N]^*Vrを提供するバイアス回路da[N]に切り換わる。残りのスイッチsw[N−1]からsw[0]は電圧V0に接続されたままであり、ノードnz1の電圧Vz1は値Vcb−b[N]^*Vr^*c[N]/cを反映する。ここでctはキャパシタc[N]からc[0]の全静電容量を反映している。コンパレータ910は、ビットb[N−1]が1かその逆の値であるかどうか決定するために電圧Vz1が電圧Vcより大きいかどうか比較する。

一旦ビットb[N−1]が決定されると、システム900は期間p[N−1]へ進む。期間p[N−1]の間に、スイッチsw[N−1]は、電圧−b[N−1]^*Vrを提供するバイアス回路da[N−1]へ切り換わる。残りスイッチsw[N−2]からsw[0]は電圧V0に接続されたままである。よって、電圧Vz1は値Vcb−Vr^*(b[N]^*c[N]+b[N−1]^*c[N−1])/ctを反映する。コンパレータ910は、ビットb[N−2]が1であるかどうか判定するために電圧Vz1が電圧Vcより大きいかどうか比較する。

ビットb[N−1]からb[n]が、期間pr[N],pr[N−1],...pr[n+1]の後の期間p[n]で、それぞれ続いて決定されるので、スイッチsw[N]からsw[n]は電圧−b[n]^*Vrから−b[n+1]^*Vrおよび−b[N]^*Vrを提供するバイアス回路da[N]からda[n]へそれぞれ切り換わる。残りのスイッチsw[n−1]からsw[0]は電圧V0に導通しているままである。電圧Vz1は値Vcb−Vr^*(b[N]^*c[N]+b[N−1]^*c[N−1]+...+b[n+1]^*c[n+1]+b[n]^*c[n])/ctを反映する。コンパレータ910は、ビットb[n−1]が1であるかどうか決定するために電圧Vz1が電圧Vcより大きいかどうか比較する。期間pr[N]からpr[0]の後、すべてのビットb[N]からb[0]は決定され、デジタル値Rout={b[N],...,b[n],...,b[0]}を形成する。

キャパシタc[N]からc[0]の実際の容量は、理想の容量から逸脱している。しかしながら、レジスタ940および追加制御回路950は、位相1002aおよび1002bの期間にアナログ注入値Vinjをアナログ値Vcbに注入する第1の注入902として、集合的に作動する。対称的に、デジタル領域においては、システム900は、例えば、デジタル値Routをデジタル注入値Dinjに結合してデジタル値Dを形成するための第2の注入回路904(加算ブロックとしてモデル化される)をさらに含むことができる。従って、キャパシタアレイ920の不一致は、所望の信号のバンドから離されて形成される。

本発明によれば、各キャパシタc[n]の絶対的な容量偏差はキャパシタc[N]からc[0]の相対的な容量比の偏差ほど本質的な事項でない。その理由は、次のことにある。本発明のMESはデジタルおよびアナログの各領域において対照的に(symmetrically)波形整形を実行するからである。例えば、キャパシタアレイが理想的な容量比8:4:2:1を有するキャパシタc[3]からc[0]を含むとして、実際の容量が7.6、4.3、1.8および0.9ユニットであるとする。本発明によれば、各キャパシタの容量偏差は両アナログ領域およびデジタル領域の対応する偏差を注入することによって、形づくられる。この注入は、残りのキャパシタの偏差を形づくったまま、選択されたキャパシタ(例えば、c[3])により定義される偏差を除去するように調整できる。それ故、残りのキャパシタc[2]からc[0]が相対的な容量4.3/7.6、1.8/7.6および0.9/7.6のユニットを有するとみなされるとともに、選択されたキャパシタc[3]は1のユニットの標準容量を有するとみなすことができる。したがって、図9および図10の実施例において、デジタル領域において注入されるデジタル値Dinjは、すべてのビットd’[N]からd’[0]によってでなく、以前のデジタル値D’のビットの第2のサブセット(例えば、d’[N−1]からd’[0])により形成される。例えば、デジタル値D’はd’[N]^*2^N+d’[N−1]^*2^(N−1)+...+d’[0]^*2^0に等しく、デジタル値Dinjはd’[N−1]^*2^(N−1)+...+d’[0]^*2^0に等しくなるだろう。

図9および図10に加えて、先行技術システム200(図2)と発明のシステム900(図9)との特性を比較する図11を参照されたい。図11は、システム200(「MESなし」と表示)から出力される一連のデジタル値Doのスペクトラムと、システム900(「提案されたMES」と表示)から出力されるデジタル値Dのスペクトラムと、そして、第1次ハイパスフィルタの周波数領域の応答とを示す。

図11に示すように、MESのないスペクトルは、所望の信号の帯域の近くで、明らかなスプリアスを含む。これに反して、提案されたMESを経たスペクトルは、所望の信号の帯域の近くで、スプリアスをうまく抑制している。提案されたMESを経たスペクトルはまた、第1次高域通過フィルタリングの予想される改善より大きい改善を示している。例えば、周波数f0で、第1次高域通過フィルタリングの応答は、平坦特性(フィルタリングなし)と比較して、ed0の改善を示す。周波数f0で、提唱されたMESを経たスペクトルはMESのないスペクトルと比較して改良ed1を示す。そして、改良ed1は第1次高域通過フィルタリングにより予想される改良ed0より大きい。アナログ値Viをデジタル値Dに変換するときに、デジタル注入値Dinjを順次ロードし(位相1002aおよび1002bの期間;図10)、およびデジタル値Dを順次ロードする(p[N]からp[0]までの期間に)ことによって、第1の注入回路902(図9)がアナログ注入値Vinjを注入するので、D/A変換器906への入力はディザ処理される。このように、D/A変換器906の不整合誤差は、第1次高域通過フィルタリングによって整形されるのみならず、D/A変換器906の入力へのディザ処理によってランダム化される。従って、システム900は、第1次高域通過フィルタリングより良好に性能を達成する。

図12、図13aおよび図13bを参照されたい。図12は、本発明の一実施例によるシステム1200を示し、図13aおよび図13bは、システム1200の動作を例示する。

システム1200はアナログ値Viをデジタル値Dop={H,D}(デジタル値Dopは2つのデジタル値HおよびDにより形成されることを示す)に変換するためのSAR A/D変換器を備えている。ここにおいて、Hは{h[M],...,h[m],...,h[0]}に等しく、そして、デジタル値Dは{d[N],...,d[n],...,d[0]}に等しい。換言すれば、デジタル値Hはデジタル値DopのM+1最上位ビットを反映し、デジタル値Dはデジタル値DopのN+1最下位ビットを反映する。デジタル値Dopは{h[M],...,h[0],d[N],...,d[0]}に等しい。

システム1200は、スイッチsi2、コンパレータ1210、2つのレジスタ1240および1290、2つの周辺回路1230および1270、追加制御回路1250、DEM回路1280ならびに2つのキャパシタアレイ1220および1260、を含む。スイッチsi2は、アナログ値Viと共通ノードnz2との間に接続されている。コンパレータ1210はノードnz2に接続され、ノードnz2における電圧Vz2が電圧Vcより大きいかどうか、比較する。

キャパシタアレイ1220は、キャパシタc[N],...,c[n],...,c[0]を含み、各キャパシタc[n](n=N,N−1,...0)はノードnz2に接続された上部端子を備えている。下部端子は周辺回路1230に接続されている。レジスタ1240は、周辺回路1230に接続されていて、ビットb[N]からb[0]を登録している。周辺回路1230は、各キャパシタc[n]の下部端子を、レジスタ1240のビットb[n]に従って、リセット電圧V0または電圧−b[n]^*Vrに選択的に接続する。追加制御回路1250は、レジスタ1240および周辺回路1230に接続されている。

キャパシタアレイ1260は、Q個のキャパシタca[Q],...,ca[q],...,ca[1]を含む。各キャパシタca[q](q=Qから1)は、ノードnz2に接続された上部端子と周辺回路1270に接続された下部端子とを有する。数Qは、2^(M+1)−1に等しい。DEM回路1280は、周辺回路1270とレジスタ1290との間に接続されている。レジスタ1290は、デジタル値Hを形成するために、ビットh[M]からh[0]を登録している。DEM回路1280はビットh[M]からh[0]を反映する数の疑似乱数シャフリングによって、キャパシタca[Q]からca[1]の数(1、いくつか、または、すべて)を選択する。周辺回路1270は選択されたキャパシタの下部端子に電圧−Vrを接続して、残りのキャパシタca[Q]からca[1]に電圧V0を接続する。

理想的には、キャパシタアレイ1260のすべてのキャパシタca[Q]からca[1]は、同じ容量を有し、キャパシタca[Q],...,ca[q],...,ca[1]およびc[N],...,c[n],...,c[0]は2^(N+1):...:2^(N+1):...:2^(N+1):2^N:...:2^n:...:2^0の容量を有する。

図13aおよび図13bに示すように、システム1200は、アナログ値Viをデジタル値Dopに変換するために、サイクル1300を実行する。サイクル1300の前のサイクル1300’においてシステム1200は、以前のアナログ値Vi’を以前のデジタル値D’op={H’,D}に変換している。ここで、D’は{d’[N],...,d’[0]}に等しい。

サイクル1300は、標本および注入位相1302a、リセット位相1302b、MSB変換位相1304、LSB変換位相1306、ならびに、オプションとしての予備の位相1308を含む。標本および注入位相1302a(図13a)の期間に、スイッチsi2はノードnz2にアナログ値Viを導出する。追加制御回路1250はビットd’[N]からd’[0]をビットb[N]からb[0]として登録し続けるために、レジスタ1240を制御するとともに、電圧−d’[N]^*Vrから−d’[0]^*Vrにそれぞれのキャパシタc[N]からc[0]の下部端子を設定するために、周辺回路1230を制御する。標本および注入位相1302aの期間に、周辺回路1270は電圧V0をキャパシタca[Q]からca[1]の下部端子に導通し続ける。レジスタ1290のビットh[M]からh[0]はリセットされ不定となる。

標本および注入位相1302aの経過後、スイッチsi2は、ノードnz2にアナログ値Viを導通するのを停止する。リセット位相1302bの期間に、追加制御回路1250はキャパシタc[N]からc[0]の下部端子を電圧V0に設定するための周辺回路1230を制御する。そして、レジスタ1240のビットb[N]からb[0]は不定の状態にリセットされる。このように、位相1302aおよびリセット位相1302bにおいて、合計値d’[N]^*c[N]^*+...+d’[0]^*c[0]を反映するアナログ注入値Vinj(図示せず)がアナログ値Viと結合され複合アナログ値Vcb(図示せず)を形成する。複合アナログ値VcbはMSB比較位相1304およびLSB比較位相1306においてデジタル値に変換される。LSB比較位相1004の期間にアナログ電圧Vz2にデジタルビットb[N]からb[0]を反映することによって、キャパシタアレイ1220および周辺回路1230はD/A変換器1206として統合的に作動するので、レジスタ1240および追加制御回路1250が第1の注入回路1202として統合的に作動して、位相1302aおよびリセット位相1302bの期間、アナログ注入値Vinjを電圧Vz2に注入する。D/A変換器1206によって、デジタル注入値Dinj=D’がアナログ注入値Vinjに変換される。

標本および注入する位相1302aおよびリセット位相1302bの後、複数のビット−決定期間pa[M],...,pa[m],...,pa[0]を含むMSB比較位相1304が始まる。コンパレータ1210は、位相1302bの後、期間pa[M]の前に、ビットh[M]が1かその逆の値であるかどうか決定するために電圧Vz2が電圧Vcより大きいかどうか、比較する。期間pa[M]の間、DEM回路1280はキャパシタアレイ1260のキャパシタca[Q]からca[1]までのキャパシタの数h[M]^*2^Mを選択する。周辺回路1270は選択されたh[M]^*2^Mのキャパシタの下部端子を電圧−Vrに接続して、残りの選択されなかったキャパシタの下部端子を電圧V0に導通し続ける。コンパレータ1210はビットh[M−1]が1かその逆の値であるかどうか決定するために、電圧Vz2が電圧Vcより大きいかどうか、比較する。一方では、周辺回路1230は、MSB比較位相1304の期間に、キャパシタc[N]からc[0]の下部端子を電圧V0に保つ。

期間pa[m](m=(M−1)から1;図13b参照)の間、DEM回路1280はキャパシタアレイ1260のキャパシタca[Q]からca[1]までのキャパシタの数S[m]を選択し、周辺回路1270は選択されたS[m]個のキャパシタの下部端子を電圧−Vrに導通し、残りの未選択のキャパシタ(Q−S[m])の下部端子を電圧V0に導通し続ける。そして、コンパレータ1210はビットh[m−1]が1に等しいかどうか決定するために電圧Vz2が電圧Vcより大きいかどうか、比較する。数S[m]は、h[M]^*2^M+...+h[m+1]^*2^(m+1)+h[m]^*2^mに等しい。

MSB比較位相1304の後、ビットh[M]からh[0]は、デジタル値Dopの最上位のM+1ビットを形成するために決定され、そして、システム1200は、LSB比較位相1306へ進む。比較位相1306は、複数のビット−決定期間p[N],...,p[n],...,p[0]を含む。コンパレータ1210は、位相1304の後、期間p[N]以前に、ビットb[N]が1かその逆の値であるかどうか決定するために電圧Vzが電圧Vcより大きいかどうか、比較する。期間p[N]の間に、周辺回路1230はキャパシタc[N]の下部端子を電圧−b[n]^*Vrに接続して、キャパシタc[N−1]からc[0]の下部端子を電圧V0に接続し続ける。そして、ビットb[N−1]が1に等しいかどうか決定するためにコンパレータ1210は電圧Vz2が電圧Vcより大きいかどうか、比較する。一方では、MSB比較位相1304の後、周辺回路1270は、キャパシタca[Q]からca[1]の数Sの下部端子を電圧−Vrに導通する。そして、キャパシタca[Q]からca[1]の残り数(Q−S)の下部端子を電圧V0にする。ここで数Sは、h[M]^*2^M+...+h[0]^*2^0に等しい。

期間p[n](n=N−2から1まで)の間に、周辺回路1230はキャパシタc[N]からc[n]の下部端子を電圧−b[N]^*Vrから−b[n]^*Vrにそれぞれ導通し、残りのキャパシタc[n]からc[0]の下部端子を電圧V0に導通する。コンパレータ1210は、ビットd[n−1]が1に等しいかどうか決定するために電圧Vz2が電圧Vcより大きいかどうか、比較する。LSB比較位相1306の後、すべてのビットb[N]からb[0]は、デジタル値Rout={b[N],...,b[n],...,b[0]}を形成するように決定される。

システム1200は、例えば、デジタル値Routをデジタル注入値Dinj=D’と結合してデジタル値D(すなわち、デジタル値Dopの最下位のN+1ビット)を形成するための第2の注入回路1204(加算ブロックとしてモデル化される)をさらに含むことができる。従って、注入回路1202および1204の協調によって、キャパシタアレイ1220の不一致は、所望の信号の帯域から離れたところで形づくられる。一方では、キャパシタアレイ1260の不一致はそれらの不一致を整形するためのキャパシタca[Q]からca[1]の使用をまぜる(shuffle usages)DEM回路1280の動作によって、形づくられる。

DEMは不一致整形の技術でもあるが、本発明によるデジタルおよびアナログ領域の対称的な注入によるMESがより優れていることが証明される。DEMとMESを比較する図14aおよび図14bを参照されたい。

図14aは12ビットのデジタル値を変換する3ビットDWA(DEM一種である、データ加重平均)、4ビットDWA、5ビットDWA、6ビットDWAならびに3ビットDWAにMESを加えたものを含む異なる複数の技術により達成される計数値対SFDR(Spur-free dynamic range)を示すグラフである。3ビットDWAの技術は、残り9ビットの不一致誤差については処理しないまま、不一致誤差を最上位3ビットについて整形するためにDWAを適用する。同様に、6ビットDWAの技術は、残りの6ビットの不一致誤差については扱わないまま、最上位6ビットの不一致誤差を整形するためのDWAを適用する。一方で、3ビットDWAにMESを加えた技術は、最上位3ビットのためにDWAを適用して、最下位の9ビットにMESを適用する。この技術は、数M=2、Q=7、N=8とした図12のシステム1200により実施することができる。図14aに示すように、3ビットDWAにMESを加えた技術は、DWAのみを採用している他の技術、6ビットDWAの技術より良好なSFDRを提供している。DWAのビット数が線形に増加するにつれてDWAを実施するためのレイアウト領域は指数関数的に増加することに注意されたい。例えば、3ビットDWA、4ビットDWA、5ビットDWAおよび6ビットDWAを実施するためのレイアウト領域は、ほぼ1:2:4:8になる。より大きなレイアウト領域により、より大きな電力消費が生じる。これに反して、MESを実現するためのレイアウト領域および電力消費は、比較的低い。それ故、いくつかの最上位ビットのためのDWAおよび残りのビットのためのMESを組み合わせて採用することによって、電力消費およびレイアウト領域を犠牲にせずに、優れたパフォーマンスを実現することが可能である。

図14bは、8ビットDWAおよびMESを追加した3ビットDWAの2つの異なる技術により提供される、入力レベルに対するSFDRのグラフを示す。8ビットDWAの技術は、最上位の8ビットに対してDWAを適用している。図14bも、前記2つの技術により提供される、入力レベルに対する、SNDR(信号対ノイズおよび歪曲比)のグラフを示す。

図14bに示すように、3ビットDWAにMESを加えた技術は、8ビットDWAのみを採用している技術より良好な特性を得ている。8ビットDWAのためのレイアウト領域が3ビットDWAのためのそれのほぼ32倍であることに注意されたい。MESだけを採用しているシステム900(図9)と比較して、DEM(例えば、DWA)およびMESをともに採用しているシステム1200(図12)は、ダイナミックレンジに関して有利である。

本発明の一実施例に係るシステム1500を例示している図15を参照されたい。システム1500は、デジタル値Diを受信して、デジタル値Diから変換されたアナログ値Votを出力するためのサイクル(図示せず)を実施する。システム1500は、DEM回路1510、MSB D/A変換器としての第1のD/A変換器1520、加算ブロック1530、第1の注入回路1502、LSB D/A変換器としての第2のD/A変換器1506、そして、加算ブロックとしてモデル化される第2の注入回路1504、を含む。DEM回路1510は、第2の注入回路1504とD/A変換器1520との間に接続されている。サイクルの間、DEM回路1510は、デジタル値Dsの最上位のMsビットにより作られるデジタル値Hを受信して、バイナリコードから温度計コード(thermometer code)にデジタル値Hを符号化して、それを用いて、デジタル値Hから変換されるアナログ値VoHを合成するためにD/A変換器1520を制御する。

一方では、第1の注入回路1502は、第2の注入回路1504とD/A変換器1506との間に接続されている。デジタル値Diを変換するためのサイクルの間、第1の注入回路1502は、順次デジタル注入値z^(−1)^*Dにマイナス記号をつけてロードし、デジタル値Dsの最下位のNsビットにより形成されるデジタル値Dをサイクルの各異なる期間にそれぞれD/A変換器1506にロードする。したがって、アナログ注入値Vinj(図示せず)が、D/A変換器1506によって複合されたデジタル値(1−z^(−1))^*Dから変換されたアナログ値Voに注入される。そこにおいて、アナログ注入値Vinjは、デジタル注入値z^(−1)^*Dから変換される。

第1の注入回路1502と対称に、第2の注入回路1504は、デジタル値Dsを形成するために、デジタル注入値−z^(−1)^*Dをデジタル値Diに結合する。デジタル注入値z^(−1)^*Dは、以前のサイクルで第2の注入回路1504により形成されたデジタル値Ds’(図示せず)の最下位のNsビットによって形成される。加算ブロック1530は、D/A変換器1520およびD/A変換器1506に、アナログ値VoHおよびVoを加算してアナログ値Votを形成するために接続されている。

D/A変換器1506は第1の注入回路1502から順次ロードされるデジタル注入値−z^(−1)^*Dおよびデジタル値Dを蓄積し結合するためのキャパシタおよび/またはレジスタを含むことができる。図12のシステム1200のD/A変換器1206は、D/A変換器1506の実施例であり、キャパシタアレイ1260および周辺回路1270によって実施されるD/A変換器はD/A変換器1520の実施例である。システム1200と同様に、システム1500は、疑似乱数シャフリングのDEM(例えば、DWA)および対称注入のMESの組み合わせを採用している。

本発明の一実施例に係るシステム1600を例示している図16を参照する。例えば、システム1600は、アナログ値Viをデジタル値Doに変換するためのCT−DSMを実施するために、採用される。システム1600は、D/A変換器ブロック1660、加算ブロック1630、ループフィルタ1640(例えば、ローパスフィルタ)、A/D変換器1650および加算ブロックとしてモデル化される第2の注入回路1604、を含む。D/A変換器ブロック1660は、DEM回路1610、第1の注入回路1602、加算ブロック1660ならびにそれぞれ1つのMSB D/A変換器および2つのLSB D/A変換器として機能する3つのD/A変換器1620、1606aおよび1606bを含む。加算ブロック1630は、アナログ値Vdを形成するために、アナログ値Voをアナログ値Viから減算する。ループフィルタ1640は、アナログ値Vdを濾過して、アナログ値Vfを生成するために、加算ブロック1630とA/D変換器1650との間に接続されている。A/D変換器1650は、アナログ値Vfをデジタル値Doに変換するために、ループフィルタ1640と第2の注入回路1604との間に接続されている。第2の注入回路1604は、デジタル値Dsを形成するためにデジタル注入値z^(−1)^*Dをデジタル値Doに結合するために、A/D変換器1650とD/A変換器ブロック1660との間に接続されている。D/A変換器ブロック1660は、デジタル値Dsをアナログ値Voに変換するために、加算ブロック1630と第2の注入回路1604との間に接続されている。

デジタル値Dsを変換するときは、デジタル値Dsはデジタル値Dsの最上位のMsビットにより形成されるデジタル値Hと、デジタル値Dsの最下位のNsビットによって形成されるデジタル値Dとに分割される。DEM回路1610は、バイナリコードから温度計コードにデジタル値Hを符号化し、それに応じて、デジタル値Hから変換されたアナログ値VHを合成するためにD/A変換器1620を制御する。D/A変換器1620の不一致誤差は、DEMによって形成される。一方で、第1の注入回路1602は、2つのポートp1とp2との間に接続された演算子u1(例えば、遅延ユニット)を含む。第1の注入回路1602はD/A変換器1606aおよび1606bに、ポートp1およびポートp2を交替してつなぐ。D/A変換器1606aおよび1606bはそれぞれ送られてきたデジタル値を変換することによりアナログ値vaおよびvbを生成する。第1の注入回路1602によって、加算ブロック1660は、アナログ値Voを形成するために、アナログ値VH、vaおよびvbを結合する。

図16に加えて、一連のデジタル値Dの1つが各サイクルごとに変換される、異なるサイクルでの第1の注入回路1602の動作を示す図17aおよび図17bを参照する。より良好な理解のために、異なるサイクルの各デジタル値Dを、D(k−1)、D(k)およびD(k+1)と表示する。

図17aに示すように、k番目のサイクルのデジタル値D(k)に応答して、演算子u1はポートp2を介してデジタル注入値−z^(−1)^*D(k)=−D(k−1)を提供し、デジタル値D(k)は、ポートp1を介して受け取られる。第1の注入回路1602は、デジタル注入値−D(k−1)をアナログ注入値としてのアナログ値va(k)に変換するために、ポートp2をD/A変換器1606aに接続する。VAアナログの注入値として(k)、そして、並行してポートplを、デジタル値D(k)をアナログ値vb(k)に変換するために、D/A変換器1606bに接続する。アナログ注入値va(k)とアナログ値vb(k)とを結合する加算ブロック1660によって、アナログの注入値va(k)がアナログ値vb(k)に注入される。対称的に、第2の注入回路1604は、MESを達成するために、デジタル領域でデジタル注入値D(k−1)を注入する。

図17bに示すように、(k+1)番目のサイクルで次のデジタル値D(k+1)に応答して、演算子u1はポートp2を介してデジタル注入値−z^(−1)^*D(k+1)=−D(k)を提供し、デジタル値D(k+1)は、ポートp1を介して受け取られる。第1の注入回路1602は、デジタル注入値−D(k−1)をアナログの注入値としてのアナログ値vb(k+1)に変換するために、ポートp2をD/A変換器1606bに接続し、同時にデジタル値D(k+1)をアナログ値に変換するためにポートplをD/A変換器1606aに接続する。それによって、アナログ注入値vb(k+1)とアナログ値va(k+1)を結合する加算ブロック1660においてアナログ注入値vb(k+1)がアナログ値va(k+1)に注入されるようにする。対称的に、第2の注入回路1604は、MESを達成するために、デジタル領域でデジタル注入値D(k)を注入する。MESが各サイクルでD/A変換器1606aと1606bとの間で実施されるだけでなく、D/A変換器1606aおよび1606bの各々のための別のサイクルでも実施されることに注意されたい。

図17aおよび図17bによって説明されるように、各サイクルで、アナログ値vaおよびvbのうち一つは、アナログ値Voに注入されるべき、デジタル注入値−z^(−1)^*Dからから変換されたアナログの注入値である。その理由は、以下の通りである。図15に示されるD/A変換器1506と異なり、アナログ値vaおよびvbは同時に生成され、各D/A変換器1606aおよび1606bは、デジタル値Dに結合されるデジタル注入値−z^(−1)^*Dを格納する必要がないからである。従って、D/A変換器1606aおよび1606bは、NRZ(non-return to zero)電流D/A変換器により実施することができる。

アナログ値Viを受信して、アナログ値Vinから変換されたデジタル値Dopを出力する本発明の一実施例に係るシステム1800を示す図18を参照する。システム1800は、システム1600(図16)から変更されて、アナログ値Vdを生成するためにアナログ値Voをアナログ値Viから減算する加算ブロック1630、アナログVfを生成するためのループフィルタ1640、アナログ値Vfをデジタル値Doに変換するためのA/D変換器1650およびデジタル値Doをアナログ値Voに変換するためのD/A変換器ブロック1660を含む。Ns+Msビットのデジタル値Doは2つのデジタル値DoMおよびDoLに分割される。DoMとDoLは、デジタル値Doの最上位のMsビットおよび最下位のNsビットによって、それぞれ形成されている。

システム1800において、A/D変換器1650は、LSB D/A変換器としてのD/A変換器1806、MSB D/A変換器としてのD/A変換器1810、D/A変換器1810に接続されたDEM回路1812、および第1の注入回路1802、を含む。例えば、A/D変換器1650は、図12に示されるシステム1200によって実施されることができる。すなわちD/A変換器1806は、デジタル値DoLを決定するためD/A変換器1206により実施され、DEM回路1812は、DEM回路1280により実施される。D/A変換器1810は、キャパシタアレイ1260とDEMによりデジタル値DoMを決定するための周辺回路1270との協働によって、実施される。第1の注入回路1802は、第1の注入回路1202により実施される。DEM回路1812は、デジタル値DoMから変換されるアナログ値(図示せず)を合成するために、D/A変換器1810を制御する。第1の注入回路1802は、デジタル注入値z^(−1)^*DoLをデジタル値DoLとともにD/A変換器1806にロードすることによって、アナログ領域において、アナログ値Vinj(図示せず)が注入されるようにする。第1の注入回路1802と対称に、システム1800は、デジタル注入値z^(−1)^*DoLをデジタル値Dに結合してデジタル値Dopを形成するための第2の注入回路1804、をさらに含む。換言すれば、D/A変換器ブロック1660の不一致誤差がDEMおよびMESの協調によって、整形されることが可能であると共に、A/D変換器1650の不一致誤差はシステム1800におけるDEMおよびMESの協調によって、整形されることができる。注入回路1802および1804の協調も、注入回路1604の機能として具体化される。

本発明の一実施例に係るシステム1900を示す図19を参照する。システム1900は、デジタル値Diを受信して、デジタル値Diから変換されるアナログ値Voを出力する。図6aに示されるシステム600と同様に、システム1900は、第1の注入回路1902、第2の注入回路1904およびD/A変換器1906、を含む。D/A変換器1906がアナログ値Voを生成するときに、第1の注入回路1902はアナログの注入値がアナログ値Voに注入されるようにする。そして、第2の注入回路1904はデジタル注入値をデジタル値Diと結合してデジタル値Dを形成する。しかしながら、システム1900では、アナログの注入値およびMESのために注入されるデジタル注入値は、変更されている。

図19に示すように、デジタル値Dのビットd[n]を変換することによる不一致誤差の整形のために、第2の注入回路1904により注入されるデジタル注入値は、ビットd[n]によって形成されるD[n]を用いて±z^(−K)^*D[n]として一般化できる。そして、第1の注入回路1902により注入されるアナログの注入値は、D[n]から変換されたDAC[n]を用いて±z^(−K)^*d[n]^*DAC[n]として一般化できる。ここで、Kは、1に限られていない整数である。換言すれば、「1サイクルを遅延させる」ための演算子z^(−1)は、「Kサイクルを遅延させる」ための演算子z^(−K)または−z^(−K)に置き換えられることができる。

演算子±z^(−K)を有するMESによって、ビットd[n]を変換するためのもとの不一致誤差d[n]^*Errは、(1±z^(−K))^*d[n]^*Errに整形される。整数Kおよびその符号の値を変えることによって、さまざまな整形効果が得られる。

本発明によって提案されたMESを有するおよび有しない出力スペクトルを比較するための図20を参照されたい。そこにおいて、提案されたMESを実施するための演算子±z^(−K)は、−z^(−2)に選ばれ、したがって、不一致誤差は1+z^(−2)によって形づくられる。図20は、フィルタ1+z^(−2)の周波数領域の応答を示す。図20に示すように、MESのないスペクトルは、所望の信号のバンドの近くで、明らかなスプリアスを含むが、これに反して、提案されたMESで処理したスペクトルは、所望の信号のバンドの近くで、スプリアスをうまく抑制している。

換言すれば、演算子±z^(−K)を操作することによって、本発明のMESは、異なる整形効果(例えば図11および図20に示されるそれら)を得るために、充分な柔軟性を有する。この種の柔軟性は、提案されたMESを異なるアプリケーションに適用できるようにする。例えば、数種類の通信システムはRF信号をIF信号にダウンコンバートしデジタル化するが、その際に、図20により例示されるMESを採用できる。他の種類の通信システムは、RF信号をベースバンドにダウンコンバートしデジタル化し、図11により例示されるMESを採用できる。

要約すれば、本発明は、両方のアナログおよびデジタル領域の注入により実現されるMESを提供する。SAR A/D変換器および高速CT−DSMに対して適用できない先行技術(例えば、図1)と比較して、提案される本発明は、高性能、低消費電力および小さい面積での不整合整形ソリューションをSAR A/D変換器(例えば、図9または図12)およびCT−DSM(例えば、図16または図18)のために提供することができる。SAR A/D変換器に関しては、本発明は、SAR A/D変換器の直線化限界を越えることができ、高い量子化解像度を提供する。CT−DSMに関しては、本発明は、高いマルチビット量子化を有効にし、したがって、OSR(オーバーサンプリング率)を低下させる。本発明によるMESはバイナリ加重の素子に限られず任意に加重された素子(例えば、キャパシタまたは電流源)のA/D変換器および/またはD/A変換器に適用できる。本発明は、異なる整形効果を実施するための柔軟性をも提供する。

現在もっとも実際的で好適な実施形態と考えられるものに基づいて本発明を説明してきたが、本発明は開示された実施形態に制限されるものではないことは理解されるべきである。そうではなく、添付の請求の範囲の精神および範囲内に含まれるさまざまな変更および類似の構成をカバーすることが意図されており、添付の請求の範囲は当該すべての変更および類似の構造を網羅するようにもっとも広い解釈に従うべきである。