電源雑音キャンセル回路および電源雑音キャンセル方法

実施形態は、電源雑音のキャンセル技術に関する。

アナログ回路およびディジタル回路が1チップ上に配置されるアナログディジタル混載回路が知られている。これらのアナログ回路およびディジタル回路は、同一チップ上に配置されたアナログ/ディジタル変換器(ADC:Analog−to−Digital Converter)またはディジタル/アナログ変換器(DAC:Digital−to−Analog Converter)などのデータコンバータを介して連結される。そして、例えばディジタル回路およびDACが同一チップ上に配置される場合に、ディジタル回路における電源電圧の変動がDACに電源雑音として伝搬することにより当該DACの分解能を劣化させることがある。

米国特許公開2006/0092062号明細書

実施形態は、電源雑音をキャンセルすることを目的とする。

実施形態によれば、電源雑音キャンセル回路は、生成器と、第1の乗算器と、減算器と、ディジタル/アナログ変換器とを含む。生成器は、正弦波信号を生成する。第1の乗算器は、ディジタル入力信号および正弦波信号を乗算することによって第1のディジタル積信号を生成する。減算器は、ディジタル入力信号から第1のディジタル積信号を減算することによってディジタル差信号を生成する。ディジタル/アナログ変換器は、ディジタル差信号をディジタル/アナログ変換することによってアナログ出力信号を得る。

アナログディジタル混載回路を例示する図。

NビットカレントステアリングDACを例示する回路図。

電源雑音を考慮する場合のカレントステアリングDACのモデルを例示する図。

第1の実施形態に係る電源雑音キャンセル回路を例示する図。

第2の実施形態に係る電源雑音キャンセル回路を例示する図。

第3の実施形態に係る電源雑音キャンセル回路を例示する図。

第4の実施形態に係る電源雑音キャンセル回路を例示する図。

第5の実施形態に係る電源雑音キャンセル回路を例示する図。

第6の実施形態に係る電源雑音キャンセル回路を例示する図。

第7の実施形態に係る電源雑音キャンセル回路を例示する図。

以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。

(第1の実施形態) 図1に例示されるような、DAC100およびディジタル回路110が1つのチップ140に配置されるアナログディジタル混載回路において、ディジタル回路110における電源電圧の変動がDAC100に電源雑音として伝搬することがある。

ディジタル回路110の電源ノードVDDCはボンディングワイヤ121を介して電源に接続され、ディジタル回路110のグランドノードVSSCはボンディングワイヤ123を介してグランドに接続されている。同様に、DAC100の電源ノードVDDAはボンディングワイヤ122を介して電源に接続され、DAC100のグランドノードVSSCはボンディングワイヤ124を介してグランドに接続されている。

さらに、ディジタル回路110の電源ノードVDDCおよびDAC100の電源ノードVDDAは、back−to−backダイオード131を介して接続されている。同様に、ディジタル回路110のグランドノードVSSCおよびDAC100のグランドノードVSSAは、back−to−backダイオード132を介して接続されている。

ボンディングワイヤ121およびボンディングワイヤ123はインダクタンス成分を含むので、ディジタル回路110の動作中にAC(Alternate Current)電流が当該ボンディングワイヤ121およびボンディングワイヤ123を流れる。このAC電流は、ディジタル回路110の電源ノードVDDCおよびディジタル回路110のグランドノードVSSCの電圧をそれぞれ変動させる。この電圧変動は、back−to−backダイオード131、back−to−backダイオード132および基板を通じて、DAC100の電源ノードVDDAおよびグランドノードVSSAに電源雑音として伝搬する。

第1の実施形態に係る電源雑音キャンセル回路は、このような電源雑音を考慮してDACの入力信号を事前に処理することにより、当該DACの分解能の低下を防止する。具体的には、図4に例示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器401と、乗算器402と、減算器403と、DAC404とを含む。

正弦波生成器401は、図示されないディジタル回路によってDAC404に与えられる電源雑音を周波数成分、振幅成分および位相成分において模擬する正弦波信号N₁を生成する。後述されるように、正弦波信号N₁の周波数成分f₁、振幅成分A₁および位相成分φ₁を適切に設計することによって、DAC404によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器401は、正弦波信号N₁を乗算器402へと出力する。

なお、例えば高速無線通信システムに用いられるアナログディジタル混載回路に含まれるADCまたはDACなどのデータコンバータには広帯域設計が要求されるので、DACは一般的には高い標本化周波数に基づいて動作するように設計される。他方、DACに接続されるディジタル回路を当該DACほど高速に動作するように設計することは困難である。故に、典型的には、DAC用の高速クロックを分周することによって得られる低速クロックがディジタル回路に供給される。即ち、DAC404に接続されるディジタル回路の動作周波数が図1のディジタル回路の設計時に既知であることは少なくない。そして、DACの電源雑音において、通常、上記動作周波数またはその2倍に等しい周波数成分が支配的である。

従って、上記周波数成分f₁は、例えば上記動作周波数またはその2倍に一致するように設計することができる。また、電源雑音の振幅成分および位相成分についても既知である場合には、上記振幅成分A₁および位相成分φ₁はこれら既知の値に一致するように設計すればよい。

乗算器402は、ディジタル入力信号S_inを受け取り、正弦波生成器401から正弦波信号N₁を入力する。乗算器402は、ディジタル入力信号S_inおよび正弦波信号N₁を乗算することによってディジタル積信号S_inN₁を得る。乗算器402は、ディジタル積信号S_inN₁を減算器403へと出力する。

減算器403は、ディジタル入力信号S_inを受け取り、乗算器402からディジタル積信号S_inN₁を入力する。減算器403は、ディジタル入力信号S_inからディジタル積信号S_inN₁を減算することによってディジタル差信号(S_in−S_inN₁)を得る。減算器403は、ディジタル差信号(S_in−S_inN₁)をDAC404へと出力する。

DAC404は、ディジタル差信号(S_in−S_inN₁)を減算器403から入力する。DAC404は、ディジタル差信号(S_in−S_inN₁)をディジタル/アナログ変換することによって、アナログ出力信号S_outを得る。このアナログ出力信号S_outは、ディジタル入力信号S_inから電源雑音成分(即ち、非所望波成分)を取り除いた所望波成分に相当する。

具体的には、DAC404は、例えばカレントステアリングDACであってもよい。NビットカレントステアリングDACが図2に例示される。図2のNビットカレントステアリングDACは、N個の電流スイッチセル200−1,200−2,・・・,200−Nを含む。N個の電流スイッチセル200−1,200−2,・・・,200−Nは、入力ディジタル信号(Nビット)の中の対応する1ビットディジタル信号をそれぞれ受け取る。例えば、電流スイッチセル200−1は、スイッチトランジスタ対としてのMOS(Metal Oxide Semiconductor)トランジスタM11およびMOSトランジスタM12のゲート端子において1ビットディジタル信号およびその反転信号をそれぞれ受け取る。この1ビットディジタル信号が高レベルであるか低レベルであるかに応じて、MOSトランジスタM11およびMOSトランジスタM12のうちいずれか一方がONとなり他方がOFFとなる。故に、理想的には、キルヒホッフの電流則により、電流源M_B1を流れる電流I_B1と同じ大きさの電流が出力端子V_o+および出力端子V_o−のいずれか一方を流れる。他の電流スイッチセルも同様に動作するので、出力端子V_o+を流れる電流と出力端子V_o−を流れる電流との差分は、ディジタル入力信号に対応する量となる。出力抵抗R_outPおよび出力抵抗R_outNがこれらの電流を電圧にそれぞれ変換することによって、ディジタル入力信号に対応するアナログ出力信号が生成される。

しかしながら、図2のNビットカレントステアリングDACの分解能は、電源雑音の影響により劣化するかもしれない。例えば、電流スイッチセル200−1に含まれるMOSトランジスタM11がONであってMOSトランジスタM12がOFFであるとする。この場合に、MOSトランジスタM11および電流源MB1は、当該MOSトランジスタM11のゲート端子を入力とするソースフォロワを形成する。故に、MOSトランジスタM11のゲート端子における電圧は、略1倍の利得でノードXに伝達する。即ち、MOSトランジスタM11のゲート端子における電圧が電源雑音の影響で変動すれば、ノードXにおける電圧も同程度に変動する。このノードXにおける電圧の変化は、寄生キャパシタC_db1に余分な電流I_C1を流す。MOSトランジスタM12はOFFであるから、キルヒホッフの電流則によれば、MOSトランジスタM11には電流(I_B1+I_C1)が流れる。この余分な電流I_C1は、出力端子V_o+を流れる電流に誤差として加算され、図2のNビットカレントステアリングDACの分解能を劣化させる一因となる可能性がある。そして、同様の問題は、他の電流スイッチセル201−2,・・・,201−Nにおいても生じる。なお、図2のNビットカレントステアリングDACによって生成されるアナログ出力信号は差動信号であるが、出力端子V_o+および出力端子V_o−をそれぞれ流れる余分な電流の和は均等ではないから、これら余分な電流に起因する誤差電圧がアナログ出力信号に残留することになる。

電源雑音を考慮すると、カレントステアリングDACは図3に示されるようにモデル化することができる。図3において、SはDACのディジタル入力信号を表し、S_outはDACのアナログ出力信号を表し、A_DACはDACの変換利得を表し、N_PSNは電源雑音を表す。図3のモデルの伝達関数は、下記数式(1)によって表現できる。

上記数式(1)によれば、ディジタル入力信号Sと電源雑音N_PSNとのミキシング結果に起因する非所望波成分A_DACSN_PSNがアナログ出力信号S_outに残留することになる。

前述のように、DAC404は、ディジタル差信号(S_in−S_inN₁)を入力する。そして、上記数式(1)において、S=S_in−S_inN₁を代入すると下記数式(2)が導出される。

正弦波信号N₁の周波数成分f₁、位相成分φ₁および振幅成分A₁が電源雑音N_PSNの周波数成分f_PSN、位相成分φ_PSNおよび振幅成分A_PSNと一致する場合には、N₁=N_PSNが成立する。故に、数式(2)は、下記数式(3)に書き換えることができる。

さらに、S_in>>N₁を仮定すれば、アナログ出力信号S_outは、下記数式(4)に示されるように近似することができる。

数式(4)は、アナログ出力信号S_outにおいて電源雑音N_PSNがキャンセルされていることを示唆する。

以上説明したように、第1の実施形態に係る電源雑音キャンセル回路は、電源雑音を周波数成分、振幅成分および位相成分において模擬する正弦波信号を生成し、当該正弦波信号およびディジタル入力信号のディジタル積信号を当該ディジタル入力信号から減算することによって得られるディジタル差信号をDACに入力する。故に、この電源雑音キャンセル回路によれば、DACによって行われる信号処理を通じて電源雑音は効果的にキャンセルされるので、当該DACは上記ディジタル入力信号に含まれる所望波成分のディジタル/アナログ変換結果に相当するアナログ出力信号を生成できる。さらに、この電源雑音キャンセル回路によれば、最高でDACのナイキスト周波数までの周波数成分を持つ電源雑音をキャンセルすることができる。

(第2の実施形態) 前述の図1の電源雑音キャンセル回路は、正弦波生成器401によって生成される正弦波信号N₁の周波数成分f₁、位相成分φ₁および振幅成分A₁が電源雑音N_PSNの周波数成分f_PSN、位相成分φ_PSNおよび振幅成分A_PSNと一致する場合には、DAC404によって行われる信号処理を通じて電源雑音を効果的にキャンセルできる。しかしながら、電源雑音N_PSNの位相成分φ_PSNが未知である場合には、正弦波生成器401によって生成される正弦波信号N₁の位相成分φ₁を事前に適切に設計することは困難である。他方、第2の実施形態に係る電源雑音キャンセル回路は、正弦波信号の設計後であっても、当該正弦波信号の位相成分を必要に応じて調整できる。

図5に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器501と、移相器502と、乗算器503と、減算器504と、DAC505とを含む。

正弦波生成器501は、図示されないディジタル回路によってDAC505に与えられる電源雑音を周波数成分および振幅成分において模擬する正弦波信号N₁を生成する。後述されるように、正弦波信号N₁の周波数成分f₁および振幅成分A₁を適切に設計し、移相器502が当該正弦波信号N₁の位相成分φ₁を適切に調整することにより、DAC505によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器501は、正弦波信号N₁を移相器502へと出力する。

移相器502は、正弦波生成器501から正弦波信号N₁を入力する。移相器502は、正弦波信号N₁の位相成分φ₁を所定量シフトさせることによって、位相成分φ₁’を持つ正弦波信号N₁’を得る。移相器502によって用いられる位相シフト量は、例えば図5の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるDAC505の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。移相器502は、正弦波信号N₁’を乗算器503へと出力する。

乗算器503は、ディジタル入力信号S_inを受け取り、移相器502から正弦波信号N₁’を入力する。乗算器503は、ディジタル入力信号S_inおよび正弦波信号N₁’を乗算することによってディジタル積信号S_inN₁’を得る。乗算器503は、ディジタル積信号S_inN₁’を減算器504へと出力する。

減算器504は、ディジタル入力信号S_inを受け取り、乗算器503からディジタル積信号S_inN₁’を入力する。減算器504は、ディジタル入力信号S_inからディジタル積信号S_inN₁’を減算することによってディジタル差信号(S_in−S_inN₁’)を得る。減算器504は、ディジタル差信号(S_in−S_inN₁’)をDAC505へと出力する。

DAC505は、ディジタル差信号(S_in−S_inN₁’)を減算器504から入力する。DAC505は、ディジタル差信号(S_in−S_inN₁’)をディジタル/アナログ変換することによって、アナログ出力信号S_outを得る。正弦波信号N₁’の周波数成分f₁、位相成分φ₁’および振幅成分A₁が電源雑音N_PSNの周波数成分f_PSN、位相成分φ_PSNおよび振幅成分A_PSNとそれぞれ一致するものとする。この場合に、このアナログ出力信号S_outは、ディジタル入力信号S_inから非所望波成分を取り除いた所望波成分に相当する。

以上説明したように、第2の実施形態に係る電源雑音キャンセル回路は、電源雑音を周波数成分および振幅成分において模擬する正弦波信号の位相成分を移相器によって調整することで電源雑音の位相成分に一致させる。従って、この電源雑音キャンセル回路によれば、未知の位相成分を持つ電源雑音が発生する場合にも電源雑音をキャンセルすることができる。

(第3の実施形態) 前述の図1の電源雑音キャンセル回路は、正弦波生成器401によって生成される正弦波信号N₁の周波数成分f₁、位相成分φ₁および振幅成分A₁が電源雑音N_PSNの周波数成分f_PSN、位相成分φ_PSNおよび振幅成分A_PSNと一致する場合には、DAC404によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルできる。しかしながら、電源雑音N_PSNの振幅成分A_PSNが未知である場合には、正弦波生成器401によって生成される正弦波信号N₁の振幅成分A₁を事前に適切に設計することは困難である。他方、第3の実施形態に係る電源雑音キャンセル回路は、正弦波信号の設計後であっても、当該正弦波信号の振幅成分を必要に応じて調整できる。

図6に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器601と、乗算器602と、ディジタル可変利得増幅器603と、減算器604と、DAC605とを含む。

正弦波生成器601は、図示されないディジタル回路によってDAC605に与えられる電源雑音を周波数成分および位相成分において模擬する正弦波信号N₁を生成する。後述されるように、正弦波信号N₁の周波数成分f₁および位相成分φ₁を適切に設計し、ディジタル可変利得増幅器603が当該正弦波信号N₁の振幅成分A₁を適切に調整することにより、DAC605によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器601は、正弦波信号N₁を乗算器602へと出力する。

乗算器602は、ディジタル入力信号S_inを受け取り、正弦波生成器601から正弦波信号N₁を入力する。乗算器602は、ディジタル入力信号S_inおよび正弦波信号N₁を乗算することによってディジタル積信号S_inN₁を得る。乗算器602は、ディジタル積信号S_inN₁をディジタル可変利得増幅器603へと出力する。

ディジタル可変利得増幅器603は、乗算器602からディジタル積信号S_inN₁を入力する。ディジタル可変利得増幅器603は、ディジタル積信号S_inN₁を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号S_inN₁’を得る。この正弦波信号N₁’は、振幅成分A₁’を持つ。ディジタル可変利得増幅器603によって用いられる利得は、例えば図6の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるDAC605の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。ディジタル可変利得増幅器603は、ディジタル増幅信号S_inN₁’を減算器604へと出力する。

減算器604は、ディジタル入力信号S_inを受け取り、ディジタル可変利得増幅器603からディジタル増幅信号S_inN₁’を入力する。減算器604は、ディジタル入力信号S_inからディジタル増幅信号S_inN₁’を減算することによってディジタル差信号(S_in−S_inN₁’)を得る。減算器604は、ディジタル差信号(S_in−S_inN₁’)をDAC605へと出力する。

DAC605は、ディジタル差信号(S_in−S_inN₁’)を減算器604から入力する。DAC605は、ディジタル差信号(S_in−S_inN₁’)をディジタル/アナログ変換することによって、アナログ出力信号S_outを得る。正弦波信号N₁’の周波数成分f₁、位相成分φ₁および振幅成分A₁’が電源雑音N_PSNの周波数成分f_PSN、位相成分φ_PSNおよび振幅成分A_PSNとそれぞれ一致するものとする。この場合に、このアナログ出力信号S_outは、ディジタル入力信号S_inから非所望波成分を取り除いた所望波成分に相当する。

以上説明したように、第3の実施形態に係る電源雑音キャンセル回路は、電源雑音を周波数成分および位相成分において模擬する正弦波信号の振幅成分をディジタル可変利得増幅器によって調整することで電源雑音の振幅成分に一致させる。従って、この電源雑音キャンセル回路によれば、未知の振幅成分を持つ電源雑音が発生する場合にも電源雑音をキャンセルすることができる。

(第4の実施形態) 前述の図6の電源雑音キャンセル回路は、当該電源雑音キャンセル回路の通常動作時に正弦波信号N₁の振幅成分A₁を自動的に調整することはできない。他方、第4の実施形態に係る電源雑音キャンセル回路は、当該電源雑音キャンセル回路の通常動作時に正弦波信号の振幅成分を自動的に調整できる。

図7に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器701と、移相器702と、乗算器703と、ディジタル可変利得増幅器704と、減算器705と、DAC706と、ADC707と、乗算器708と、積分器709とを含む。

正弦波生成器701は、図示されないディジタル回路によってDAC706に与えられる電源雑音を周波数成分において模擬する正弦波信号N₁を生成する。後述されるように、正弦波信号N₁の周波数成分f₁を適切に設計し、移相器702が当該正弦波信号N₁の位相成分φ₁を適切に調整し、ディジタル可変利得増幅器704が当該正弦波信号N₁の振幅成分A₁を適切に調整することにより、DAC706によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器701は、正弦波信号N₁を移相器702へと出力する。

移相器702は、正弦波生成器701から正弦波信号N₁を入力する。移相器702は、正弦波信号N₁の位相成分φ₁を所定量シフトさせることによって、位相成分φ₁’を持つ正弦波信号N₁’を得る。移相器702によって用いられる位相シフト量は、例えば図7の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるDAC706の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。移相器702は、正弦波信号N₁’を乗算器703へと出力する。

乗算器703は、ディジタル入力信号S_inを受け取り、移相器702から正弦波信号N₁’を入力する。乗算器703は、ディジタル入力信号S_inおよび正弦波信号N₁’を乗算することによってディジタル積信号S_inN₁’を得る。乗算器703は、ディジタル積信号S_inN₁’をディジタル可変利得増幅器704および乗算器708へと出力する。

ディジタル可変利得増幅器704は、乗算器703からディジタル積信号S_inN₁’を入力する。ディジタル可変利得増幅器704は、ディジタル積信号S_inN₁’を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号S_inN₁’’を得る。この正弦波信号N₁’’は、振幅成分A₁’を持つ。ディジタル可変利得増幅器704によって用いられる利得は、積分器709からの積分信号によって負帰還制御される。ディジタル可変利得増幅器704は、ディジタル増幅信号S_inN₁’’を減算器705へと出力する。

減算器705は、ディジタル入力信号S_inを受け取り、ディジタル可変利得増幅器704からディジタル増幅信号S_inN₁’’を入力する。減算器705は、ディジタル入力信号S_inからディジタル増幅信号S_inN₁’’を減算することによってディジタル差信号(S_in−S_inN₁’’)を得る。減算器705は、ディジタル差信号(S_in−S_inN₁’’)をDAC706へと出力する。

DAC706は、ディジタル差信号(S_in−S_inN₁’’)を減算器705から入力する。DAC706は、ディジタル差信号(S_in−S_inN₁’’)をディジタル/アナログ変換することによって、アナログ出力信号S_outを得る。このアナログ出力信号S_outは、図7の電源雑音キャンセル回路の外部に加えてADC707へと出力される。正弦波信号N₁’’の周波数成分f₁、位相成分φ₁’および振幅成分A₁’が電源雑音N_PSNの周波数成分f_PSN、位相成分φ_PSNおよび振幅成分A_PSNとそれぞれ一致するものとする。この場合に、このアナログ出力信号S_outは、ディジタル入力信号S_inから非所望波成分を取り除いた所望波成分に相当する。

ADC707は、DAC706からアナログ出力信号S_outを入力する。ADC707は、アナログ出力信号S_outをアナログ/ディジタル変換することによってディジタル帰還信号を得る。ADC707は、ディジタル帰還信号を乗算器708へと出力する。なお、ADC707は、ディジタル可変利得増幅器704の利得を負帰還制御するためのディジタル帰還信号を生成できればよい。具体的には、ADC707は、DAC706の分解能に関わらず、例えば3値を出力可能な1.5−bitADCであればよい。

乗算器708は、乗算器703からディジタル積信号S_inN₁’を入力し、ADC707からディジタル帰還信号を入力する。乗算器708は、ディジタル帰還信号にディジタル積信号S_inN₁’を乗算することによってディジタル積信号を得る。このディジタル積信号のDC(Direct Current)成分は、アナログ出力信号S_outに残留する非所望波成分のディジタル/アナログ変換結果とディジタル積信号S_inN₁’との相関を表す。乗算器708は、ディジタル積信号を積分器709へと出力する。

積分器709は、乗算器708からディジタル積信号を入力する。積分器709は、ディジタル積信号を積分することによって積分信号を得る。積分器709は、積分信号をディジタル可変利得増幅器704へと出力する。この積分信号の振幅が一定値に収束することは、アナログ出力信号に残留する非所望波成分が零に収束することと等価である。

以上説明したように、第4の実施形態に係る電源雑音キャンセル回路は、電源雑音を周波数成分において模擬する正弦波信号の振幅成分をディジタル可変利得増幅器によって調整する。さらに、このディジタル可変利得増幅器の利得は、ディジタル出力信号に残留する非所望波成分のディジタル/アナログ変換結果と上記正弦波信号およびディジタル入力信号のミキシング結果との相関に基づいて負帰還制御される。従って、この電源雑音キャンセル回路によれば、未知の振幅成分を持つ電源雑音が発生する場合にも正弦波信号の振幅成分を自動的に調整して電源雑音をキャンセルすることができる。

なお、ディジタル可変利得増幅器の利得を負帰還制御するために設けられるADCは、高々3ビットの分解能を必要とするに過ぎない。故に、このディジタル可変利得増幅器によれば、回路面積および消費電力の増大を抑制しつつ電源雑音をより高精度にキャンセルすることができる。

(第5の実施形態) 前述の図7の電源雑音キャンセル回路は、正弦波信号N₁の位相成分φ₁を移相器702によって調整する。他方、第5の実施形態に係る電源雑音キャンセル回路は、正弦波信号に基づいて余弦波信号を生成し、これら正弦波信号および余弦波信号の振幅成分をそれぞれ独立に調整し、振幅調整された正弦波信号および余弦波信号を合成することによって、所望の位相成分を持つ正弦波信号を得る。

図8に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器801と、乗算器802と、ディジタル増幅器803と、移相器804と、乗算器805と、ディジタル増幅器806と、加算器807と、ディジタル可変利得増幅器808と、減算器809と、DAC810と、ADC811と、乗算器812と、積分器813とを含む。

正弦波生成器801は、図示されないディジタル回路によってDAC810に与えられる電源雑音を周波数成分において模擬する正弦波信号N₁を生成する。後述されるように、正弦波信号N₁の周波数成分f₁を適切に設計し、ディジタル増幅器803およびディジタル増幅器806が当該正弦波信号N₁の位相成分φ₁を適切に調整し、ディジタル可変利得増幅器808が当該正弦波信号N₁の振幅成分A₁を適切に調整することにより、DAC810によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器801は、正弦波信号N₁を乗算器802および移相器804へと出力する。

乗算器802は、ディジタル入力信号S_inを受け取り、正弦波生成器801から正弦波信号N₁を入力する。乗算器802は、ディジタル入力信号S_inおよび正弦波信号N₁を乗算することによってディジタル積信号S_inN₁を得る。乗算器802は、ディジタル積信号S_inN₁をディジタル増幅器803へと出力する。

ディジタル増幅器803は、乗算器802からディジタル積信号S_inN₁を入力する。ディジタル増幅器803は、ディジタル積信号S_inN₁を所定の利得で増幅または減衰することによって、ディジタル増幅信号S_inN₁’を得る。この正弦波信号N₁’は、振幅成分a₁を持つ。ディジタル増幅器803によって用いられる利得は、後述される位相成分φ₁’に依存する。ディジタル増幅器803は、ディジタル増幅信号S_inN₁’を加算器807へと出力する。

移相器804は、正弦波生成器801から正弦波信号N₁を入力する。移相器804は、正弦波信号N₁の位相成分φ₁をπ/2[rad]シフトさせることによって、当該正弦波信号N₁に対応する(即ち、周波数成分、位相成分および振幅成分において等しい)余弦波信号N_1Cを得る。移相器804は、余弦波信号N_1Cを乗算器805へと出力する。

乗算器805は、ディジタル入力信号S_inを受け取り、移相器804から余弦波信号N_1Cを入力する。乗算器805は、ディジタル入力信号S_inおよび余弦波信号N_1Cを乗算することによってディジタル積信号S_inN_1Cを得る。乗算器805は、ディジタル積信号S_inN_1Cをディジタル増幅器806へと出力する。

ディジタル増幅器806は、乗算器805からディジタル積信号S_inN_1Cを入力する。ディジタル増幅器806は、ディジタル積信号S_inN_1Cを所定の利得で増幅または減衰することによって、ディジタル増幅信号S_inN_1C’を得る。この余弦波信号N_1C’は、振幅成分a_1Cを持つ。ディジタル増幅器806によって用いられる利得は、後述される位相成分φ₁’に依存する。ディジタル増幅器806は、ディジタル増幅信号S_inN_1C’を加算器807へと出力する。

加算器807は、ディジタル増幅器803からディジタル増幅信号S_inN₁’を入力し、ディジタル増幅器806からディジタル増幅信号S_inN_1C’を入力する。加算器807は、ディジタル増幅信号S_inN₁’およびディジタル増幅信号S_inN_1C’を加算することによってディジタル和信号S_inN₁’’を得る。加算器807は、ディジタル和信号S_inN₁’’をディジタル可変利得増幅器808および乗算器812へと出力する。

なお、三角関数の加法定理によれば、ディジタル増幅信号S_inN₁’、ディジタル増幅信号S_inN_1C’およびディジタル和信号S_inN₁’’の間には下記数式(5)が成立する。数式(5)において、簡単化のために、正弦波信号N₁の初期位相は0[rad]と仮定されている。

なお、正弦波信号N₁’’の初期位相α₁は下記数式(6)および下記数式(7)を同時に満足する値である。

従って、ディジタル増幅器803およびディジタル増幅器806の利得をそれぞれ適切に制御することによって、正弦波信号N₁’’の位相成分φ1’を任意の所望値に設定することができる。なお、正弦波信号N₁’’の位相成分φ1’を任意の所望値は、例えば図8の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるDAC810の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。

ディジタル可変利得増幅器808は、加算器807からディジタル和信号S_inN₁’’を入力する。ディジタル可変利得増幅器808は、ディジタル和信号S_inN₁’’を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号S_inN₁’’’を得る。この正弦波信号N₁’’’は、振幅成分A₁’’を持つ。ディジタル可変利得増幅器808によって用いられる利得は、積分器813からの積分信号によって負帰還制御される。ディジタル可変利得増幅器808は、ディジタル増幅信号S_inN₁’’’を減算器809へと出力する。

減算器809は、ディジタル入力信号S_inを受け取り、ディジタル可変利得増幅器808からディジタル増幅信号S_inN₁’’’を入力する。減算器809は、ディジタル入力信号S_inからディジタル増幅信号S_inN₁’’’を減算することによってディジタル差信号(S_in−S_inN₁’’’)を得る。減算器809は、ディジタル差信号(S_in−S_inN₁’’’)をDAC810へと出力する。

DAC810は、ディジタル差信号(S_in−S_inN₁’’’)を減算器809から入力する。DAC810は、ディジタル差信号(S_in−S_inN₁’’’)をディジタル/アナログ変換することによって、アナログ出力信号S_outを得る。このアナログ出力信号S_outは、図8の電源雑音キャンセル回路の外部に加えてADC811へと出力される。正弦波信号N₁’’’の周波数成分f₁、位相成分φ₁’および振幅成分A₁’’が電源雑音N_PSNの周波数成分f_PSN、位相成分φ_PSNおよび振幅成分A_PSNとそれぞれ一致するものとする。この場合に、このアナログ出力信号S_outは、ディジタル入力信号S_inから非所望波成分を取り除いた所望波成分に相当する。

ADC811は、DAC810からアナログ出力信号S_outを入力する。ADC811は、アナログ出力信号S_outをアナログ/ディジタル変換することによってディジタル帰還信号を得る。ADC811は、ディジタル帰還信号を乗算器812へと出力する。なお、ADC811は、ディジタル可変利得増幅器808の利得を負帰還制御するためのディジタル帰還信号を生成できればよい。具体的には、ADC811は、DAC810の分解能に関わらず、例えば3値を出力可能な1.5−bitADCであればよい。

乗算器812は、加算器807からディジタル和信号S_inN₁’’を入力し、ADC811からディジタル帰還信号を入力する。乗算器812は、ディジタル帰還信号にディジタル和信号S_inN₁’’を乗算することによってディジタル積信号を得る。このディジタル積信号のDC成分は、アナログ出力信号S_outに残留する非所望波成分のディジタル/アナログ変換結果とディジタル和信号S_inN₁’’との相関を表す。乗算器812は、ディジタル積信号を積分器813へと出力する。

積分器813は、乗算器812からディジタル積信号を入力する。積分器813は、ディジタル積信号を積分することによって積分信号を生成する。積分器813は、積分信号をディジタル可変利得増幅器808へと出力する。この積分信号の振幅が一定値に収束することは、アナログ出力信号に残留する非所望波成分が零に収束することと等価である。

以上説明したように、第5の実施形態に係る電源雑音キャンセル回路は、前述の第4の実施形態に係る電源雑音キャンセル回路と同様に、電源雑音を周波数成分において模擬する正弦波信号の振幅を自動調整する。さらに、この電源雑音キャンセル回路は、上記正弦波信号に基づいて余弦波信号を生成し、これら正弦波信号および余弦波信号の振幅成分をそれぞれ独立に調整し、振幅調整された正弦波信号および余弦波信号を合成することによって、所望の位相成分を持つ正弦波信号を得る。従って、この電源雑音キャンセル回路によれば、未知の位相成分を持つ電源雑音が発生する場合にも電源雑音をキャンセルすることができる。

(第6の実施形態) 前述の図8の電源雑音キャンセル回路は、当該電源雑音キャンセル回路の通常動作時に正弦波信号N₁の位相成分φ₁を自動的に調整することはできない。他方、第6の実施形態に係る電源雑音キャンセル回路は、当該電源雑音キャンセル回路の通常動作時に正弦波信号の位相成分および振幅成分を自動的に調整できる。

図9に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器901と、乗算器902と、ディジタル可変利得増幅器903と、移相器904と、乗算器905と、ディジタル可変利得増幅器906と、加算器907と、減算器908と、DAC909と、ADC910と、乗算器911と、積分器912と、乗算器913と、積分器914を含む。

正弦波生成器901は、図示されないディジタル回路によってDAC909に与えられる電源雑音を周波数成分において模擬する正弦波信号N₁を生成する。後述されるように、正弦波信号N₁の周波数成分f₁を適切に設計し、ディジタル可変利得増幅器903およびディジタル可変利得増幅器906が当該正弦波信号N₁の振幅成分A₁および位相成分φ₁を適切に調整することにより、DAC909によって行われる信号処理を通じて電源雑音成分を効果的にキャンセルすることができる。正弦波生成器901は、正弦波信号N₁を乗算器902および移相器904へと出力する。

乗算器902は、ディジタル入力信号S_inを受け取り、正弦波生成器901から正弦波信号N₁を入力する。乗算器902は、ディジタル入力信号S_inおよび正弦波信号N₁を乗算することによってディジタル積信号S_inN₁を得る。乗算器902は、ディジタル積信号S_inN₁をディジタル可変利得増幅器903および乗算器911へと出力する。

ディジタル可変利得増幅器903は、乗算器902からディジタル積信号S_inN₁を入力する。ディジタル可変利得増幅器903は、ディジタル積信号S_inN₁を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号S_inN₁’を得る。この正弦波信号N₁’は、振幅成分a₁を持つ。ディジタル可変利得増幅器903によって用いられる利得は、積分器912からの積分信号によって負帰還制御される。ディジタル可変利得増幅器903は、ディジタル増幅信号S_inN₁’を加算器907へと出力する。

移相器904は、正弦波生成器901から正弦波信号N₁を入力する。移相器904は、正弦波信号N₁の位相成分φ₁をπ/2[rad]シフトさせることによって、当該正弦波信号N₁に対応する余弦波信号N_1Cを得る。移相器904は、余弦波信号N_1Cを乗算器905へと出力する。

乗算器905は、ディジタル入力信号S_inを受け取り、移相器904から余弦波信号N_1Cを入力する。乗算器905は、ディジタル入力信号S_inおよび余弦波信号N_1Cを乗算することによってディジタル積信号S_inN_1Cを得る。乗算器905は、ディジタル積信号S_inN_1Cをディジタル可変利得増幅器906および乗算器913へと出力する。

ディジタル可変利得増幅器906は、乗算器905からディジタル積信号S_inN_1Cを入力する。ディジタル可変利得増幅器906は、ディジタル積信号S_inN_1Cを所定の可変利得で増幅または減衰することによって、ディジタル増幅信号S_inN_1C’を得る。この余弦波信号N_1C’は、振幅成分a_1Cを持つ。ディジタル可変利得増幅器906によって用いられる利得は、積分器914からの積分信号によって負帰還制御される。ディジタル可変利得増幅器906は、ディジタル増幅信号S_inN_1C’を加算器907へと出力する。

加算器907は、ディジタル可変利得増幅器903からディジタル増幅信号S_inN₁’を入力し、ディジタル可変利得増幅器906からディジタル増幅信号S_inN_1C’を入力する。加算器907は、ディジタル増幅信号S_inN₁’およびディジタル増幅信号S_inN_1C’を加算することによってディジタル和信号S_inN₁’’を得る。加算器907は、ディジタル和信号S_inN₁’’を減算器908へと出力する。

減算器908は、ディジタル入力信号S_inを受け取り、加算器907からディジタル和信号S_inN₁’’を入力する。減算器908は、ディジタル入力信号S_inからディジタル和信号S_inN₁’’を減算することによってディジタル差信号(S_in−S_inN₁’’)を得る。減算器908は、ディジタル差信号(S_in−S_inN₁’’)をDAC909へと出力する。

DAC909は、ディジタル差信号(S_in−S_inN₁’’)を減算器908から入力する。DAC909は、ディジタル差信号(S_in−S_inN₁’’)をディジタル/アナログ変換することによって、アナログ出力信号S_outを得る。このアナログ出力信号S_outは、図9の電源雑音キャンセル回路の外部に加えてADC910へと出力される。正弦波信号N₁’’の周波数成分f₁、位相成分φ₁’および振幅成分A₁’が電源雑音N_PSNの周波数成分f_PSN、位相成分φ_PSNおよび振幅成分A_PSNとそれぞれ一致するものとする。この場合に、このアナログ出力信号S_outは、ディジタル入力信号S_inから非所望波成分を取り除いた所望波成分に相当する。

ADC910は、DAC909からアナログ出力信号S_outを入力する。ADC910は、アナログ出力信号S_outをアナログ/ディジタル変換することによってディジタル帰還信号を得る。ADC910は、ディジタル帰還信号を乗算器911および乗算器913へと出力する。なお、ADC910は、ディジタル可変利得増幅器903およびディジタル可変利得増幅器906の利得を負帰還制御するためのディジタル帰還信号を生成できればよい。具体的には、ADC910は、DAC909の分解能に関わらず、例えば3値を出力可能な1.5−bitADCであればよい。

乗算器911は、乗算器902からディジタル積信号S_inN₁を入力し、ADC910からディジタル帰還信号を入力する。乗算器911は、ディジタル帰還信号にディジタル積信号S_inN₁を乗算することによってディジタル積信号を得る。このディジタル積信号のDC成分は、アナログ出力信号S_outに残留する非所望波成分のディジタル/アナログ変換結果とディジタル積信号S_inN₁との相関を表す。乗算器911は、ディジタル積信号を積分器912へと出力する。

積分器912は、乗算器911からディジタル積信号を入力する。積分器912は、ディジタル積信号を積分することによって積分信号を生成する。積分器912は、積分信号をディジタル可変利得増幅器903へと出力する。この積分信号および後述される積分器914によって生成される積分信号の両方の振幅が一定値に収束することは、アナログ出力信号に残留する非所望波成分が零に収束することと等価である。

乗算器913は、乗算器905からディジタル積信号S_inN_1Cを入力し、ADC910からディジタル帰還信号を入力する。乗算器913は、ディジタル帰還信号にディジタル積信号S_inN_1Cを乗算することによってディジタル積信号を得る。このディジタル積信号のDC成分は、アナログ出力信号S_outに残留する非所望波成分のディジタル/アナログ変換結果とディジタル積信号S_inN_1Cとの相関を表す。乗算器913は、ディジタル積信号を積分器914へと出力する。

積分器914は、乗算器913からディジタル積信号を入力する。積分器914は、ディジタル積信号を積分することによって積分信号を生成する。積分器914は、積分信号をディジタル可変利得増幅器906へと出力する。この積分信号および前述の積分器912によって生成される積分信号の両方の振幅が一定値に収束することは、アナログ出力信号に残留する非所望波成分が零に収束することと等価である。

以上説明したように、第6の実施形態に係る電源雑音キャンセル回路は、電源雑音を周波数成分において模擬する正弦波信号に基づいて余弦波信号を生成し、これら正弦波信号および余弦波信号の振幅成分を2つのディジタル可変利得増幅器によってそれぞれ独立に調整し、振幅調整された正弦波信号および余弦波信号を合成することによって、所望の振幅成分および位相成分を持つ正弦波信号を得る。さらに、これらのディジタル可変利得増幅器の利得は、ディジタル出力信号に残留する非所望波成分のディジタル/アナログ変換結果と上記正弦波信号およびディジタル入力信号のミキシング結果ならびに余弦波信号およびディジタル入力信号のミキシング結果との相関に基づいてそれぞれ負帰還制御される。従って、この電源雑音キャンセル回路によれば、未知の振幅成分および位相成分を持つ電源雑音が発生する場合にも正弦波信号の振幅成分および位相成分を自動的に調整して電源雑音をキャンセルすることができる。

(第7の実施形態) 前述の図4乃至図9の電源雑音キャンセル回路は、電源雑音を単一の周波数成分を持つ正弦波信号としてモデル化し、当該正弦波信号の振幅成分および位相成分を適切に調整することによって、当該電源雑音を効果的にキャンセルする。しかしながら、電源雑音は、単一の周波数成分を持つ正弦波信号ではなく相異なる周波数成分を持つ複数の正弦波信号の重ね合わせに相当する合成波信号としてモデル化することが望ましい場合もある。例えば、DACに伝搬する電源雑音は、当該DACに接続されたディジタル回路の動作周波数に等しい周波数成分だけでなく当該動作周波数の2倍の周波数成分においても大きなスプリアスを伴うことがある。第7の実施形態に係る電源雑音キャンセル回路は、電源雑音を相異なる周波数成分を持つ複数の正弦波信号の合成波信号としてモデル化し、これら複数の正弦波信号の各々の振幅成分および位相成分を適切に調整することによって、当該電源雑音を効果的にキャンセルする。

図10に示されるように、本実施形態に係る電源雑音キャンセル回路は、正弦波生成器1001と、移相器1002と、乗算器1003と、ディジタル可変利得増幅器1004と、正弦波生成器1005と、移相器1006と、乗算器1007と、ディジタル可変利得増幅器1008と、加算器1009と、減算器1010と、DAC1011と、ADC1012と、乗算器1013と、積分器1014と、乗算器1015と、積分器1016とを含む。

正弦波生成器1001は、図示されないディジタル回路によってDAC1011に与えられる電源雑音に含まれる第1の電源雑音成分を周波数成分において模擬する正弦波信号N₁を生成する。後述されるように、正弦波信号N₁の周波数成分f₁を適切に設計し、移相器1002が当該正弦波信号N₁の位相成分φ₁を適切に調整し、ディジタル可変利得増幅器1004が当該正弦波信号N₁の振幅成分A₁を適切に調整することにより、DAC1011によって行われる信号処理を通じて上記第1の電源雑音成分を効果的にキャンセルすることができる。正弦波生成器1001は、正弦波信号N₁を移相器1002へと出力する。

移相器1002は、正弦波生成器1001から正弦波信号N₁を入力する。移相器1002は、正弦波信号N₁の位相成分φ₁を所定量シフトさせることによって、位相成分φ₁’を持つ正弦波信号N₁’を得る。移相器1002によって用いられる位相シフト量は、例えば図10の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるDAC1011の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。移相器1002は、正弦波信号N₁’を乗算器1003へと出力する。

乗算器1003は、ディジタル入力信号S_inを受け取り、移相器1002から正弦波信号N₁’を入力する。乗算器1003は、ディジタル入力信号S_inおよび正弦波信号N₁’を乗算することによってディジタル積信号S_inN₁’を得る。乗算器1003は、ディジタル積信号S_inN₁’をディジタル可変利得増幅器1004および乗算器1013へと出力する。

ディジタル可変利得増幅器1004は、乗算器1003からディジタル積信号S_inN₁’を入力する。ディジタル可変利得増幅器1004は、ディジタル積信号S_inN₁’を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号S_inN₁’’を得る。この正弦波信号N₁’’は、振幅成分A₁’を持つ。ディジタル可変利得増幅器1004によって用いられる利得は、積分器1014からの積分信号によって負帰還制御される。ディジタル可変利得増幅器1004は、ディジタル増幅信号S_inN₁’’を加算器1009へと出力する。

正弦波生成器1005は、図示されないディジタル回路によってDAC1011に与えられる電源雑音に含まれる第2の電源雑音成分を周波数成分において模擬する正弦波信号N₂を生成する。後述されるように、正弦波信号N₂の周波数成分f₂を適切に設計し、移相器1006が当該正弦波信号N₂の位相成分φ₂を適切に調整し、ディジタル可変利得増幅器1008が当該正弦波信号N₂の振幅成分A₂を適切に調整することにより、DAC1011によって行われる信号処理を通じて上記第2の電源雑音成分を効果的にキャンセルすることができる。正弦波生成器1005は、正弦波信号N₂を移相器1006へと出力する。

移相器1006は、正弦波生成器1005から正弦波信号N₂を入力する。移相器1006は、正弦波信号N₂の位相成分φ₂を所定量シフトさせることによって、位相成分φ₂’を持つ正弦波信号N₂’を得る。移相器1006によって用いられる位相シフト量は、例えば図10の電源雑音キャンセル回路を通常動作の前に試験動作させて、当該試験動作時におけるDAC1011の実効分解能が最大化するように手動でまたは自動的に較正されてもよい。移相器1006は、正弦波信号N₂’を乗算器1007へと出力する。

乗算器1007は、ディジタル入力信号S_inを受け取り、移相器1006から正弦波信号N₂’を入力する。乗算器1007は、ディジタル入力信号S_inおよび正弦波信号N₂’を乗算することによってディジタル積信号S_inN₂’を得る。乗算器1007は、ディジタル積信号S_inN₂’をディジタル可変利得増幅器1008および乗算器1013へと出力する。

ディジタル可変利得増幅器1008は、乗算器1007からディジタル積信号S_inN₂’を入力する。ディジタル可変利得増幅器1008は、ディジタル積信号S_inN₂’を所定の可変利得で増幅または減衰することによって、ディジタル増幅信号S_inN₂’’を得る。この正弦波信号N₂’’は、振幅成分A₂’を持つ。ディジタル可変利得増幅器1008によって用いられる利得は、積分器1014からの積分信号によって負帰還制御される。ディジタル可変利得増幅器1008は、ディジタル増幅信号S_inN₂’’を加算器1009へと出力する。

加算器1009は、ディジタル可変利得増幅器1004からディジタル増幅信号S_inN₁’’を入力し、ディジタル可変利得増幅器1008からディジタル増幅信号S_inN₂’’を入力する。加算器1009は、ディジタル増幅信号S_inN₁’’およびディジタル増幅信号S_inN₂’’を加算することによって、ディジタル和信号(S_inN₁’’+S_inN₂’’)を得る。加算器1009は、ディジタル和信号(S_inN₁’’+S_inN₂’’)を減算器1010へと出力する。

減算器1010は、ディジタル入力信号S_inを受け取り、ディジタル可変利得増幅器1004からディジタル和信号(S_inN₁’’+S_inN₂’’)を入力する。減算器1010は、ディジタル入力信号S_inからディジタル和信号(S_inN₁’’+S_inN₂’’)を減算することによってディジタル差信号(S_in−S_inN₁’’−S_inN₂’’)を得る。減算器1010は、ディジタル差信号(S_in−S_inN₁’’−S_inN₂’’)をDAC1011へと出力する。

DAC1011は、ディジタル差信号(S_in−S_inN₁’’−S_inN₂’’)を減算器1010から入力する。DAC1011は、ディジタル差信号(S_in−S_inN₁’’−S_inN₂’’)をディジタル/アナログ変換することによって、アナログ出力信号S_outを得る。このアナログ出力信号S_outは、図10の電源雑音キャンセル回路の外部に加えてADC1012へと出力される。

正弦波信号N₁’’の周波数成分f₁、位相成分φ₁’および振幅成分A₁’が電源雑音N_PSNに含まれる第1の電源雑音成分N_PSN1の周波数成分f_PSN1、位相成分φ_PSN1および振幅成分A_PSN1とそれぞれ一致し、かつ、正弦波信号N₂’’の周波数成分f₂、位相成分φ₂’および振幅成分A₂’が電源雑音N_PSNに含まれる第2の電源雑音成分N_PSN2の周波数成分f_PSN2、位相成分φ_PSN2および振幅成分A_PSN2とそれぞれ一致するものとする。この場合に、このアナログ出力信号S_outは、ディジタル入力信号S_inから非所望波成分(具体的には、第1の電源雑音成分N_PSN1および第2の電源雑音成分N_PSN2)を取り除いた所望波成分に相当する。ここで、N_PSN=N_PSN1+N_PSN2を仮定すると、下記数式(8)が成立する。

数式(8)において、S_in>>(N₁’’+N₂’’)を仮定すると、やはり上記数式(4)が成立する。

ADC1012は、DAC1011からアナログ出力信号S_outを入力する。ADC1012は、アナログ出力信号S_outをアナログ/ディジタル変換することによってディジタル帰還信号を得る。ADC1012は、ディジタル帰還信号を乗算器1013および乗算器1015へと出力する。なお、ADC1012は、ディジタル可変利得増幅器1004およびディジタル可変利得増幅器1008の利得を負帰還制御するためのディジタル帰還信号を生成できればよい。具体的には、ADC1012は、DAC1011の分解能に関わらず、例えば3値を出力可能な1.5−bitADCであればよい。

乗算器1013は、乗算器1003からディジタル積信号S_inN₁’を入力し、ADC1012からディジタル帰還信号を入力する。乗算器1013は、ディジタル帰還信号にディジタル積信号S_inN₁’を乗算することによってディジタル積信号を得る。このディジタル積信号のDC成分は、アナログ出力信号S_outに残留する第1の電源雑音成分N_PSN1のディジタル/アナログ変換結果とディジタル積信号S_inN₁’との相関を表す。乗算器1013は、ディジタル積信号を積分器1014へと出力する。

積分器1014は、乗算器1013からディジタル積信号を入力する。積分器1014は、ディジタル積信号を積分することによって積分信号を得る。積分器1014は、積分信号をディジタル可変利得増幅器1004へと出力する。この積分信号の振幅が一定値に収束することは、アナログ出力信号に残留する第1の電源雑音成分N_PSN1が零に収束することと等価である。

乗算器1015は、乗算器1003からディジタル積信号S_inN₂’を入力し、ADC1012からディジタル帰還信号を入力する。乗算器1015は、ディジタル帰還信号にディジタル積信号S_inN₂’を乗算することによってディジタル積信号を得る。このディジタル積信号のDC成分は、アナログ出力信号S_outに残留する第2の電源雑音成分N_PSN2のディジタル/アナログ変換結果とディジタル積信号S_inN₂’との相関を表す。乗算器1015は、ディジタル積信号を積分器1016へと出力する。

積分器1016は、乗算器1015からディジタル積信号を入力する。積分器1016は、ディジタル積信号を積分することによって積分信号を得る。積分器1016は、積分信号をディジタル可変利得増幅器1004へと出力する。この積分信号の振幅が一定値に収束することは、アナログ出力信号に残留する第2の電源雑音成分N_PSN2が零に収束することと等価である。

以上説明したように、第7の実施形態に係る電源雑音キャンセル回路は、電源雑音を相異なる周波数成分を持つ複数の正弦波信号の合成波信号としてモデル化し、これら複数の正弦波信号の各々の振幅成分および位相成分を適切に調整することによって、当該電源雑音を効果的にキャンセルする。具体的には、電源雑音に含まれる複数の電源雑音成分を周波数成分においてそれぞれ模擬する複数の正弦波信号の振幅成分を複数のディジタル可変利得増幅器によってそれぞれ調整する。さらに、これらのディジタル可変利得増幅器の利得は、ディジタル出力信号に残留する複数の電源雑音成分のディジタル/アナログ変換結果と上記複数の正弦波信号との相関に基づいてそれぞれ負帰還制御される。従って、この電源雑音キャンセル回路によれば、未知の振幅成分を持つ複数の電源雑音成分を含む電源雑音が発生する場合にも複数の正弦波信号の振幅成分を自動的に調整して電源雑音をキャンセルすることができる。

なお、相異なる周波数成分を持つ3以上の正弦波信号の合成波信号として電源雑音をモデル化することも可能である。この場合には、さらなる正弦波信号を処理するための正弦波生成器、移相器、乗算器および可変利得増幅器と、当該可変利得増幅器の利得を負帰還制御するための乗算器および積分器とをそれぞれ増設すればよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

100,404,505,605,706,810,909,1011・・・DAC 110・・・ディジタル回路 121,122,123,124・・・ボンディングワイヤ 131,132・・・back−to−backダイオード 140・・・チップ 200−1,200−2,200−N・・・電流スイッチセル 401,501,601,701,801,901,1001,1005・・・正弦波生成器 402,503,602,703,708,802,805,812,902,905,911,913,1003,1007,1013,1015・・・乗算器 403,504,604,705,809,908,1010・・・減算器 502,702,804,904,1002,1006・・・移相器 603,704,808,903,906,1004,1008・・・ディジタル可変利得増幅器 707,811,910,1012・・・ADC 709,813,912,914,1014,1016・・・ディジタル積分器 803,806・・・ディジタル増幅器 807,907,1009・・・加算器