Signal processing circuit |
|||||||
| 申请号 | JP2011025666 | 申请日 | 2011-02-09 | 公开(公告)号 | JP2012165297A | 公开(公告)日 | 2012-08-30 |
| 申请人 | Tokai Rika Co Ltd; 株式会社東海理化電機製作所; | 发明人 | MORI YUICHIRO; | ||||
| 摘要 | PROBLEM TO BE SOLVED: To provide a signal processing circuit whose occupied area can be reduced.SOLUTION: A signal processing circuit according to an embodiment comprises: an encoder 16 which encodes an input digital signal to generate an encoded signal; and a memory 17 which is electrically connected to a first input terminal 20 and the encoder 16 and, when voltage supplied via the first input terminal 20 is a predetermined threshold or higher, stores therein information based on the encoded signal output from the encoder 16. | ||||||
| 权利要求 | 入力したデジタル信号をエンコードしてエンコード信号を生成するエンコーダと、 第１の入力端子および前記エンコーダと電気的に接続され、前記第１の入力端子を介して入力した第１の書き込み信号に基づいて前記エンコーダから出力された前記エンコード信号に基づいた情報を格納するメモリと、 を備えた信号処理回路。 第２の入力端子および前記エンコーダと電気的に接続され、前記第２の入力端子を介して入力したアナログ信号をデジタル信号に変換して前記エンコーダに出力するＡ／Ｄ変換部を備えた請求項１に記載の信号処理回路。 前記Ａ／Ｄ変換部と前記エンコーダとの間に設けられたスイッチと、 第３の入力端子と電気的に接続され、前記第３の入力端子を介して入力した制御信号に応じて前記スイッチを制御し、前記Ａ／Ｄ変換部と前記エンコーダとの電気的な接続を行うスイッチ制御部と、 を備えた請求項２に記載の信号処理回路。 前記スイッチ制御部は、前記メモリと電気的に接続され、前記第３の入力端子に入力した前記制御信号に基づいて前記メモリに第２の書き込み信号を出力し、 前記メモリは、前記第２の書き込み信号に基づいて前記情報を格納する請求項３に記載の信号処理回路。 |
||||||
| 说明书全文 | 本発明は、信号処理回路に関する。 従来の技術として、データを格納するシリアルＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）と、ＳＰＩ（Serial Peripheral Interface）方式を用いてシリアルＥＥＰＲＯＭとの間でデータ転送を行うシリアルＥＥＰＲＯＭインターフェイスと、を備えたシステムが知られている（例えば特許文献１参照）。 さらに、このシリアルＥＥＰＲＯＭインターフェイスは、ホストＣＰＵからアクセス可能なステータスストアレジスタと、ホストＣＰＵからアクセス可能なコマンド発行間隔設定レジスタと、任意クロックをカウントするタイマと、タイマのタイマ値とコマンド発行間隔設定レジスタ値が等しくなったときに、ステータスリードコマンドを自動発行するステータスリードコマンド自動発行手段と、シリアルＥＥＰＲＯＭのアクセス開始時にスタートし、ステータスストアレジスタのビジービットがネゲートされたときにタイマのカウントを停止するタイマ停止手段と、を有する。 このシステムによれば、煩雑な制御を必要とせず、システム負荷を軽減することができる。 しかし、従来のシステムによると、ＳＰＩ方式のシリアル通信を行うため、シリアルＥＥＰＲＯＭインターフェイス内に、上記のような構成が必要になり、回路面積が大きくなるという問題があった。 従って、本発明の目的は、占有面積を低減することができる信号処理回路を提供することにある。 本発明の一態様は、入力したデジタル信号をエンコードしてエンコード信号を生成するエンコーダと、第１の入力端子およびエンコーダと電気的に接続され、第１の入力端子を介して入力した第１の書き込み信号に基づいてエンコーダから出力されたエンコード信号に基づいた情報を格納するメモリと、を備えた信号処理回路を提供する。 本発明によれば、占有面積を低減することができる。 ［実施の形態の要約］ [第１の実施の形態] この信号処理回路１は、シリアル通信に必要な高度な通信プロトコルを用いることなく、メモリ１７に情報の書き込み処理を行うように概略構成されている。 以下に、信号処理回路１の具体的な構成を説明する。 信号処理回路１は、図１に示すように、主に、第２の入力端子２１と電気的に接続され、第２の入力端子２１に入力するアナログ信号をデジタル信号に変換するＡ／Ｄ変換部１０と、Ａ／Ｄ変換部１０により変換されたデジタル信号に処理を行う処理部１２と、出力端子２３と電気的に接続され、処理部１２により処理されたデジタル信号をアナログ信号に変換して出力端子２３から出力するＤ／Ａ変換部１４と、Ａ／Ｄ変換部１０と処理部１２との間に設けられた第１のスイッチ１１と、処理部１２とＤ／Ａ変換部１４との間に設けられた第２のスイッチ１３と、第３の入力端子２２と電気的に接続され、第３の入力端子２２に入力する制御信号に基づいて第１のスイッチ１１、第２のスイッチ１３および第３のスイッチ１９を制御するモード切替部１５と、補正データ１７０を格納するメモリ１７と、処理部１２とメモリ１７との間に設けられ、モード切替部１５と電気的に接続する第３のスイッチ１９と、を備えて概略構成されている。 また、信号処理回路１は、図１に示すように、一端が第１のスイッチ１１と電気的に接続されると共に他端がメモリ１７と電気的に接続され、第１のスイッチ１１を介してＡ／Ｄ変換部１０から入力するデジタル信号をエンコードしてエンコード信号を生成するエンコーダ１６と、一端が第２のスイッチ１３と電気的に接続されると共に他端がメモリ１７と電気的に接続され、メモリ１７から出力される補正データ１７０をデコードしてデコード信号を生成するデコーダ１８と、を備えて概略構成されている。 また、信号処理回路１は、図１に示すように、Ｖ ｃｃ端子２４と電気的に接続するレギュレータ２６と、クロック源２７と、ＧＮＤ（接地）に接続されたＧＮＤ端子２５と、を有する。 Ａ／Ｄ変換部１０は、例えば、後述する供給されるクロック信号に同期して、入力するアナログ信号をデジタル信号に変換するように構成されている。 具体的には、Ａ／Ｄ変換部１０は、例えば、３Ｖの電圧を有するアナログ信号が入力するとき、図２（ｂ）に示すように、この信号を「１１０」のデジタル信号に変換する。 本実施の形態に係る電圧とデジタル値との関係は、一例として、図２（ｂ）の対応表に示すように、電圧０Ｖが「０００」、電圧０．５Ｖが「００１」、電圧１．０Ｖが「０１０」、電圧１．５Ｖが「０１１」、電圧２．０Ｖが「１００」、電圧２．５Ｖが「１０１」、電圧３．０Ｖが「１１０」、電圧３．５Ｖが「１１１」、である。 第１のスイッチ１１は、モード切替部１５による制御により、処理部１２またはエンコーダ１６をＡ／Ｄ変換部１０に電気的に接続する。 本実施の形態に係る処理部１２は、例えば、Ａ／Ｄ変換部１０から出力されたデジタル信号を補正する補正処理を行うように構成されている。 具体的には、処理部１２は、例えば、Ａ／Ｄ変換部１０から出力された「１１０」のデジタル信号をメモリ１７に格納された補正データ１７０に基づいて「１１１」のデジタル信号に補正するように構成されている。 この補正処理は、例えば、補正データ１７０に基づくオフセット処理およびゲイン処理からなる。 オフセット処理は、例えば、処理部１２に入力したデジタル信号の変換前の電圧から予め定められた電圧分、上昇または下降させる処理である。 本実施の形態に係るオフセット処理は、一例として、入力するデジタル信号がアナログ信号に変換された際、変換前の電圧から０．５Ｖ上昇させるような補正を行う。 このオフセット処理は、例えば、信号処理回路１に入力する入力信号の中心値のずれを補正した出力信号を生成する処理である。 ゲイン処理は、例えば、処理部１２に入力したデジタル信号の変換前の電圧を予め定められた定数倍、上昇または下降させる処理である。 本実施の形態に係るゲイン処理は、一例として、入力するデジタル信号がアナログ信号に変換された際、変換前の電圧を１倍するような補正を行う。 このゲイン処理は、例えば、信号処理回路１に入力する入力信号の増幅倍率のずれを補正して出力信号を生成する処理である。 上記に示すゲイン処理およびオフセット処理は、連続して行われ、この２つの処理により生成されたデジタル信号が処理部１２から出力される。 第２のスイッチ１３は、モード切替部１５による制御により、処理部１２またはデコーダ１８をＤ／Ａ変換部１４に電気的に接続する。 Ｄ／Ａ変換部１４は、例えば、供給されるクロック信号に同期して、入力するデジタル信号をアナログ信号に変換するように構成されている。 具体的には、Ｄ／Ａ変換部１４は、例えば、処理部１２から「１１１」のデジタル信号が出力されたとき、図２（ｂ）の対応表に示すように、この信号を３．５Ｖのアナログ信号に変換する。 モード切替部１５は、例えば、第１のスイッチ１１、第２のスイッチ１３および第３のスイッチ１９を制御するスイッチ制御信号を出力する。 モード切替部１５は、入力する制御信号に基づいて第２の入力端子２１に入力したアナログ信号を、第１の経路または第２の経路を経由したアナログ信号として出力端子２３から出力させるものである。 この第１の経路は、図１に示すように、第２の入力端子２１、Ａ／Ｄ変換部１０、第１のスイッチ１１、処理部１２、第２のスイッチ１３、Ｄ／Ａ変換部１４および出力端子２３を経由する経路である。 従って、第１の経路は、入力したアナログ信号を、信号処理回路１に予め定められた処理を行って出力する経路である。 また、第２の経路は、図１に示すように、第２の入力端子２１、Ａ／Ｄ変換部１０、第１のスイッチ１１、エンコーダ１６、メモリ１７、デコーダ１８、第２のスイッチ１３、Ｄ／Ａ変換部１４および出力端子２３を経由する経路である。 従って、第２の経路は、入力したアナログ信号に基づいた補正データ１７０をメモリ１７に格納する経路である。 エンコーダ１６は、例えば、供給されるクロック信号に同期して、Ａ／Ｄ変換部１０により変換されたデジタル信号を、メモリ１７に格納できる形式を有するエンコード信号に変換するように構成されている。 メモリ１７は、例えば、上記の補正データ１７０を格納するように構成されている。 メモリ１７は、予め定められたしきい値（例えば２０Ｖ）以上の電圧（例えば、２０〜３０Ｖ）が第１の入力端子２０を介して印加されたとき、「ｈｉ」となり、しきい値よりも小さい電圧が第１の入力端子２０を介して印加されたとき、「ｌｏｗ」となるように構成されている。 メモリ１７は、「ｈｉ」のとき、書き込み処理を行うものとする。 デコーダ１８は、例えば、供給されるクロック信号に同期して、メモリ１７から取得した補正データ１７０をデコードするように構成されている。 第３のスイッチ１９は、モード切替部１５による制御により、メモリ１７を処理部１２に電気的に接続する。 第２の経路において、Ｄ／Ａ変換部１４は、デコーダ１８によりデコードされた信号をアナログ信号に変換し、このアナログ信号を、出力端子２３を介して出力する。 レギュレータ２６は、例えば、Ｖ ｃｃ端子２４を介して印加された電圧Ｖ ｃｃ （例えば２４Ｖ）を用いて、信号処理回路１が動作するために必要な電圧（例えば５Ｖ）を供給するように構成されている。 クロック源２７は、例えば、信号処理回路１が動作するために必要なクロック信号を供給するように構成されている。 以下に、本実施の形態に係る信号処理回路１の動作について説明する。 まず、第１の経路における動作について説明する。 （第１の実施の形態の動作） 次に、Ａ／Ｄ変換部１０は、第２の入力端子２１を介して入力したアナログ信号をデジタル信号に変換する。 次に、処理部１２は、第３のスイッチ１９を介してメモリ１７から補正データ１７０を読出し、この補正データ１７０に基づいて第１のスイッチ１１を介して入力したデジタル信号の補正処理を行う。 次に、Ｄ／Ａ変換部１４は、第２のスイッチ１３を介して入力した、補正処理が施されたデジタル信号をアナログ信号に変換し、出力端子２３を介して出力する。 この補正処理により、例えば、図２（ａ）の点線で示す直線が、図２（ａ）に実線で示す直線へと補正され、所望の入出力の関係を得ることができる。 ・第２の経路について 信号処理回路１のモード切替部１５は、第３の入力端子２２を介して第２の経路を指定する制御信号が入力すると、この第２の制御信号に基づいて第１のスイッチ１１、第２のスイッチ１３および第３のスイッチ１９を制御するスイッチ制御信号を出力する。 この制御により、エンコーダ１６は、Ａ／Ｄ変換部１０およびメモリ１７と電気的に接続され、デコーダ１８は、Ｄ／Ａ変換部１４およびメモリ１７に電気的に接続される。 また、メモリ１７は、処理部１２との接続を解除される。 次に、Ａ／Ｄ変換部１０は、第２の入力端子２１を介して入力する補正データとなるアナログ信号をデジタル信号に変換する。 次に、エンコーダ１６は、第１のスイッチ１１を介して入力したデジタル信号をエンコードしてエンコード信号を生成する。 次に、メモリ１７には、補正データ１７０を書き込むため、第１の入力端子２０を介してしきい値以上の電圧が印加され、メモリ１７は、エンコード信号に基づいて補正データ１７０を格納すると共に、格納した補正データ１７０をデコーダ１８に出力する。 次に、デコーダ１８は、メモリ１７から出力された補正データ１７０をデコードしてデコード信号を生成する。 次に、Ｄ／Ａ変換部１４は、第２のスイッチ１３を介して入力したデコード信号をアナログ信号に変換して、出力端子２３から出力する。 続いて、この信号処理回路１に接続された制御部（図示せず）は、出力されたアナログ信号に基づいてメモリ１７に格納された補正データ１７０のチェックを行う。 ・第３の経路について なお、上記では、第１の経路および第２の経路について説明したが、信号処理回路１は、さらに、入力した信号をそのまま出力する第３の経路を備えていても良い。 この場合、モード切替部１５は、例えば、さらに処理部１２に電気的に接続され、入力した信号に対して補正処理を行わずに出力する制御信号を処理部１２に出力するように構成される。 つまり、信号処理回路１のモード切替部１５は、第３の入力端子２２を介して第３の経路を指定する制御信号が入力すると、この制御信号に基づいて第１のスイッチ１１および第２のスイッチ１３を制御するスイッチ制御信号を出力する。 この制御により、処理部１２は、Ａ／Ｄ変換部１０およびＤ／Ａ変換部１４に電気的に接続される。 次に、Ａ／Ｄ変換部１０は、第２の入力端子２１を介して入力したアナログ信号をデジタル信号に変換する。 次に、処理部１２は、モード切替部１５から入力した制御信号に基づいて、第１のスイッチ１１を介して入力したデジタル信号を、補正処理を施さずに出力する。 次に、Ｄ／Ａ変換部１４は、第２のスイッチ１３を介して入力したデジタル信号をアナログ信号に変換し、出力端子２３を介して出力する。 この第３の経路により、信号処理回路１に入力した信号のチェックを行うことができる。 （第１の実施の形態の効果） また、本実施の形態に係る信号処理回路１によれば、メモリとシリアル通信を行うことなく書き込み処理を行うことができるので、シリアル通信を用いて書き込み処理を行う場合と比べて、信号処理回路１で行う処理の時間を短縮することができる。 ［第２の実施の形態］ 図３は、第２の実施の形態に係る信号処理回路のブロック図である。 ここで、図３の電圧ディテクタ部２８に接続する矢印ａ、ｂ、ｃおよびｄは、電圧ディテクタ部２８が、第１のスイッチ１１、第２のスイッチ１３、第３のスイッチ１９およびメモリ１７とそれぞれ電気的に接続していることを示している。 本実施の形態に係る信号処理回路１は、図３に示すように、スイッチ制御部としての電圧ディテクタ部２８を備える。 電圧ディテクタ部２８は、第３の入力端子２２、第１のスイッチ１１、第２のスイッチ１３、第３のスイッチ１９およびメモリ１７に電気的に接続されている。 なお、第１のスイッチ１１は、例えば、電圧ディテクタ部２８から出力されるスイッチ制御信号が入力することにより、エンコーダ１６と電気的に接続するように構成されているものとする。 また、第２のスイッチ１３は、例えば、電圧ディテクタ部２８から出力されるスイッチ制御信号が入力することにより、デコーダ１８と電気的に接続するように構成されているものとする。 さらに、第３のスイッチ１９は、例えば、電圧ディテクタ部２８から出力されるスイッチ制御信号が入力することにより、処理部１２との電気的な接続が解除されるように構成されているものとする。 つまり、本実施の形態に係る信号処理回路１は、電圧ディテクタ部２８からスイッチ制御信号が出力されないときは、第１の経路が形成され、出力されたときは、第２の経路が形成されるように構成されているものとする。 この電圧ディテクタ部２８は、入力する制御信号の電圧に応じてスイッチ制御信号を出力するように構成されている。 電圧ディテクタ部２８は、例えば、しきい値以上の制御信号が入力したとき、スイッチ制御信号を出力するように構成されている。 なお、メモリ１７は、電圧ディテクタ部２８から出力されたスイッチ制御信号を書き込み信号として補正データ１７０を格納する書き込み処理を行う。 （第２の実施の形態の動作） 次に、Ａ／Ｄ変換部１０は、第２の入力端子２１を介して入力したアナログ信号をデジタル信号に変換する。 次に、処理部１２は、第３のスイッチ１９を介してメモリ１７から補正データ１７０を読出し、この補正データ１７０に基づいて第１のスイッチ１１を介して入力したデジタル信号の補正処理を行う。 次に、Ｄ／Ａ変換部１４は、第２のスイッチ１３を介して入力した、補正処理が施されたデジタル信号をアナログ信号に変換し、出力端子２３を介して出力する。 この補正処理により、例えば、図２（ａ）の点線で示す直線が、図２（ａ）に実線で示す直線へと補正され、所望の入出力の関係を得ることができる。 ・第２の経路について 信号処理回路１の電圧ディテクタ部２８は、第３の入力端子２２を介して第２の経路を指定する制御信号が入力すると、この第２の制御信号に基づいて第１のスイッチ１１、第２のスイッチ１３および第３のスイッチ１９を制御するスイッチ制御信号を出力する。 この制御により、エンコーダ１６は、Ａ／Ｄ変換部１０およびメモリ１７と電気的に接続され、デコーダ１８は、Ｄ／Ａ変換部１４およびメモリ１７に電気的に接続される。 また、メモリ１７は、処理部１２との接続を解除される。 次に、Ａ／Ｄ変換部１０は、第２の入力端子２１を介して入力する補正データとなるアナログ信号をデジタル信号に変換する。 次に、エンコーダ１６は、第１のスイッチ１１を介して入力したデジタル信号をエンコードしてエンコード信号を生成する。 次に、メモリ１７には、補正データ１７０を書き込むため、電圧ディテクタ部２８を介してしきい値以上の電圧が印加され、メモリ１７は、エンコード信号に基づいて補正データ１７０を格納すると共に、格納した補正データ１７０をデコーダ１８に出力する。 次に、デコーダ１８は、メモリ１７から出力された補正データ１７０をデコードしてデコード信号を生成する。 次に、Ｄ／Ａ変換部１４は、第２のスイッチ１３を介して入力したデコード信号をアナログ信号に変換して、出力端子２３から出力する。 続いて、この信号処理回路１に接続された制御部（図示せず）は、出力されたアナログ信号に基づいてメモリ１７に格納された補正データ１７０のチェックを行う。 ・第３の経路について なお、上記では、第１の経路および第２の経路について説明したが、信号処理回路１は、さらに、入力した信号をそのまま出力する第３の経路を備えていても良い。 この場合、電圧ディテクタ部２８は、例えば、さらに処理部１２に電気的に接続され、入力した信号に対して補正処理を行わずに出力する制御信号を処理部１２に出力するように構成される。 つまり、信号処理回路１の電圧ディテクタ部２８は、第３の入力端子２２を介して第３の経路を指定する制御信号が入力すると、この制御信号に基づいて第１のスイッチ１１および第２のスイッチ１３を制御するスイッチ制御信号を出力する。 この制御により、処理部１２は、Ａ／Ｄ変換部１０およびＤ／Ａ変換部１４に電気的に接続される。 次に、Ａ／Ｄ変換部１０は、第２の入力端子２１を介して入力したアナログ信号をデジタル信号に変換する。 次に、処理部１２は、電圧ディテクタ部２８から入力した制御信号に基づいて、第１のスイッチ１１を介して入力したデジタル信号を、補正処理を施さずに出力する。 次に、Ｄ／Ａ変換部１４は、第２のスイッチ１３を介して入力したデジタル信号をアナログ信号に変換し、出力端子２３を介して出力する。 この第３の経路により、信号処理回路１に入力した信号のチェックを行うことができる。 （第２の実施の形態の効果） ［第３の実施の形態］ 図４は、第３の実施の形態に係る信号処理回路のブロック図である。 本実施の形態に係る信号処理回路１は、Ｖ ｃｃ端子２４から入力した電圧がレギュレータ２６と電圧ディテクタ部２８とに供給されるように構成されている。 レギュレータ２６は、例えば、各実施の形態と同様に、Ｖ ｃｃ端子２４を介して印加された電圧Ｖ ｃｃを用いて、信号処理回路１が動作するために必要な電圧を供給するように構成されている。 電圧ディテクタ部２８は、例えば、Ｖ ｃｃ端子２４を介して印加された電圧Ｖ ｃｃに応じてスイッチ制御信号を出力するように構成されている。 （第３の実施の形態の動作） ・第２の経路について 信号処理回路１の電圧ディテクタ部２８は、Ｖ ｃｃ端子２４を介して第２の経路を指定する制御信号が入力すると、この第２の制御信号に基づいて第１のスイッチ１１、第２のスイッチ１３および第３のスイッチ１９を制御するスイッチ制御信号を出力する。 この制御により、エンコーダ１６は、Ａ／Ｄ変換部１０およびメモリ１７と電気的に接続され、デコーダ１８は、Ｄ／Ａ変換部１４およびメモリ１７に電気的に接続される。 また、メモリ１７は、処理部１２との接続を解除される。 続く動作は、第２の実施の形態と同様である。 ・第３の経路について なお、上記では、第１の経路および第２の経路について説明したが、信号処理回路１は、さらに、入力した信号をそのまま出力する第３の経路を備えていても良い。 この場合、電圧ディテクタ部２８は、例えば、さらに処理部１２に電気的に接続され、入力した信号に対して補正処理を行わずに出力する制御信号を処理部１２に出力するように構成される。 つまり、信号処理回路１の電圧ディテクタ部２８は、Ｖ ｃｃ端子２４を介して第３の経路を指定する制御信号が入力すると、この制御信号に基づいて第１のスイッチ１１および第２のスイッチ１３を制御するスイッチ制御信号を出力する。 この制御により、処理部１２は、Ａ／Ｄ変換部１０およびＤ／Ａ変換部１４に電気的に接続される。 続く動作は、第２の実施の形態と同様である。 （第３の実施の形態の効果） 以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。 これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。 また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。 さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 １…信号処理回路、１０…Ａ／Ｄ変換部、１１…第１のスイッチ、１２…処理部、１３…第２のスイッチ、１４…Ｄ／Ａ変換部、１５…モード切替部、１６…エンコーダ、１７…メモリ、１８…デコーダ、１９…第３のスイッチ、２０…第１の入力端子、２１…第２の入力端子、２２…第３の入力端子、２３…出力端子、２４…Ｖ ｃｃ端子、２５…ＧＮＤ端子、２６…レギュレータ、２７…クロック源、２８…電圧ディテクタ部、１７０…補正データ |
||||||
