子分类：
- H03M1/001： .{模拟/数字/模拟的转换}
- H03M1/002： .{节约能量的方法}
- H03M1/004： .{可重构模拟/数字或数字/模拟转换器(H03M1/02优先)}
- H03M1/02： .可逆模/数转换器
- H03M1/04： .应用随机技术的
- H03M1/06： .连续地补偿或防止物理参数有害影响(周期性地,例如.通过使用多个存储修正值的入H03M1/10)
- H03M1/10： .校正或测试
- H03M1/12： .模/数转换器(H03M1/001至H03M1/004且H03M1/02至H03M1/10优先)
- H03M1/66： .数/模转换器(H03M1/001至H03M1/004且H03M1/02至H03M1/10优先)
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 261 | JPS4843668A - | JP9726772 | 1972-09-29 | JPS4843668A | 1973-06-23 | WILLIAMS JR R B; LOSHBOUGH R C; DEITEMEYER S A |
| 262 | JPS4811487B1 - | JP9220869 | 1969-11-19 | JPS4811487B1 | 1973-04-13 | |
| 263 | JPS461896A - | JP843671 | 1971-02-23 | JPS461896A | 1971-10-05 | |
| 264 | JPS411653B1 - | JP2891661 | 1961-08-15 | JPS411653B1 | 1966-02-07 | |
| 265 | センサ装置及びセンシング方法 | JP2015183623 | 2015-09-17 | JP6393669B2 | 2018-09-19 | パク, ジ マン |
| 266 | マルチチップのダイナミックレンジ拡張（ＤＲＥ）音声処理の方法および装置 | JP2017550521 | 2016-03-16 | JP2018511258A | 2018-04-19 | ダス、テジャスヴィ; メランソン、ジョン エル. |
| 本開示の実施形態によれば、ダイナミックレンジ拡張情報を有する音声信号を2つ以上の集積回路にわたって処理するためのマルチチップ回路が、ホスト集積回路およびクライアント集積回路を含んでもよい。ホスト集積回路は、デジタル音声入力信号のためのダイナミックレンジ拡張利得を判断し、そのダイナミックレンジ拡張利得に応じてデジタル音声入力信号を処理し、処理済みのデジタル音声入力信号に基づいて音声データを送信するように構成されてもよい。クライアント集積回路はホスト集積回路に結合されてもよく、音声データを受信するように構成されてもよく、クライアント集積回路にダイナミックレンジ拡張利得が提供され、クライアント集積回路はダイナミックレンジ拡張利得を使用して音声データを処理するように構成される。 | ||||||
| 267 | 送信デジタル−アナログ変換器（ＤＡＣ）スパー減衰 | JP2017538998 | 2016-02-12 | JP2018509685A | 2018-04-05 | ドンウォン・ソ; ヤン・ユ; ホンハオ・ジ; トンユ・ソン; ガネーシュ・サリパリ; シャヒン・メディザド・タレイエ |
| 送信デジタル-アナログ変換器(DAC)スパーを減衰させるための方法および装置が提供される。方法は、基準電圧が増幅器に注入されると開始する。次に、接地低ドロップアウトレギュレータの出力が測定され、次いで基準電圧と比較される。次いで比較の結果に基づいて増幅器の出力が調整される。基準電圧の方が接地低ドロップアウトレギュレータの出力よりも高い場合、増幅器の出力が接地に調整される。基準電圧の方が接地低ドロップアウトレギュレータの出力よりも低い場合、基準電圧と一致するように増幅器の出力が調整される。 | ||||||
| 268 | A/D変換回路 | JP2016099002 | 2016-05-17 | JP2017208667A | 2017-11-24 | 山口 晴久; 伊藤 謹司 |
| 【課題】経時的な特性変化を検出可能なA/Dコンバータを提供する。 【解決手段】マルチプレクサ104は、キャリブレーションモードまたは自己診断モードにおいて校正用電圧VCALを選択する。A/Dコンバータ106は、マルチプレクサ104の出力信号S1をデジタル信号S2に変換する。不揮発性メモリ108は、キャリブレーションモードにおいてA/Dコンバータ106に校正用電圧VCALを入力したときのデジタル信号S2CALと、当該デジタル信号S2CALにもとづいて計算されるキャリブレーションデータ130とを保持する。自己診断回路120は、自己診断モードにおいてA/Dコンバータ106に校正用電圧VCALを入力したときのデジタル信号S2DIAGと、不揮発性メモリ108に格納されるデジタル信号S2CALとにもとづいて、A/Dコンバータ106を診断する。 【選択図】図1 |
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| 269 | マイクロコード化シーケンサを伴うアナログ／デジタル変換 | JP2017511907 | 2015-10-16 | JP2017531375A | 2017-10-19 | ジェイムズ イー． バートリン，; イゴール ウォジェワダ，; ケビン キルザー， |
| マイクロコード化シーケンサが、中央処理ユニット(CPU)から独立して、複合変換の一連のステップを制御する。マイクロコード化は、容易に、新しいプロセスステップを追加する、および/または既存のプロセスステップを更新することをもたらす。アナログ/デジタル変換モジュール(アナログ/デジタルコンバータ(ADC)または充電時間測定ユニット(CTMU)等)と組み合わせたそのようなプログラマブルシーケンサと、デジタル処理回路とは、マイクロコード化シーケンサとの組み合わせで、CPUから独立して稼働するように構成され得る。それによって、CPUおよび他の高電力モジュールが低電力スリープモードにあるとき、低電力モードで自給式動作を提供する。そのような周辺機器は、データ収集およびその処理を実行し、そして、必要なときのみ、CPUをウェークさせ、それによって、電力を節約することができる。 | ||||||
| 270 | スイッチトキャパシタ回路及びその駆動方法 | JP2014549768 | 2013-09-27 | JP6156752B2 | 2017-07-05 | 徳永 祐介 |
| 271 | スイッチトキャパシタ回路及びその駆動方法 | JP2014549768 | 2013-09-27 | JPWO2014083736A1 | 2017-01-05 | 徳永 祐介; 祐介 徳永 |
| 本発明のスイッチトキャパシタ回路(300)は、第1端子と第2端子とを有し第1端子に入力電圧が印加されるように配置された容量(311)と、第3端子と第4端子とを有し第3端子が第2端子と接続された容量(321)と、第2入力端子と第2出力端子とを有し第2入力端子が第4端子と接続された反転増幅器(332)と、第5端子と第6端子とを有し第6端子が出力端子(208)に接続された容量(351)と、第7端子と第8端子とを有し第2出力端子と第5端子との電気経路上に配置された容量(341)と、第9端子と第10端子とを有し第9端子が第2端子に接続されるよう、かつ、第10端子が第6端子に接続されるように配置された容量(361)とを具備する。 | ||||||
| 272 | 低リーク電位選択回路 | JP2015121062 | 2015-06-16 | JP2017005658A | 2017-01-05 | 川原 彰悟; 根塚 智裕 |
| 【課題】素子数や面積が増大するのを抑制し且つ高精度に電位を出力できる低リーク電位選択回路を提供する。 【解決手段】端子Voutと端子Hとの間にトランジスタP1、P2の直列回路、ノードAと端子VSSとの間にトランジスタN1、N2の直列回路、ノードBと端子VDDとの間にトランジスタP3が接続される。端子Voutと端子Lとの間に、トランジスタN3、N4の直列回路、ノードCと端子VDDとの間にトランジスタP4、P5の直列回路、ノードDと端子VSSとの間にトランジスタN5が接続される。高電位VREF+は、トランジスタP1〜P5のオン、トランジスタN1〜N5のオフで出力される。トランジスタN3は、ソース・ドレイン間がほぼ同電位となるので低リーク電流となる。低電位VREF−は、P型とN型のトランジスタの動作を逆にして出力できる。中間電位の回路が不要で省スペース化が図れる。 【選択図】図1 |
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| 273 | 逐次比較レジスタ型アナログ−デジタル変換器における電源及び/又は比較器コモンモード電圧の閉ループ制御のための方法及び装置 | JP2015560232 | 2014-02-21 | JP5969144B2 | 2016-08-17 | ナガラジャン、カルシンク; アラーディ、デュネシュ・ジェイ |
| 274 | アナログデジタル変換器 | JP2014520036 | 2013-06-05 | JPWO2013183688A1 | 2016-02-01 | 賢一 大畠 |
| 並列型AD変換器にて、互いに異なる比較基準電位が入力され、その比較基準電位と入力されるアナログ入力信号とを比較する複数の比較器と、複数の比較器の出力をエンコードしてデジタル信号を出力するエンコーダと、基準電圧を抵抗分圧して比較基準電位を生成し抵抗間の出力ノードより比較器に供給する抵抗ラダー回路とを備え、抵抗ラダー回路における比較基準電位の出力ノードに対して、比較器が発生する雑音電流に応じた補正電流を供給するようにして、比較器が発生する雑音電流を補正電流によって打ち消し、抵抗ラダー回路のバイアス電流を低減でき、かつAD変換における精度劣化を抑制できるようにする。 | ||||||
| 275 | 積分回路 | JP2014113206 | 2014-05-30 | JP2015228578A | 2015-12-17 | 板倉 哲朗; 古田 雅則; 木村 俊介; 舟木 英之; 河田 剛 |
| 【課題】高精度なAD変換機能を備えた、低消費電力な積分回路を提供する。 【解決手段】一実施形態に係る積分回路は、第1の容量素子と、容量回路と、比較回路と、記憶回路と、演算回路とを備える。第1の容量素子は、信号電流が入力される。容量回路は、第1のスイッチと、第2の容量素子とを備え、第1の容量素子と並列に接続される。第2の容量素子は、第1のスイッチを介して信号電流が入力される。比較回路は、第1の容量素子の電圧と参照電圧とを比較する。記憶回路は、比較回路による比較結果を記憶し、記憶した比較結果に応じて第1のスイッチを開閉する。演算回路は、第1の容量素子及び第2の容量素子による積分値と、記憶回路に記憶された比較結果に応じた値と、の差分に応じた残差信号を出力する。 【選択図】図1 |
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| 276 | AD変換回路 | JP2014052705 | 2014-03-14 | JP2015177374A | 2015-10-05 | 佐藤 麻紀 |
| 【課題】プログラマブル利得増幅(PGA)回路を設けることなく、ゲイン調整を行うことができるAD変換回路を提供する。 【解決手段】入力電圧と参照電圧とを比較してAD変換を行うパイプライン型又は逐次比較型のAD変換回路1において、参照電圧を生成する参照電圧生成部5を備え、参照電圧生成部は、入力電圧に対する出力値のアナログゲインを設定するためのアナログゲイン指令値に応じて、参照電圧を変更する。また、参照電圧生成部は、基準電圧に対し、アナログゲインの逆数を乗じた値を参照電圧とする。 【選択図】図1 |
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| 277 | 固体撮像素子 | JP2013231019 | 2013-11-07 | JP2015091081A | 2015-05-11 | 上田 和宏; 大倉 俊介; 森下 玄 |
| 【課題】A/D変換動作が速い固体撮像素子を提供する。 【解決手段】CMOSイメージセンサ1のA/Dコンバータ10に含まれるサンプル/ホールド部12は、各サイクル期間において暗信号をサンプル/ホールドするスイッチS1a,S1bおよびコンデンサC1と、奇数番のサイクル期間において明信号をサンプル/ホールドするスイッチS2a,S2bおよびコンデンサC2と、偶数番のサイクル期間において明信号をサンプル/ホールドするスイッチS3a,S3bおよびコンデンサC3とを含む。スイッチS2bを導通させて明信号をホールドしている期間に、スイッチS3aを導通させて次の明信号をサンプリングできる。 【選択図】図3 |
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| 278 | System, method and recording medium for analog to digital converter calibration | JP2014052365 | 2014-03-14 | JP2014183590A | 2014-09-29 | LI ZHAO; SHIPRA BHAL; KEVIN GLENN GAED; DAVID ALLDRED; CHRISTOPHER MAYER; TREVOR CLIFFORD CALDWELL; DAVID J MCLAURIN; VICTOR KOZLOV |
| PROBLEM TO BE SOLVED: To provide a calibration system for an analog-to-digital converter (ADC) internal ADC that receives an analog input and converts an analog input to digital multi-bit data.SOLUTION: The calibration system includes a noise source, and a reference shuffling circuit that shuffles reference values of comparators of the internal ADC. The calibration system also includes a calibration circuit that calibrates the comparators of the internal ADC. The calibration system also includes a digital block that measures amplitude based on the digital multi-bit data. The calibration system also includes calibration logic that controls the calibration circuit based on an output of the digital block. | ||||||
| 279 | Analog-digital converter | JP2013048209 | 2013-03-11 | JP2014175930A | 2014-09-22 | OKAMOTO RITSUTAI |
| PROBLEM TO BE SOLVED: To provide an analog-digital converter that improves an S/N ratio while suppressing an increase in circuit scale.SOLUTION: According to an embodiment, the analog-digital converter includes a fully differential operational amplifier, a comparator, a first amplification circuit and a second amplification circuit. The fully differential operational amplifier has a non-inverting input, an inverting input, an inverting output and a non-inverting output. The comparator compares voltages of analog signals output from the inverting output and the non-inverting output of the operational amplifier with a threshold to perform conversion to digital data. The first amplification circuit stores a charge depending on a reverse phase signal to an input signal to be compared in the comparator in each of a pair of capacitors during a first period, and transfers the charge in one of the pair of capacitors to the other via the operational amplifier during a second period to amplify the reverse phase signal twofold. The second amplification circuit operates the same as the first amplification circuit to amplify an input signal twofold. | ||||||
| 280 | Semiconductor device | JP2010284393 | 2010-12-21 | JP5593212B2 | 2014-09-17 | 大次郎 原田; 崇 内海 |
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