マイクロコード化シーケンサを伴うアナログ／デジタル変換

(関連特許出願) 本願は、共有に係る米国仮特許出願第62/065,129号(2014年10月17日出願)に対する優先権を主張し、上記出願は、あらゆる目的のために参照により本明細書に援用される。

(技術分野) 本開示は、アナログ/デジタル変換モジュールに関し、より具体的には、マイクロコード化シーケンサと組み合わせたアナログ/デジタル変換モジュールに関する。

アナログ/デジタル変換、特に、マイクロコントローラ内に埋め込まれるアナログ/デジタル変換モジュールは、典型的には、マイクロコントローラのそれぞれの中央処理ユニット(CPU)コアのソフトウェア制御下にある。これらのアナログ/デジタル変換モジュールは、CPUが非アクティブであるときのスリープおよびアイドル等の低電力モードでは、動作が限定される。一定の用途では、アナログ/デジタル変換モジュールは、他のマイクロコントローラ周辺機器機能(例えば、記憶レジスタ、アキュムレータ、マルチプレクサ、サンプルホールド回路等)との相互作用を要求し、他のマイクロコントローラ周辺機器機能は、CPUがアナログ/デジタル変換モジュールとこれらの他のマイクロコントローラ周辺機器機能との間の相互作用を制御することを要求する。CPUがアナログ/デジタル変換モジュールと他のサポート周辺機器との間の相互作用を制御する必要があるというこの要件は、例えば、限定ではないが、モータ制御、スイッチモード電源(SMPS)制御、デジタル信号処理(DSP)等、より生産的に使用され得る貴重なCPU処理電力を消費する。さらに、CPUが、種々のタスクを行うために要求されるとき、これは、マイクロコントローラの電力消費を増加させ得る。

CPU制御の代替として、アナログ/デジタル変換モジュールと組み合わせたハードコード化シーケンサが、例えば、アルゴリズムを行うプロセスための一連のステップを提供することができる。しかしながら、ハードコード化シーケンサにおけるステップは、エラーを補正すること、またはプロセスに対する改良を組み込むことを行うために変更されることができない。単一のプロセスシーケンスのみ、利用可能であり、他のステップまたはより多くのステップが、プロセスに追加されるように変更されることができない。これは、プロセスステップが、その生産中、ある集積回路デバイスから別のものへ微調整されるので、各集積回路デバイスがおそらく固有のものとなることをもたらす。

故に、CPUの関与から独立し、必要に応じて、変更および更新され得る複合プロセス変換シーケンスの必要性がある。いくつかのそのようなプロセス変換シーケンスは、例えば、限定ではないが、容量(CAP)タッチ検出であり得る。複合プロセスは、常に進化しており、したがって、プロセス変換シーケンスも、それらに伴って進化し、プロセス目的のために必要な最小電力で起動する必要がある。

ある実施形態によると、マイクロコード化シーケンサを使用したアナログ/デジタル変換のための装置は、アナログ/デジタル変換のための手段と、アナログ/デジタル変換手段に結合され、それを制御するマイクロコード化シーケンサと、マイクロコード化シーケンサに結合されたメモリであって、マイクロコード化シーケンサに、アナログ/デジタル変換手段を制御する方法を命令するためのマイクロコード化ワードを記憶する、メモリとを備え得る。

さらなる実施形態によると、アナログ/デジタル変換手段は、アナログ/デジタルコンバータ(ADC)であり得る。さらなる実施形態によると、アナログ/デジタル変換手段は、充電時間測定ユニット(CTMU)であり得る。さらなる実施形態によると、アナログマルチプレクサが、アナログ/デジタル変換手段の入力に結合されている出力を有するように提供され得、マイクロコード化シーケンサによって制御され得、アナログマルチプレクサは、マイクロコード化シーケンサに命令するマイクロコード化ワードによって決定され得るその入力を選択し得る。さらなる実施形態によると、アドレスデコーダが、メモリに結合され得、マイクロコード化シーケンサのためのマイクロコード化ワードを選択するために使用され得る。

さらなる実施形態によると、中央処理ユニット(CPU)は、低電力スリープモードを有し得、マイクロコード化シーケンサ、アナログ/デジタル変換手段、およびメモリは、CPUが低電力スリープモードにある得るときに機能する。さらなる実施形態によると、CPU、マイクロコード化シーケンサ、アナログ/デジタル変換手段、およびメモリは、マイクロコントローラによって提供され得る。さらなる実施形態によると、マイクロコード化シーケンサは、データ収集シーケンサと、演算ポストプロセッサシーケンサとを備え得る。さらなる実施形態によると、演算ポストプロセッサが、提供され得、演算ポストプロセッサは、演算ポストプロセッサシーケンサによって制御され得る。さらなる実施形態によると、マイクロコード化ワードの各々は、データ部分と、演算ポストプロセッサ部分とを備え得る。さらなる実施形態によると、第1の複数のマイクロコード化ワードは、データ収集シーケンサを制御し、第2の複数のマイクロコード化ワードは、演算ポストプロセッサシーケンサを制御する。さらなる実施形態によると、第1の複数のマイクロコード化ワードは、第1の一連のステップを制御し得、第2の複数のマイクロコード化ワードは、第2の一連のステップを制御し得る。さらなる実施形態によると、マイクロコード化ワードは、ループ制御、演算計算制御、アナログ/デジタル変換制御、充電時間測定ユニット制御、および外部ノード接続の制御から成る群から選択される部分を備え得る。さらなる実施形態によると、マイクロコード化ワードは、シーケンスの終了、閾値制御、アナログ/デジタル変換ラッチクロック、アキュムレータラッチクロック、記録制御、およびアキュムレータ制御から成る群から選択される部分を備え得る。

別の実施形態によると、集積回路デバイス内のアナログ/デジタルコンバータ周辺機器は、アナログ/デジタルコンバータ(ADC)コアと、プログラマブル命令ワードによって制御される状態機械であって、ADCコアの制御機能を行い得、少なくとも、集積回路デバイスの外部ピンを構成し、サンプリングおよび変換を開始し、結果をメモリ内に記憶し、ループ動作を行うように動作可能であり得る状態機械と、一連の関連付けられた命令ワードを記憶し得るメモリとを備え得る。

さらなる実施形態によると、命令ワードは、ループ、後処理機能、ADC制御機能、および外部ピン構成のうちの少なくとも1つを定義するためのビットフィールドを備え得る。さらなる実施形態によると、容量時間測定ユニット(CTMU)が、提供され得、命令ワードは、CTMUの制御のためのビットフィールドを備え得る。さらなる実施形態によると、算術論理ユニットが、少なくとも1つの後処理命令ワードによって制御可能であるように提供され得、後処理は、状態機械命令ワードによって開始され得る。さらなる実施形態によると、後処理命令ワードは、少なくとも、閾値、アキュムレータ入力、および結果の記憶を制御するためのビットフィールドを備え得る。さらなる実施形態によると、マイクロコントローラは、前述のアナログ/デジタルコンバータ周辺機器のうちの任意の1つ以上のものを備え得る。

本開示のより完全な理解は、付随の図面と関連して検討される以下の説明を参照することによって得られ得る。

図1は、本開示の教示による、概略回路図、例えば、容量タッチ検出のための容量分圧器測定の概略グラフ、およびそのスイッチタイミング図を図示する。

図2は、本開示の具体的実施形態による、図1に示される一連のステップのフロー図の概略図を図示する。

図2Aは、本開示の具体的例示的実施形態による、マイクロコントローラの概略ブロック図を図示する。

図2Bは、本開示の具体的実施形態による、複数のマイクロコード化ワードの概略ブロック図を図示する。

図3は、本開示の具体的例示的実施形態による、CVDプロセスのために必要とされるリソースを制御するために使用されるマイクロコード化ワードのためのレジスタビット割り当て図を図示する。

図4は、本開示の具体的例示的実施形態による、データ蓄積および処理論理の概略ブロック図を図示する。

図5は、本開示の具体的例示的実施形態による、データ比較論理の概略ブロック図を図示する。

図6は、本開示の具体的例示的実施形態による、演算後処理のために必要とされるリソースを制御するために使用されるマイクロコード化ワードのためのレジスタビット割り当て図を図示する。

本開示は、種々の修正および代替形態を許すが、その具体的例示的実施形態が、図面に図示され、本明細書に詳細に説明される。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではないことを理解されたい。

本開示の種々の実施形態によると、マイクロコード化シーケンサは、例えば、限定ではないが、マイクロコントローラ等の集積回路デバイスのアナログ/デジタル変換および/または中央処理ユニット(CPU)コアから独立して、完全複合変換シーケンスを提供するために使用され得る。シーケンサをマイクロコード化することによって、新しいプロセスステップが、追加され、既存のプロセスステップが更新され得る。

アナログ/デジタル変換モジュール(例えば、限定ではないが、アナログ/デジタルコンバータ(ADC)および/または充電時間測定ユニット(CTMU))およびデジタル処理回路(例えば、算出回路)と組み合わせたそのようなプログラマブルシーケンサは、CPUコアから独立して稼働するように構成され得る。したがって、アナログ/デジタル変換および後のデジタル処理を制御するマイクロコード化シーケンサは、CPUおよび/または他の高電力消費モジュールが低電力スリープモードにあるとき、低電力モードの自給式動作を提供する。そのような周辺機器は、データ収集およびその処理を実行し、そして、必要なときのみCPUをウェークさせ、それによって、電力を節約することができる。さらに、この周辺機器は、CPU処理を要求せず、その結果、CPUによる制御をまさに要求するタイムクリティカルアプリケーションは、より効率的かつ少ない動作オーバーヘッド負荷で動作し得る。

充電/放電外部静電容量(例えば、タッチキー)と、ADCの放電/充電内部サンプルホールドコンデンサとの組み合わせから生じる容量分圧器(CVD)回路のアナログ電圧が、アナログ電圧値のデジタル表現を提供するために使用され得る任意のタイプのADCまたはCTMUによって、デジタル表現に変換され得ることが想定され、これは、本開示の範囲内である。CTMUは、CVD結果を有するサンプルホールドコンデンサを既知の電圧値まで充電または放電するかことのいずれかを行うために使用され得、既知の電圧値になるためにかかる時間(クロックカウント)は、CVD電圧値結果を決定するために使用され得る。アナログ値のデジタル表現を提供するためのCTMUの用途は、www.microchip.comにおいて利用可能なMicrochipアプリケーションノートAN1250およびAN1375ならびに「Measuring a long time period」と題された共同所有の米国特許第US7,460,441B2号および「Current−time digital−to−analog conveter」と題されたUS7,764,213B2号(両方とも、James E. Bartlingによるものであり、全て、あらゆる目的のために、参照することによって本明細書に組み込まれる)により完全に説明されている。

プログラマブルシーケンサは、そのマイクロコード化プログラムステップが、エラーを補正すること、またはアプリケーションのプロセスステップに対する改良を組み込むことを行うために変更され得るという点において、柔軟性を提供する。プログラマブルシーケンサにおけるプロセスステップは、必要に応じて、追加および/または変更され得る。そのようなマイクロコード化プログラマブルシーケンサを使用する全デバイスは、容易に更新され、それによって、その設計およびサポートを単純化し得る。加えて、1つのデバイスが多くの異なるアプリケーションのためにプログラムされ得るので、より少ないそのようなデバイスしか要求されないこともある。

ここで図面を参照すると、例示的実施形態の詳細が、図式的に図示される。図面における同一要素は、同一番号によって表され、類似要素は、異なる小文字の添え字を伴って、同一番号によって表されるであろう。

図1を参照すると、描写されるのは、本開示の教示による、概略図、例えば、容量タッチ検出のための容量分圧器測定の概略グラフ、およびそのスイッチタイミング図である。この容量分圧器(CVD)測定は、充電前段階と、取得段階(電圧平衡)と、変換段階とを備え得る一連のステップを有し得る。これらの一連のステップは、典型的には、2回行われ、2つの結果が、改良された雑音除去のために一緒に平均され得る。第1の一連のステップに対して、外部コンデンサが充電され、サンプルコンデンサが放電され得る。後の第2の一連のステップに対して、外部コンデンサが放電され、サンプルコンデンサが充電され、またはその逆であり得る。取得および変換段階は、これらの一連のステップの両方に対して同一であり得る。

図1(a)は、内部サンプリングコンデンサCbをアナログ/デジタルコンバータ(ADC)102および複数のスイッチSWa−SWe(例えば、アナログマルチプレクサ)と組み合わせて使用する汎用CVD回路の概略図を示す。コンデンサCaは、集積回路の外部に位置するコンデンサ(例えば、容量タッチキー)である。図1(b)は、コンデンサCaおよびCbの種々の電圧電荷(voltage charge)状態を示す。CVDは、反対の電圧電荷の2つのコンデンサを一緒に接続すると、結果として生じる静止電圧電荷が、2つの異なる静電容量値の比率となるであろうという原理に基づいて動作する。一方の静電容量値、例えば、Cbを把握することによって、他方の静電容量値、例えば、Caが、決定され得る。

図2を参照すると、描写されるのは、本開示の具体的実施形態による、図1に示される一連のステップのフロー図である。前述の一連のステップは、入力−出力(I/O)ピン等のリソースのアクセスおよび制御を要求し、逐次近似レジスタ(SAR)が、アナログ/デジタルコンバータ(ADC)またはCTMU、マルチプレクサ、サンプルホールド回路等において使用され得る。CVDプロセスは、ステップ202から始まる。ステップ204では、時間Aの間、外部コンデンサCaが、V_DDまで充電され、内部コンデンサCbが、V_SSまで放電される。ステップ206では、2つのコンデンサCaおよびCbが、一緒に接続され、それらのそれぞれの電荷が、時間B後、V_DDとV_SSとの間の電圧と等しく(平衡に)なるであろう。ステップ208では、内部コンデンサCb上のこの等しくされた電圧は、デジタル値Aに変換される(EOC−変換終了)。ステップ210では、このデジタル値Aは、本明細書により完全に後述されるように、後プロセス変換Aに送信される。ステップ212では、時間Aの間、外部コンデンサCaが、V_SSまで放電され、内部コンデンサCbが、V_DDまで充電される。ステップ214では、2つのコンデンサCaおよびCbが、一緒に接続され、それらのそれぞれの電荷は、時間B後、V_DDとV_SSとの間の電圧と等しく(平衡に)なる。ステップ216では、内部コンデンサCb上のこの等しくされた電圧は、デジタル値Bに変換される(EOC−変換終了)。ステップ218では、このデジタル値Bは、本明細書により完全に後述されるように、後プロセス変換Bに送信される。

図2Aを参照すると、描写されるのは、本開示の具体的例示的実施形態によるマイクロコントローラの概略ブロック図である。マイクロコントローラ350は、演算ポストプロセッサおよびシーケンサ(MPPS)352と、マイクロコード化メモリ354と、アドレスデコーダ356と、CPUおよびプログラムメモリ358と、CTMU360と、データ収集シーケンサ(DCS)362と、ADC364と、アナログマルチプレクサ366と、マイクロコントローラ350を容量タッチキー368に結合するために使用され得る複数の外部接続ノード370とを備え得る。

DCS362は、マイクロコード化メモリ354からのマイクロコード化ワード(DCSCW)を用いて制御され得る。各シーケンス状態のためのDCSCWが、マルチプレクサ366、ADC364、および/またはCTMU360を制御する方法をDCS362に命令するために使用され得る。MPPS352は、マイクロコード化メモリ354からのマイクロコード化ワード(MPPSCW)を用いて制御され得る。各算出シーケンス状態のためのMPPSCWが、ADC364および/またはCTMU360からのデータを処理し、必要に応じて、結果をCPU358に提供する方法をMPPS352に命令するために使用され得る。

マルチプレクサ366は、前述の図1および2の議論においてより完全に説明されるように、V_DD、V_SS、または、ADC364もしくはCTMU360の入力に外部ノード370を結合するために使用され得る。DCS362、MPPS352、マルチプレクサ366、およびマイクロコード化メモリ354は、CPUおよびプログラムメモリ358から独立して動作し得、所定の基準が満たされるまで(例えば、タッチキー368の静電容量電荷が、そこに近接近する容量物体、例えば、指のタッチ(図示せず)を示すために十分になるまで)、マイクロコントローラ350内の高電力引き込みモジュールが低電力スリープモードのままであることを可能にし得る。

図2Bを参照すると、描写されるのは、本開示の具体的実施形態による、複数のマイクロコード化ワードの概略ブロック図である。第1の一連のステップは、複数のマイクロコード化ワード320を備え得、複数のマイクロコード化ワード320の各々は、関連付けられた第1の一連のステップにおけるステップを表す。第2の一連のステップは、複数のマイクロコード化ワード322を備え得、複数のマイクロコード化ワード322の各々は、関連付けられた第2の一連のステップにおけるステップを表す。アドレスデコーダ356は、複数のマイクロコード化ワード320または322のうちのいずれが選択されるかを制御し得、複数のマイクロコード化ワード320または322のうちの選択されたもののマイクロコード化コンテンツは、DCS362およびMPPS352のための動作命令を提供する。適切なマイクロコード化ワード320および322は、MPPS352およびDCS362に、そのパイプライン動作のために適切な機能を制御するように命令することと実質的に同時に、アドレスデコーダ356によって選択され得ることが想定され、これは、本開示の範囲内である。

図3を参照すると、描写されるのは、本開示の具体的例示的実施形態による、CVDプロセスのために必要とされるリソースを制御するために使用されるマイクロコード化ワードのためのレジスタビット割り当て図である。マイクロコード化ワードは、例えば、限定ではないが、ワンタイムプログラミング(OTP)、フラッシュメモリ、揮発性および/または不揮発性であるランダムアクセスメモリ(RAM)内に記憶され得る。一連のものが、このアーキテクチャにおいて追加または修正され、それによって、電力を節約するために、CPUワークロードを低減させるか、または他の高電力需要モジュール(例えば、CPU)が、スリープモードにあるときに起動し得るインテリジェント周辺機器を作成し得る。

マイクロコード化ワードは、1つ以上のループを定義するためのビットフィールドを備え、ビットフィールドは、後プロセス変換演算動作を制御すること、種々のCVD相を制御すること、ADC364を制御すること、容量時間測定ユニット(CTMU)360およびその種々の動作相を制御すること、周辺機器に関連付けられた種々の外部ノード370(集積回路パッケージの外部接続)の動作を制御すること等を行うためのものであり得る。図1に示されるような測定変換の一連から始まり、図2に示されるような状態図が、形成され得る。次いで、プログラムワードが、フロー図における関連付けられた各状態のために定義される。一連のステップが、次いで、フラッシュメモリ、RAM等のマイクロコード化メモリ354内に記憶される、またはワンタイムプログラマブル(OTP)メモリの中にハードコード化され得る。

図3に示されるマイクロコード化ワードは、例えば、限定ではないが、32ビットを備え得る。ビット[31:26]は、ループ制御のために使用され得、ビット[25:19]は、将来的使用のために確保され得、ビット[18:16]は、演算計算制御のために使用され得、ビット[15:12]は、ADC制御のために使用され得、ビット[11:8]は、CTMU制御のために使用され得、ビット[7:0]は、外部ノード接続、例えば、マイクロコントローラ集積回路パッケージ上の外部接続ピンのために使用され得る。

プログラマブルシーケンサDCS362、および/またはMPPS352は、その関連付けられた機能を制御するために、デバイスのモジュール(周辺機器)のそれぞれの特殊機能レジスタへのアクセスを有する状態機械を備え得る。状態機械は、マイクロコード化ワード320および322によって制御されるように実装されることができる。ある機能のみが必要とされるので、状態機械は、その論理デバイス占有面積を集積回路シリコンダイ上で小さく保つために、最小限の関連付けられた論理を用いて設計され得る。

ここで図4を参照すると、描写されるのは、本開示の具体的例示的実施形態による、データ蓄積および処理論理の概略ブロック図である。概して、番号400によって表される、データ蓄積および処理論理は、第1のマルチプレクサ420と、記録ラッチ422と、記録ファイル424と、第2のマルチプレクサ426と、シフトレジスタ430と、ADCラッチ432と、加算/減算論理436と、第3のマルチプレクサ438と、アキュムレータラッチ440とを備え得る。前述の論理は全て、状態機械構成内で使用され、マイクロコード化ワード320および/または322によって制御され得る。

ここで図5を参照すると、描写されるのは、本開示の具体的例示的実施形態による、データ比較論理の概略ブロック図である。概して、番号500によって表される、データ比較論理は、「大なり」コンパレータ550と、「小なり」コンパレータ552と、第4のマルチプレクサ554と、第5のマルチプレクサ560と、第6のマルチプレクサ562と、N+1記録ラッチ556と、高閾値ラッチ(THHLDH)558と、N記録ラッチ564と、低閾値ラッチ(THHLDL)566とを備え得る。

演算処理は、図4および5に示されるように提供され得る。演算処理は、MPPS352算出シーケンス制御にリンクされ得る1つ以上の別個のマイクロコード化ワードを使用することによって、定義され得る。図6に示されるようなそれぞれのマイクロコード化ワードは、図4に示されるような関連付けられた算術論理ユニットおよび図5に示されるような比較動作を使用して、演算動作を行うことを可能にする。加算または減算が、行われ得、行われているそれぞれの動作のための種々の入力信号が、選択され得る。閾値レジスタは、上限および下限閾値との比較を可能にし、図5に示されるように関連付けられた信号を生成する。

ここで図6を参照すると、本開示の具体的例示的実施形態による、演算後処理のために必要とされるリソースを制御するために使用されるマイクロコード化ワードのためのレジスタビット割り当て図が描写される。演算後処理は、最初に、後処理の種々の状態を定義し、関連付けられた状態図を作成することによって遂行され得る。続いて、プログラムワードが、マイクロコード化ワード、例えば、限定ではないが、図6に示されるものを使用して、各状態に対して定義され得る。図6に示されるマイクロコード化ワードは、例えば、限定ではないが、24ビットから成り得る。ビット[23]は、シーケンスの終了を示し得、ビット[22:19]は、将来的使用のために確保され得、ビット[18:13]は、閾値制御のために使用され得、ビット[12]は、ADCラッチクロックのために使用され得、ビット[11]は、ACC(アキュムレータ)ラッチクロックのために使用され得、ビット[10:6]は、記録制御のために使用され得、ビット[5:0]は、アキュムレータ制御のために使用され得る。各マイクロコード化ワードは、フラッシュもしくはDRAM内に記憶され得、またはシーケンサ制御に類似するOTPメモリ内にハードコード化され得る。

結果として生じるマイクロコード化シーケンサ周辺機器は、以下の利点を提供する:それは、より優れた柔軟性のために構成可能であり、それは、エラーからの容易な回復を可能にし、それは、新しいプロセスステップをより容易に含むことを可能にする。所定の一連のステップは、複数の所定のアプリケーションに対してユーザのために作成され、利用可能にされ得る内蔵コードによって提供され得る。しかしながら、デバイスは、当然ながら、ユーザがその独自のカスタムプロセスステップを作成することも可能にするであろう。このマイクロコード化シーケンサ周辺機器は、CPUから独立して動作可能である。