積分回路

本発明の実施形態は、積分回路に関する。

従来のAD変換器は、信号電流を積分する積分回路と、積分回路による積分値をAD変換するAD変換回路と、をそれぞれ備えていたため、回路規模の増大が問題であった。そこで、このような回路規模の増大を抑制するために、AD変換機能を備えた積分回路が提案されている。

AD変換機能を備えた従来の積分回路として、信号電流を積分しながら積分値と所定の閾値とを比較し、積分値が閾値に到達するたびに積分値を破棄し、積分値が閾値に到達した回数に基づいて、信号電流のAD変換を実現する積分回路が提案されている。

しかしながら、このような積分回路では、積分値と閾値とを比較する比較回路の動作が遅延することにより、積分値の破棄が遅くなったり、積分値を破棄している期間の信号電流を積分できなくなったりするため、AD変換の精度が低下するという課題があった。また、積分値を破棄する際の出力のリンギングや、応答の遅さによる比較器の誤動作を防ぐために、位相余裕の大きい高速な増幅器が必要となり、消費電力が増加するという課題があった。

特開2001−257593号公報

IEEE 4th International Workshop on Advances in Sensors and Interfaces, 2011

IEEE Nuclear Science Symposium and Medical Imaging conference Record, 2012

高精度なAD変換機能を備えた、低消費電力な積分回路を提供する。

一実施形態に係る積分回路は、第1の容量素子と、容量回路と、比較回路と、記憶回路と、演算回路とを備える。第1の容量素子は、信号電流が入力される。容量回路は、第1のスイッチと、第2の容量素子とを備え、第1の容量素子と並列に接続される。第2の容量素子は、第1のスイッチを介して信号電流が入力される。比較回路は、第1の容量素子の電圧と参照電圧とを比較する。記憶回路は、比較回路による比較結果を記憶し、記憶した比較結果に応じて第1のスイッチを開閉する。演算回路は、第1の容量素子及び第2の容量素子による積分値と、記憶回路に記憶された比較結果に応じた値と、の差分に応じた残差信号を出力する。

第1実施形態に係る積分回路を示す概略構成図。

図1の残差演算回路の一例を示す概略構成図。

第2実施形態に係る積分回路を示す概略構成図。

第3実施形態に係る積分回路を示す概略構成図。

信号検出回路の一例を示す概略構成図。

図4の残差演算回路の一例を示す図。

積分値と積分容量の電圧との関係を示す図。

積分値と出力電圧との関係を示す図。

図4の残差演算回路の他の例を示す図。

第4実施形態に係る積分回路を示す概略構成図。

第5実施形態に係る積分回路を示す概略構成図。

図11の積分回路の他の例を示す図。

以下、実施形態に係る積分回路について図面を参照して説明する。

(第1実施形態) まず、第1実施形態に係る積分回路について、図1及び図2を参照して説明する。図1は、本実施形態に係る積分回路を示す概略構成図である。図1に示すように、本実施形態に係る積分回路は、入力端子T_INと、容量素子C1と、容量回路X1,X2と、比較回路1と、記憶回路2と、残差演算回路3と、残差出力端子T_ORと、デジタル出力端子T_ODとを備える。

入力端子T_INは、電流源Iと接続され、電流源Iから信号電流I_SIGが入力される。信号電流I_SIGには、不定期に、或いは定期的に、信号成分が含まれる。

容量素子C1(第1の容量素子)は、一端を入力端子T_INと接続され、他端をグラウンドと接続される。容量素子C1は、電流源Iから信号電流I_SIGが入力され、信号電流I_SIGに応じた電荷を蓄積する。以下では、電荷を蓄積することにより容量素子C1の一端(高圧側端子)に生じる電圧を電圧Vcと称する。

容量回路X1は、容量素子C1と並列に接続されており、スイッチSW1と、容量素子C2とを備える。スイッチSW1(第1のスイッチ)は、容量素子C1と容量素子C2との間に接続される。容量素子C2(第2の容量素子)は、一端をスイッチSW1に接続され、他端をグラウンドに接続される。容量素子C2は、スイッチSW1を介して、電流源Iから信号電流I_SIGが入力され、信号電流I_SIGに応じた電荷を蓄積する。

容量回路X2は、容量素子C1と並列に接続されており、スイッチSW2と、容量素子C3とを備える。スイッチSW2は、容量素子C1と容量素子C3との間に接続される。容量素子C3は、一端をスイッチSW2に接続され、他端をグラウンドに接続される。容量素子C3は、スイッチSW2を介して、電流源Iから信号電流I_SIGが入力され、信号電流I_SIGに応じた電荷を蓄積する。

比較回路1は、容量素子C1の電圧Vcと参照電圧Vrefとが入力され、電圧Vcと参照電圧Vrefとを比較し、比較結果に応じた信号を出力する。具体的には、比較回路1は、電圧Vcと参照電圧Vrefとが一致するたびに、H(High)を出力し、それ以外の時は、L(Low)を出力する。HとLとは逆であってもよい。

参照電圧Vrefは、所定の定電圧であり、この積分回路に入力されることが想定される最大信号電流I_SIGが入力されたときの電圧Vcより低く設定される。最大信号電流I_SIGが入力されたときの電圧Vcを、以下では電圧V_MAXという(V_MAX>Vref)。

記憶回路2は、比較回路1から比較結果に応じた信号、すなわち、H又はLが入力され、比較回路1の比較結果(H又はL)を記憶するとともに、記憶した比較結果に応じた開閉信号により、スイッチSW1,SW2の開閉を制御する。この積分回路では、2回の比較結果に基づく1.5ビットのAD変換を行うため、記憶回路2は、1回目の比較結果(H又はL)と、2回目の比較結果(H又はL)とをそれぞれ記憶し、1回目の比較結果に基づいてスイッチSW1を開閉し、2回目の比較結果に基づいてスイッチSW2を開閉する。

以下では、記憶回路2が開閉信号としてHを出力するとスイッチSW1,SW2はオンになり、開閉信号としてLを出力するとスイッチSW1,SW2がオフになるものとする。また、記憶回路2は、n回目の比較結果がH(L)の場合、開閉信号としてH(L)を出力するものとする。記憶回路2によるスイッチSW1,SW2の制御方法については後述する。

記憶回路2に記憶された比較結果は、AD変換されたデジタル信号として、デジタル出力端子T_ODから出力される。図1に示すように、この積分回路は、デジタル出力端子T_ODを2つ備え、一方の端子から1回目の比較結果(H又はL)が出力され、他方の端子から2回目の比較結果(H又はL)が出力される。

残差演算回路3は、容量素子C1〜C3による積分値と、記憶回路2に記憶された比較結果(デジタル信号)に応じた積分値と、の差分に応じた電圧V_Rを、この積分回路によるAD変換後の残差信号として、残差出力端子T_ORから出力する。残差演算回路3による残差演算は、例えば、容量素子C1〜C3に蓄積された電荷と、比較結果に応じた電荷と、の差分を計算することにより行われてもよいし、電圧Vcと比較結果に応じた電圧との差分を計算することにより行われてもよい。

次に、本実施形態に係る積分回路の動作について説明する。なお、動作開始前の積分回路では、スイッチSW1,SW2はオフであり、容量素子C1,C2,C3には電荷が蓄積されていないものとする。

まず、この積分回路に、入力端子T_INから信号電流I_SIGが入力されると、信号電流I_SIGに応じた電荷が容量素子C1に蓄積され、容量素子C1の電圧Vcが上昇する。比較回路1は、電圧Vcと参照電圧Vrefとを比較し、電圧Vcが参照電圧Vrefと一致すると(Vc=Vref)、比較結果に応じた信号としてHを出力する。記憶回路2は、Hが入力されると、1回目の比較結果をHと記憶するとともに、スイッチSW1にHを出力する。これにより、スイッチSW1がオンになる。

スイッチSW1がオンになると、容量素子C1と容量素子C2とが並列に接続されるため、容量素子C1に蓄積された電荷が容量素子C1,C2の間で瞬間的に再配分され、容量素子C1,C2の電圧が等しくなる。ここで、容量素子C1,C2の容量をC1,C2で表すと、スイッチSW1をオンにした後の電圧Vcは、Vref×C1/(C1+C2)となり、参照電圧Vrefより低くなる。

その後、信号電流I_SIGに応じた電荷は容量素子C1,C2に蓄積され、再び電圧Vcが上昇する。比較回路1は、電圧Vcと参照電圧Vrefとを比較し、電圧Vcが参照電圧Vrefと一致すると(Vc=Vref)、比較結果に応じた信号として再びHを出力する。記憶回路2は、Hが入力されると、2回目の比較結果をHと記憶するとともに、スイッチSW2にHを出力する。これにより、スイッチSW2がオンになる。

スイッチSW2がオンになると、容量素子C1,C2と容量素子C3とが並列に接続されるため、容量素子C1,C2に蓄積された電荷が容量素子C1〜C3の間で瞬間的に再配分され、容量素子C1〜C3の電圧が等しくなる。スイッチSW2をオンにした後の電圧Vcは、Vref×(C1+C2)/(C1+C2+C3)となり、参照電圧Vrefより低くなる。

その後、信号電流I_SIGに応じた電荷は容量素子C1〜C3に蓄積され、再び電圧Vcが上昇する。

信号電流I_SIGの積分、すなわち、信号電流I_SIGに応じた電荷の蓄積が終了すると、記憶回路2は、信号電流I_SIGをAD変換したデジタル信号として、記憶した比較結果をデジタル出力端子T_ODから出力する。その後、記憶回路2は、記憶した比較結果をリセットする。

また、残差演算回路3は、残差信号として、容量素子C1〜C3による積分値と、比較結果に応じた積分値との差分に応じた電圧V_Rを、残差出力端子T_ORから出力する。

以上説明した通り、本実施形態に係る積分回路では、信号電流I_SIGを積分しながら積分値をAD変換することができる。したがって、この積分回路を用いることにより、AD変換器の回路規模を小型化することができる。

また、この積分回路では、信号電流I_SIGの積分は、積分容量として容量素子C2,C3を追加しながら行われる。このため、比較回路1や記憶回路2の遅延により、スイッチSW1,SW2のオンが遅くなった場合であっても、遅延時間分の信号電流I_SIGは容量素子C1に蓄積される。したがって、この積分回路は、比較回路1や記憶回路2の動作の遅延による積分値への影響を抑制し、高精度なAD変換を実現することができる。

さらに、この積分回路では、AD変換の際に積分値が破棄されず、電圧Vcの低下は、容量素子間の電荷の再配分により実現される。すなわち、AD変換中に、各容量素子に蓄積された電荷の引き抜き(リセット)が行われない。このため、位相余裕の大きい高速な増幅器が不要となり、消費電力を低減することができる。

なお、本実施形態において、積分回路は容量回路を2つ備えるが、これに限られず、容量回路を1つ、或いは3つ以上備える構成も可能である。一般に、積分回路がN個(1≦N)の容量回路を備える場合、容量回路n(1≦n≦N)は、容量素子C1と並列に接続され、スイッチSWn(第1のスイッチ)と容量素子Cn+1(第2の容量素子)とを備え、容量素子Cn+1はスイッチSWnを介して信号電流I_SIGが入力される。

そして、記憶回路2はn回目の比較結果(H又はL)を記憶するとともに、n回目の比較結果に応じてスイッチSWnを開閉する。n回目の比較結果がH(L)の場合、記憶回路2は開閉信号としてH(L)を出力し、スイッチSWnをオン(オフ)にする。積分回路は、信号電流I_SIGの積分中、nを1ずつ増加させながら同様の動作を繰り返し、信号電流I_SIGの積分及びAD変換を行う。

ここで、図2は、残差演算回路3の一例を示す概略構成図である。図2の残差演算回路3は、容量素子C1〜C3に蓄積された電荷と、比較結果に応じた電荷と、の差分を計算することにより残差信号(電圧V_R)を生成する。図2に示すように、この残差演算回路3は、電荷発生回路31と、減算回路32と、容量素子CTとを備える。

電荷発生回路31は、記憶回路2に記憶された比較結果に応じた電荷を発生させ、蓄積する。電荷発生回路31が発生させる電荷は、予め設定される。

減算回路32は、容量素子C1〜C3に蓄積された電荷から、電荷発生回路31が発生させた電荷を減算し、差分の電荷を出力する。

容量素子CT(第3の容量素子)は、減算回路32が出力した電荷を蓄積し、蓄積した電荷に応じた電圧を発生させる。減算回路32が出力した電荷を蓄積することにより生じた容量素子CTの電圧V_Rが、この積分回路の残差信号となる。

なお、図2の残差演算回路3は、一例にすぎず、残差信号を生成可能な任意の構成とすることが可能である。また、残差演算のために、電荷の代わりに電圧Vcを用いてもよい。

(第2実施形態) 次に、第2実施形態に係る積分回路について、図3を参照して説明する。図3は、本実施形態に係る積分回路を示す概略構成図である。図3に示すように、本実施形態に係る積分回路は、スイッチSWR0,SWR1,SWR2と、制御回路4とを備える。他の構成は、第1実施形態と同様である。

スイッチSWR0,SWR1,SWR2(第2のスイッチ)は、それぞれ容量素子C1,C2,C3と並列に接続されたリセットスイッチである。スイッチSWR0〜SWR2がオンになることにより、容量素子C1〜C3に蓄積された電荷が放電される。

制御回路4は、開閉信号によりスイッチSWR0〜SWR2の開閉をそれぞれ制御するとともに、残差演算開始信号により残差演算回路3が残差演算を開始するタイミングを制御する。以下では、残差演算開始信号として、残差演算回路3にHが入力されると残差演算が開始されるものとする。残差演算開始信号は信号電流I_SIGの積分が開始されてから所定時間t₁(第1の所定時間)後にHになり、スイッチSWR0〜SWR2の開閉信号は積分が開始されてから所定時間t₂(>t₁)後にHになるものとする。

この積分回路では、信号電流I_SIGの積分開始時点で、スイッチSWR0〜SWR2はオフになっているものとする。この積分回路で信号電流I_SIGの積分が開始されると、所定時間t₁後に、制御回路4が残差演算開始信号としてHを出力し、残差演算回路3が残差演算を開始する。残差演算が終了し、積分開始から所定時間t₂が経過すると、制御回路4が開閉信号としてHを出力し、スイッチSWR0〜SWR2を全てオンにする。これにより、容量素子C1〜C3に蓄積された電荷が放電され、容量素子C1〜C3が次の信号電流I_SIGを積分可能な状態となる。

以上説明した通り、この積分回路によれば、残差演算の終了後に、スイッチSWR0〜SWR2をオンにし、容量素子C1〜C3に蓄積された電荷を放電することができる。したがって、信号電流I_SIGを繰り返し積分することができる。

なお、積分の際にスイッチSW1がオフの場合、容量素子C2には電荷が蓄積されないため、スイッチSWR1をオンにしなくてもよい。これは、スイッチSWR2についても同様である。このような制御は、例えば、記憶回路2に記憶された比較結果を用いることにより可能となる。

(第3実施形態) 次に、第3実施形態に係る積分回路について、図4〜図9を参照して説明する。図4は、本実施形態に係る積分回路を示す概略構成図である。図4に示すように、本実施形態に係る積分回路は、分流回路5と、信号検出回路6とを備える。他の構成は、第2実施形態と同様である。

分流回路5は、入力端子T_INと容量素子C1との間に接続される。分流回路5は、電流源Iから入力された信号電流I_SIGを所定の比率で分流し、分流した一方の電流を容量素子C1〜C3に入力し、他方の電流を信号検出回路6に入力する。したがって、本実施形態では、積分回路が積分する信号電流I_SIGは、分流回路5により所定の比率で分流された信号電流I_SIGとなる。なお、分流回路5の代わりに、カレントミラー回路のような信号電流I_SIGを複製する回路を備える構成も可能である。

信号検出回路6は、分流回路5により所定の比率で分流された他方の電流が入力され、信号電流I_SIGに含まれる信号成分を検出する。信号検出回路6は、信号成分を検出すると、検出信号を制御回路4に入力する。本実施形態において、制御回路4に検出信号が入力されたタイミングが、信号電流I_SIGの積分開始のタイミングとなる。

この積分回路では、無信号時、すなわち、信号検出回路6により信号成分が検出されていない期間、制御回路4は、開閉信号としてHを出力し、スイッチSWR0〜SWR2をオンにしている。このため、容量素子C1〜C3には、電荷が蓄積されず、積分は行われない。

信号検出回路6が信号成分を検出し、制御回路4に検出信号が入力されると、制御回路4は、開閉信号としてLを出力し、スイッチSWR0〜SWR2を全てオフにする。これにより、信号電流I_SIGの積分が開始される。すなわち、信号検出回路6による検出信号は、積分開始のトリガーとなる。

以降の積分動作は上述の通りであり、比較回路1の比較結果に応じてスイッチSW1,SW2が順次オンにされ、信号電流I_SIGが容量素子C1〜C3によって積分される。そして、制御回路4は、検出信号が入力されてから所定時間t₁後、残差演算回路3に残差演算を開始させ、検出信号が入力されてから所定時間t₂後、スイッチSWR0〜SWR2を全てオンにし、容量素子C1〜C3を放電させる。記憶回路2は、デジタル信号の出力後、記憶した比較結果をリセットし、スイッチSW1,SW2をオフにする。これにより、積分回路は、無信号時の状態に戻り、次の信号電流I_SIGを積分可能となる。

以上説明した通り、この積分回路では、信号検出回路6によって信号電流I_SIGに含まれる信号成分を検出することにより、積分動作の開始タイミングを取得することができる。

ここで、図5は、本実施形態に係る積分回路の信号検出回路6の一例を示す図である。図6に示すように、この信号検出回路6は、低域通過フィルタLPFと、電圧電流変換回路Gmと、比較器Comと、レベルシフト回路LSとを備える。

低域通過フィルタLPF(以下、「フィルタLPF」という)は、入力端子(第1端子)が分流回路5に接続され、出力端子(第2端子)が電圧電流変換回路Gmの入力端子及び比較器Comの正入力端子に接続される。フィルタLPFは、分流回路5から入力された信号電流I_SIGの低域成分(低周波成分)を通過させ、高域成分(高周波成分)を減衰させる。すなわち、遮断周波数以下の周波数成分を低周波成分として通過させ、遮断周波数より大きい周波数成分を高周波成分として減衰させる。フィルタLPFは、1次のフィルタであってもよいし、2次以上の高次のフィルタであってもよい。以下、分流回路5とフィルタLPFの入力端子との接続点をノードN₁といい、フィルタLPFの出力端子と電圧電流変換回路Gmの入力端子との接続点をノードN₂という。

電圧電流変換回路Gm(以下、「変換回路Gm」という)は、入力端子(第1端子)がノードN₂に接続され、出力端子(第2端子)がノードN₁及び比較器Comの第2入力端子に接続される。変換回路Gmは、入力された電圧に応じた電流を出力する。変換回路Gmは、例えば、トランジスタにより構成される。以下、変換回路Gmの出力端子と比較器Comの負入力端子との接続点をノードN₃という。

比較器Comは、正入力端子(第1入力端子)と、負入力端子(第2入力端子)と、出力端子とを備える。正入力端子はノードN₂に接続され、負入力端子はノードN₁及びノードN₃に接続され、出力端子は制御回路4に接続される。比較器Comは、正入力端子から入力される基準電圧と、負入力端子から入力される信号電圧と、を比較して、基準電圧と信号電圧との差に応じた信号を出力する。例えば、比較器Comは、信号電圧が基準電圧より大きい場合、第1の信号を出力し、信号電圧が基準電圧より小さい場合、第2の信号を出力する。比較器Comは、例えば、オペアンプにより構成される。

レベルシフト回路LSは、ノードN₂と比較器Comの正入力端子との間に接続されており、ノードN₂の電圧V₂を所定の電圧V_thだけ降下させて比較器Comに入力する。比較器Comは、入力電圧としてノードN₁の電圧V₁が入力され、基準電圧としてV₂−V_thが入力される。

次に、この信号検出回路の動作について説明する。以下では、信号電流I_SIGの大きさをI(s)、ノードN₁の電圧をV₁(s)、フィルタLPFの出力端子の電圧をV₂(s)、フィルタLPFの伝達関数をHLPF(s)、変換回路Gmの電圧電流変換係数をGm、変換回路Gmの出力抵抗をroと表し、出力抵抗roは電圧電流変換係数の逆数(1/Gm)より十分大きいものとする(ro>1/Gm)。HLPF(s)=1/(1+s/ωc)とすると、比較器Comの負入力端子に入力される信号電圧、すなわち電圧V₁は以下の式で表される。 V₁(s)=I(s)・ro/(1+HLPF(s)・Gm・ro) =I(s)・ro・(1+s/ωc)/(1+Gm・ro+s/ωc)・・・(1)

上記の式(1)において、ωcはフィルタLPFのカットオフ周波数であり、sはラプラス変数である。式(1)より、信号電流I_SIGは、低域成分が略1/Gmのゲインで電圧V₁に変換され、高域成分が略roのゲインで電圧V₁に変換されることがわかる。上述の通り、ro>1/Gmであるから、信号電圧は、信号電流I_SIGの高域成分を低域成分より大きく増幅した電圧V₁となる。

これに対して、比較器Comの正入力端子に入力される基準電圧は以下の式で表される。 V₂(s)−V_th=I(s)ro/(1+Gm・ro+s/ωc)−V_th・・・(2)

上記の式(2)より、信号電流I_SIGは、低域成分が略1/Gmのゲインで電圧V₂に変換され、高域成分が1/Gmより小さいゲインで電圧V₂に変換されることがわかる。

この信号検出回路では、信号電流I_SIGの高域成分を強調して変換した電圧V₁と、信号電流I_SIGの高域成分を抑制して変換した電圧V₂−V_thとを比較器Comで比較して信号電流I_SIGに含まれる信号成分を検出する。信号成分の入力時には、高域成分が多く含まれ、電圧V₁と電圧V₂−V_thとの差が強調されるため、信号電流I_SIGが小さい場合であっても、精度よく信号成分を検出することができる。

また、入力電圧V₁と比較される基準電圧V₂−V_thは、信号電流I_SIGから生成されるため、信号成分を含む信号電流I_SIGの入力頻度の変動に応じて変動する。したがって、信号成分を含む信号電流I_SIGが不定期に入力され、信号電流I_SIGの直流成分が変動する場合であっても、基準電圧は当該直流成分に追従して変動する。これにより、信号検出回路は、信号成分を含む信号電流I_SIGが不定期に入力される場合であっても、信号成分を精度よく検出することができる。

さらに、この信号検出回路は、レベルシフト回路LSによって、信号成分が入力されたか否かを判定するための閾値電圧V_thを任意に設定することができるため、信号電流I_SIGの直流成分の揺らぎや比較器Comの入力オフセットに起因する誤検出を抑制することができる。

図4のような信号検出回路6を用いることにより、信号成分を精度よく検出することができるため、積分動作の開始タイミングが正確になる。したがって、積分回路の積分精度を向上させることができる。

図6は、本実施形態に係る積分回路の残差演算回路3の一例を示す図である。図6に示すように、この残差演算回路3は、容量素子CD1,CD2と、スイッチSWD11,SWD12,SWD21,SWD22,SWTと、増幅回路AMPと、容量素子CTと、AND回路AND1,AND2と、を備える。上述の電荷発生回路31及び減算回路32は、容量素子CD1,CD2と、スイッチSWD11,SWD12,SWD21,SWD22,SWTと、増幅回路AMPと、AND回路AND1,AND2とにより構成され、スイッチSWD11,SWD12,SWD21,SWD22が切り替わることにより、それぞれの機能が実現される。

増幅回路AMPは、容量素子CTと並列に接続され、容量素子C1〜C3に蓄積された電荷を負帰還により容量素子CTに転送する。増幅回路AMPの出力端子は、残差出力端子T_ORと接続される。

スイッチSWTは、容量素子C1及び容量回路X1,X2と残差演算回路3との間を接続又は開放するスイッチであり、制御回路4からの残差演算開始信号により開閉される。スイッチSWTは、残差演算開始信号がHのときオンになり、Lのときオフになる。

容量素子CD1は、比較回路1の1回目の比較結果に応じた電荷を発生させて蓄積する。容量素子CD1は、一端をスイッチSWD11と接続され、他端をスイッチSWD12と接続される。

スイッチSWD11,SWD12は、切り替え可能なスイッチである。スイッチSWD11は、容量素子CD1の一端を、グラウンド又は容量素子CTと接続する。スイッチSWD12は、容量素子CD1の他端を、参照電圧Vrefの電圧源又はグラウンドと接続する。スイッチSWD11,SWD12は、AND回路AND1からの切替信号により接続を切り替えられる。

AND回路AND1は、記憶回路2から1回目の比較結果が入力され、制御回路4から残差演算開始信号が入力され、スイッチSWD11,SWD12の接続を切り替える切替信号(H又はL)を出力する。具体的には、AND回路AND1は、1回目の比較結果がH、かつ、残差演算開始信号がHのとき、切替信号Hを出力し、それ以外の時は切替信号としてLを出力する。

AND回路AND1の切替信号がLの時、容量素子CD1は、スイッチSWD11,SWD12によって、参照電圧Vrefの電圧源とグラウンドとの間に接続される。したがって、容量素子CD1には、参照電圧Vrefと容量素子CD1の容量CD1に応じた電荷が発生して蓄積される。これにより、電荷発生回路31の機能が実現される。

AND回路AND1の切替信号がHの時、容量素子CD1は、スイッチSWD11,SWD12によって、容量素子CTとグラウンドとの間に接続される。切替信号がLの間に容量素子CD1の一端には−Vref×CD1の電荷が蓄積されるため、切替信号がHになると、容量素子CTからVref×CD1の電荷が引き抜かれる。これにより、減算回路32の機能が実現される。

容量素子CD2は、比較回路1の2回目の比較結果に応じた電荷を発生させて蓄積する。容量素子CD2は、一端をスイッチSWD21と接続され、他端をスイッチSWD22と接続される。

スイッチSWD21,SWD22は、切り替え可能なスイッチである。スイッチSWD21は、容量素子CD2の一端を、グラウンド又は容量素子CTと接続する。スイッチSWD22は、容量素子CD2の他端を、参照電圧Vrefの電圧源又はグラウンドと接続する。スイッチSWD21,SWD22は、AND回路AND2からの切替信号により接続を切り替えられる。

AND回路AND2は、記憶回路2から2回目の比較結果が入力され、制御回路4から残差演算開始信号が入力され、スイッチSWD21,SWD22の接続を切り替える切替信号(H又はL)を出力する。具体的には、AND回路AND2は、2回目の比較結果がH、かつ、残差演算開始信号がHのとき、切替信号Hを出力し、それ以外の時は切替信号としてLを出力する。

AND回路AND2の切替信号がLの時、容量素子CD2は、スイッチSWD21,SWD22によって、参照電圧Vrefの電圧源とグラウンドとの間に接続される。したがって、容量素子CD2には、参照電圧Vrefと容量素子CD2の容量CD2に応じた電荷が発生して蓄積される。これにより、電荷発生回路31の機能が実現される。

AND回路AND2の切替信号がHの時、容量素子CD2は、スイッチSWD21,SWD22によって、容量素子CTとグラウンドとの間に接続される。切替信号がLの間に容量素子CD2の一端には−Vref×CD2の電荷が蓄積されるため、切替信号がHになると、容量素子CTからVref×CD2の電荷が引き抜かれる。これにより、減算回路32の機能が実現される。

この残差演算回路3では、信号検出回路6が信号成分を検出し、制御回路4に検出信号が入力されると、容量素子C1〜C3により信号電流I_SIGの積分が開始される。その後、所定時間t₁が経過すると、制御回路4から残差演算開始信号としてHが出力される。これにより、スイッチSWTがオンになる。また、1回目の比較結果がHの場合、AND回路AND1の切替信号がHになり、容量素子CD1が容量素子CTに接続される。さらに、2回目の比較結果がHの場合、AND回路AND2の切替信号がHになり、容量素子CD2が容量素子CTに接続される。

これにより、容量素子C1〜C3から電荷が容量素子CTに転送されるとともに、容量素子CTから容量素子CD1,CD2へ、比較結果に応じた電荷が引き抜かれ、残りの電荷が容量素子CTに残り、残差信号として容量素子CTの電圧V_Rが出力される。これにより、残差演算が実現される。

ここで、図7は、この積分回路における、積分値と電圧Vcとの関係を示す図である。上記の積分値とは、容量素子C1〜C3に蓄積された電荷の量のことである。図7において、横軸は積分値を示し、縦軸は容量素子C1の電圧Vcを示し、Qは最大信号電流I_SIGが入力されたときの積分値を示す。このとき、Q=V_MAX×(C1+C2+C3)となる。参照電圧VrefはVref=V_MAX×3/4に設定され、容量素子C1〜C3の容量はそれぞれC1=18C(F)、C2=12C(F)、C3=6C(F)に設定されているものとする。ここで、Cは所定の容量を表している。

このように設定された積分回路に信号電流I_SIGが入力されると、まず、信号電流I_SIGにより容量素子C1に電荷が蓄積され電圧Vcが上昇する。容量素子C1にQ×3/8の電荷が蓄積されると、Vc=Vrefとなり、比較回路1が比較結果としてHを出力する。記憶回路2は、1回目の比較結果としてHを記憶するとともに、スイッチSW1に開閉信号としてHを出力し、スイッチSW1をオンにする。これにより、容量素子C1に蓄積された電荷(=Q×3/8)が容量素子C1,C2に再配分され、電圧Vcは、V_MAX×9/20まで低下する。

その後、容量素子C1,C2に電荷が蓄積され、電圧Vcが上昇する。容量素子C1,C2にQ×5/8の電荷が蓄積されると、再びVc=Vrefとなり、比較回路1が比較結果としてHを出力する。記憶回路2は、2回目の比較結果としてHを記憶するとともに、スイッチSW2に開閉信号としてHを出力し、スイッチSW2をオンにする。これにより、容量素子C1,C2に蓄積された電荷(=Q×5/8)が容量素子C1〜C3に再配分され、電圧Vcは、V_MAX×5/8まで低下する。

その後は、容量素子C1〜C3により信号電流I_SIGの積分が継続される。図6の積分回路は、1.5ビットのAD変換を行う構成のため、比較回数は2回までであり、電圧Vcが参照電圧Vrefを越えても、Vc≦V_MAXの範囲で積分を継続する。

この積分回路では、容量素子C1〜C3に蓄積された電荷(積分値)から、比較結果に応じた電荷を引き抜き、残った電荷が容量素子CTに残る。そして、残った電荷により生じる容量素子CTの電圧V_Rが残差信号となる。

ここで、図8は、この積分回路における、積分値と電圧V_Rとの関係を示す図である。図8において、横軸は積分値を示し、縦軸は残差演算後の電圧V_Rを示す。最大信号電流I_SIGが入力された時、V_R=V_MAXとなるように、容量素子CTの容量はCT=18C(F)に設定されているものとする。

1.5ビットのAD変換を実現するためには、残差演算後の電圧V_Rが所定の電圧で一定となるように、積分値から電荷を減算する必要がある。図8の場合、積分値がQ×3/8,Q×5/8の時にそれぞれ残差演算が行われているが、いずれの場合も、残差演算後の電圧V_Rは、V_R=V_MAX/4で一定となっている。なお、残差演算後の電圧V_Rは、V_MAX/4は、任意に設定可能であるが、0より大きい値に設定するのが好ましい。これにより、容量素子C1〜C3,CT,CD1,CD2に蓄積された電荷のオフセットによる影響を抑制することができる。

図8において、積分値がQ×3/8未満の場合、すなわち、電圧Vcが参照電圧Vrefと1回も一致しない場合、残差演算は行われない。積分値がQ×3/8以上Q×5/8未満の場合、すなわち、電圧Vcが参照電圧Vrefと1回だけ一致した場合、残差演算回路3により積分値からQ/4の電荷が減算される。積分値がQ×5/8以上の場合、すなわち、電圧Vcが参照電圧Vrefと2回一致した場合、残差演算回路3により積分値からQ/2の電荷が減算される。

上記のような電荷の減算は、例えば、容量素子CD1,CD2の容量を、CD1=CD2=12C(F)と設定することにより実現できる。これにより、Vref×CD1=Vref×CD2=V_MAX×3/4×12C=Q/4となる。したがって、電圧Vcが参照電圧Vrefと1回だけ一致した場合、容量素子CD1に蓄積されたQ/4の電荷が減算され、電圧Vcが参照電圧Vrefと2回一致した場合、容量素子CD1,CD2に蓄積されたQ/2(Q/4+Q/4)の電荷が減算される。

なお、図6の残差演算回路3では、電圧Vcが参照電圧Vrefと2回一致した場合、容量素子CD1,CD2の両方に蓄積された電荷を減算する構成となっているが、容量素子CD2の電荷のみを減算する構成としてもよい。この場合、図9に示すように、AND回路AND1に2回目の比較結果を反転して入力するとともに、容量素子CD2の容量をCD2=24C(F)とすればよい。

(第4実施形態) 次に、第4実施形態に係る積分回路について、図10を参照して説明する。図10は、本実施形態に係る積分回路を示す概略構成図である。図10に示すように、本実施形態に係る積分回路は、AND回路AND3と、AND回路AND4と、OR回路OR1と、OR回路OR2とを備える。他の構成は、第3実施形態と同様である。本実施形態の積分回路では、信号電流I_SIGの積分が開始されてから所定時間t₃(第2の所定時間)(

1)後にスイッチSW1,SW2がオンになり、容量素子C1〜C3に蓄積された電荷が再配分される。そして、所定時間t

₁後にスイッチSW1,SW2がオフになるとともに残差演算が開始される。

OR回路OR1は、記憶回路2から比較回路1による1回目の比較結果が入力され、制御回路4から再配分開始信号が入力され、出力信号(H又はL)を出力する。具体的には、OR回路OR1は、1回目の比較結果及び再配分開始信号の少なくとも一方としてHが入力されたとき出力信号としてHを出力し、それ以外の時は出力信号としてLを出力する。再配分開始信号は、信号検出回路6が信号検出後、所定時間t₃後にHになる信号である。

AND回路AND3は、OR回路OR1の出力信号が入力され、制御回路4から積分信号が入力され、スイッチSW1に開閉信号を出力する。積分信号は、信号成分が検出されるとHになり、所定時間t₁にLになる信号である。AND回路AND3は、OR回路OR1の出力信号がH、かつ積分信号がHのときにHを出力し、それ以外の時はLを出力する。

OR回路OR2は、記憶回路2から比較回路1による2回目の比較結果が入力され、制御回路4から再配分開始信号が入力され、出力信号(H又はL)を出力する。具体的には、OR回路OR2は、2回目の比較結果及び再配分開始信号の少なくとも一方としてHが入力されたとき出力信号としてHを出力し、それ以外の時は出力信号としてLを出力する。

AND回路AND4は、OR回路OR2の出力信号が入力され、制御回路4から積分信号が入力され、スイッチSW2に開閉信号を出力する。AND回路AND4は、OR回路OR2の出力信号がH、かつ積分信号がHのときにHを出力し、それ以外の時はLを出力する。

この積分回路では、信号検出回路6が信号成分を検出すると、積分信号がHになるとともに、信号電流I_SIGの積分が開始する。電圧Vcが参照電圧Vrefと1回目に一致すると、1回目の比較結果がHになり、OR回路OR1がHを出力し、AND回路AND3の開閉信号がHになる。これにより、スイッチSW1がオンになり、容量素子C1,C2による積分が開始させる。同様に、電圧Vcが参照電圧Vrefと2回目に一致すると、2回目の比較結果がHになり、OR回路OR2がHを出力し、AND回路AND4の開閉信号がHになる。これにより、スイッチSW2がオンになり、容量素子C1〜C3による積分が開始させる。ここまでの動作は、上述の各実施形態と同様である。

その後、信号検出から所定時間t₃が経過すると、再配分開始信号がHになる。これにより、比較結果に関わらず、OR回路OR1及びOR回路OR2の出力がいずれもHになり、AND回路3及びAND回路AND4の出力がいずれもHになる。したがって、スイッチSW1,SW2がいずれもオンになる。各容量素子に蓄積された電荷は、スイッチSW1,SW2がいずれもオンになることにより、容量素子C1〜C3に再配分される。

その後、信号検出から所定時間t₁が経過すると積分信号はLになり、AND回路AND3,AND4の出力がLになる。これにより、スイッチSW1,SW2がオフになる。また、演算開始信号がHになり、残差演算が開始される。したがって、残差演算は、再配分後に容量素子C1に蓄積された電荷により行われる。

以上説明した通り、本実施形態の積分回路によれば、残差演算を再配分後の容量素子C1に蓄積された電荷により行うことができる。再配分により、残差演算に用いられる電荷は、再配分前のC1/(C1+C2+C3)倍となっているため、残差演算のために電荷発生回路31が発生させる電荷もC1/(C1+C2+C3)倍となる。このために、容量素子CD1,CD2の容量をC1/(C1+C2+C3)倍に削減し、積分回路の回路面積を縮小させることができる。

(第5実施形態) 次に、第5実施形態に係る積分回路について、図11及び図12を参照して説明する。図11は、本実施形態に係る積分回路を示す概略構成図である。図11に示すように、本実施形態に係る積分回路は、容量素子C1Bと、容量回路X1B,X2Bと、分流回路5と、カレントミラー回路7とを備える。他の構成は第1実施形態と同様である。

なお、図11における容量素子C1A及び容量回路X1A,X2Aは、図1における容量素子C1及び容量回路X1,X2と同一の構成である。図1において、容量素子C1,C2,C3は、他端をグラウンドに接続されたが、本実施形態では、容量素子C1A,C2A,C3Aは、他端を基準電圧Vref2の電圧源に接続される。分流回路5は、第3実施形態で説明した通りである。

カレントミラー回路7は、分流回路5と容量素子C1B及び容量回路X1B,X2Bとの間に接続されており、分流回路5により分流された信号電流I_SIGを複製して出力する。

容量素子C1B(第4の容量素子)は、一端をカレントミラー回路7と接続され、他端を容量素子C1Aの他端と接続されている。このため、容量素子C1A,C1Bの他端には、基準電圧Vref2が印加される。容量素子C1Bには、カレントミラー回路7により複製された信号電流I_SIGが折り返して入力される。

容量回路X1Bは、容量素子C1Bと並列に接続されており、スイッチSW1Bと、容量素子C2Bとを備える。スイッチSW1B(第3のスイッチ)は、カレントミラー回路7と容量素子C2Bとの間に接続される。スイッチSW1Bは、スイッチSW1Aと同様の開閉信号により開閉を制御される。容量素子C2B(第5の容量素子)は、一端をスイッチSW1Bに接続され、他端を容量素子C2Aの他端と接続される。これにより、容量素子C2A,C2Bの他端には、基準電圧Vref2が印加される。容量素子C2Bには、カレントミラー回路7により複製された信号電流I_SIGが折り返して入力される。

容量回路X2Bは、容量素子C1Bと並列に接続されており、スイッチSW2Bと、容量素子C3Bとを備える。スイッチSW2B(第4のスイッチ)は、カレントミラー回路7と容量素子C3Bとの間に接続される。スイッチSW2Bは、スイッチSW2Aと同様の開閉信号により開閉を制御される。容量素子C3B(第5の容量素子)は、一端をスイッチSW2Bに接続され、他端を容量素子C3Aの他端と接続される。これにより、容量素子C3A,C3Bの他端には、基準電圧Vref2が印加される。容量素子C3Bには、カレントミラー回路7により複製された信号電流I_SIGが折り返して入力される。

本実施形態において、残差演算回路3は、容量素子C1A〜C3Aによる積分値に基づく残差信号と、容量素子C1B〜C3Bによる積分値に基づく残差信号と、をそれぞれ出力する。そのため、図11に示すように、この積分回路は、残差出力端子T_ORを2つ備える。

このような構成により、本実施形態に係る積分回路では、基準電圧Vref2を中心とした差動信号として、残差信号を出力することができる。

図12は、本実施形態に係る積分回路の他の例を示す図である。図12の積分回路は、制御回路4と、信号検出回路6と、をさらに備える。この積分回路では、カレントミラー回路7の出力が2系統設けられ、一方が差動側、すなわち、容量素子C1B及び容量回路X1B,X2Bと接続され、他方が信号検出回路6と接続されている。

このような構成によれば、信号成分を検出することができるとともに、分流回路5から入力された信号電流I_SIGを減少させることなく差動側に入力して積分することができる。したがって、信号電流I_SIGの減少による信号対雑音比の劣化を抑制することができる。

なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。

1:比較回路、2:記憶回路、3:残差演算回路、4:制御回路、5:分流回路、6:信号検出回路、7:カレントミラー回路、31:電荷発生回路、32:減算回路、X:容量回路、C:容量素子、S:スイッチ、I:電流源、T_IN:入力端子、T_OR:残差出力端子、T_OD:デジタル出力端子、AND:AND回路、OR:OR回路