スイッチトキャパシタ回路及びその駆動方法

本開示は、スイッチトキャパシタ回路及びその駆動方法に関し、特に、相関レベルシフト動作を行うスイッチトキャパシタ回路に関する。

従来のスイッチトキャパシタ回路を用いた積分器及びサンプルホールド回路においては、スイッチトキャパシタ回路の反転アンプのゲインにより、それらの精度が決定される。しかしながら、一般に、高ゲインアンプには大きな消費電流や遅い動作速度に難点があるため、上記積分器及びサンプルホールド回路を、高ゲインアンプを用いて高精度化する場合には、消費電力や速度の課題がある。

これに対して、高速動作を行う反転アンプとして、インバータをそのままアンプとして用いる手法が提案されている(非特許文献1)。インバータ型アンプは非線形動作時に大電流駆動を行うことができるため、高速反転アンプに適する。しかしながら、ゲインは高々30dB程度であり、積分器やサンプルホールド回路等に組み込んでも、それら単体では高精度を実現することは不可能である。

これを解決するために、相関レベルシフト(Correlated Level Shifting:以下、CLSと記す)技術が提案されている(非特許文献2)。このCLS技術を、例えば、積分回路やサンプルホールド回路に適用する場合、蓄積容量に並列に接続された補償容量を充電した後に、当該補償容量をアンプ出力端子と積分容量との間に直列に接続し直すことで、出力電圧の「上げ底」(レベルシフト)を実現している。この場合、「上げ底」(レベルシフト)の底の部分に位置するアンプ出力端の電圧を自己フィードバック状態とほぼ等しくできるため、出力変動による入力換算オフセットが最小化され、低いゲインのアンプを用いているにもかかわらず、あたかも高いゲインのアンプを用いたに等しい高精度積分器を実現することができる。

図17は、非特許文献2に開示された従来のスイッチトキャパシタ回路の構成図である。同図に開示されたスイッチトキャパシタ回路は、CLS技術を組み込んでおり、2倍増幅器として動作する。このスイッチトキャパシタ回路は、容量1001、1002及び1004と、演算増幅器1003と、スイッチ1005、1006、1007及び1008と、基準電圧源1009と、入力端子1010と、出力端子1011とで構成される。動作にあたっては、各スイッチのオンオフ制御により、サンプリング期間、転送期間、及びCLS期間に順番に遷移する。なお、スイッチトキャパシタ回路であるため、各期間は同一時刻で互いに重なり合ってはならない。以下、上記スイッチトキャパシタ回路の動作を、上記期間ごとに説明する。

図18A、図18B及び図18Cは、それぞれ、非特許文献2に開示されたスイッチトキャパシタ回路のサンプリング期間、転送期間、及びCLS期間における接続関係を表す回路図である。

まず、図18Aに示されるように、サンプリング期間では、スイッチ1005及び1006は入力端子1010と接続され、スイッチ1007は短絡され、スイッチ1008の一方により基準電圧源1009と容量1004とが接続され、他方により演算増幅器1003の出力端と出力端子1011とが接続される。このとき、入力端子1010の電圧をVin[V]、基準電圧源1009の基準電圧を0[V]とすると、容量1001には図中左側を正極としてC・Vin[C]の電荷が蓄積される。一方、容量1002には図中右側を正極としてC・Vin[C]の電荷が蓄積される。

次に、図18Bに示されるように、転送期間では、スイッチ1005は基準電圧源1009と接続され、スイッチ1006は出力端子1011と接続され、スイッチ1007は開放され、スイッチ1008の接続関係は維持される。このとき、容量1001に蓄積された電荷は、全て容量1002に転送されようとする。つまり、容量1002の両端電圧は2Vin[V]になろうとする。また、容量1004も演算増幅器1003に駆動されて、その両端電圧は2Vin[V]になろうとする。

しかしながら、演算増幅器1003のゲインが充分でない場合、演算増幅器1003の負入力端子の電圧(すなわち、システムの仮想接地電圧)が浮き上がってしまう。このため、容量1001の電荷は、完全には容量1002に転送されず、出力端子1011の電圧は正確に2Vin[V]とはならない。これは、演算増幅器1003の出力端電圧が約2Vin[V]となり、仮想接地電圧(=基準電圧源1009の電圧)から大きくずれてしまうため生じる。

次に、図18Cに示されるように、CLS期間では、スイッチ1005、1006及び1007の接続関係は維持され、スイッチ1008の一方により演算増幅器1003の出力端と容量1004とが接続され、他方は開放される。このとき、演算増幅器1003の出力端と出力端子1011との間に容量1004が挿入される。容量1004には約2Vin[V]の両端電圧があるため、これが「上げ底効果」(レベルシフト効果)となり、約2Vin[V]であった演算増幅器1003の出力端の電圧は基準電圧源1009の電圧(=0V)とほぼ等しい電圧になる。これにより、演算増幅器1003の負入力端電圧(=システムの仮想接地電圧)の浮き上がりが大きく抑制されるので、容量1001の電荷はほぼ完全に容量1002に転送される。よって、結果的に、容量1002の両端電圧は、ほとんど2Vinと等しくなり、低いゲインの演算増幅器を用いているにもかかわらず、高精度な2倍増幅動作を達成できる。

Y.Chae,et al.,“A 2.1M Pixels, 120 Frames/s CMOS Image Sensor With Column−Parallel ΔΣADC Architecture,” IEEE J.Solid−State Circuits, vol.46,no.1,pp.236−247,Jan.2011.

B.R.Gregoire,et al.,“An Over−60dB True Rail−to−Rail Performance Using Correlated Level Shifting and an OpampWith Only 30dB Loop Gain,” IEEE J.Solid−State Circuits, vol.43,no.12,pp.2620−2630,Dec.2008.

しかしながら、前述した非特許文献2に開示されたスイッチトキャパシタ回路では、差動型の演算増幅器を用いているため、回路動作の高速化、低消費電力化及び回路の小面積化ができないという課題を有する。

そこで、本発明は、回路動作の高速化、低消費電力化及び小面積化が可能であり、かつ、高精度であるスイッチトキャパシタ回路及びその駆動方法を提供することを目的とする。

上記目的を達成するために、本発明の一形態に係るスイッチトキャパシタ回路は、入力電圧が入力される第1入力端子と、出力電圧が出力される第1出力端子と、第1端子と第2端子とを有し、前記第1端子に前記入力電圧が印加されるように配置されたサンプリング容量と、第3端子と第4端子とを有し、前記第3端子が前記第2端子と接続された第1クランプ容量と、第2入力端子と第2出力端子とを有し、前記第2入力端子が前記第4端子と接続された第1反転増幅器と、第5端子と第6端子とを有し、前記第6端子が前記第1出力端子と接続されたレベルシフト容量と、第7端子と第8端子とを有し、前記第2出力端子と前記第5端子との電気経路上に配置された第2クランプ容量と、第9端子と第10端子とを有し、前記第9端子が前記第2端子に接続されるよう、かつ、前記第10端子が前記第6端子に接続されるように配置された蓄積容量とを具備する。

本発明に係るスイッチトキャパシタ回路及びその駆動方法によれば、差動型の演算増幅器でなく、シングルエンド型の反転増幅器を用いていることから、高速動作、低消費電力及び小面積を実現でき、かつ、出力電圧にオフセット電圧が印加されない高精度な積分動作及びサンプルホールド動作が可能となる。

図1は、2倍増幅器を有するスイッチトキャパシタを適用した積分器の一例を示す回路構成図である。

図2Aは、2倍増幅器を有するスイッチトキャパシタを適用した積分器のサンプリング期間における接続関係を表す回路図である。

図2Bは、2倍増幅器を有するスイッチトキャパシタを適用した積分器の転送期間における接続関係を表す回路図である。

図2Cは、2倍増幅器を有するスイッチトキャパシタを適用した積分器のCLS期間における接続関係を表す回路図である。

図3は、実施の形態1に係るスイッチトキャパシタ回路の機能ブロック図である。

図4は、実施の形態1に係るスイッチトキャパシタ回路の回路構成図である。

図5Aは、実施の形態1に係るスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。

図5Bは、実施の形態1に係るスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。

図5Cは、実施の形態1に係るスイッチトキャパシタ回路のCLS期間における接続関係を表す回路図である。

図6は、スイッチトカレント型のバイアス回路を具備したインバータ回路の一例を示す回路図である。

図7Aは、非特許文献1に開示された従来の積分器の積分特性を表すグラフである。

図7Bは、実施の形態1に係るスイッチトキャパシタ回路の積分特性と非特許文献1に開示された従来の積分器の積分特性とを比較するグラフである。

図7Cは、積分回数と1積分動作あたりの出力電圧変化との関係を表すグラフである。

図8は、実施の形態2に係るスイッチトキャパシタ回路の機能ブロック図である。

図9は、実施の形態2に係るスイッチトキャパシタ回路の回路構成図である。

図10Aは、実施の形態2に係るスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。

図10Bは、実施の形態2に係るスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。

図10Cは、実施の形態2に係るスイッチトキャパシタ回路のCLS期間における接続関係を表す回路図である。

図11Aは、実施の形態3及び4に係る蓄積容量部の構成図である。

図11Bは、実施の形態3の変形例及び実施の形態4の変形例に係る蓄積容量部の構成図である。

図12Aは、実施の形態3及びその変形例に係る制御信号のタイミングチャートである。

図12Bは、実施の形態4及びその変形例に係る制御信号のタイミングチャートである。

図13は、本開示の積分器を備えるΔΣ変調器のブロック構成図である。

図14は、本開示のΔΣ変調器を備えるセンサ回路のブロック構成図である。

図15は、本開示のAD変換器を備える撮像素子のブロック構成図である。

図16Aは、デジタルスチルカメラの一例を示す外観図である。

図16Bは、本開示の撮像素子を備えるデジタルカメラのブロック構成図である。

図17は、非特許文献2に開示された従来のスイッチトキャパシタ回路の構成図である。

図18Aは、非特許文献2に開示された従来のスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。

図18Bは、非特許文献2に開示された従来のスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。

図18Cは、非特許文献2に開示された従来のスイッチトキャパシタ回路のCLS期間における接続関係を表す回路図である。

(発明の基礎となった知見) 本発明者は、以下の課題を見出した。

非特許文献2に開示された従来のスイッチトキャパシタ回路では、2倍増幅の例のみが開示されている。そこで、まず、上記従来技術を積分回路に一般化した上で、本発明にて解決する課題を説明する。

図1は、2倍増幅器を有するスイッチトキャパシタを適用した積分器の一例を示す回路構成図である。同図に示された積分器100は、容量101、102及び104と、演算増幅器103と、スイッチ105、106、107、108及び109と、基準電圧源110と、入力端子111と、出力端子112とで構成される。積分器100の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間及びCLS期間に順番に遷移する。なお、スイッチトキャパシタ回路を基本動作とするため、各期間は同一時刻で互いに重なり合ってはならない。以下、上記積分器100の動作を、上記期間ごとに説明する。

図2A、図2B及び図2Cは、それぞれ、2倍増幅器を有するスイッチトキャパシタを適用した積分器のサンプリング期間、転送期間、及びCLS期間における接続関係を表す回路図である。

まず、図2Aに示されるように、サンプリング期間では、スイッチ105及び109は短絡、スイッチ106及び108は開放、スイッチ107の一方により基準電圧源110と容量104とが接続され、スイッチ107の他方により演算増幅器103の出力端と出力端子112とが接続される。このとき、入力端子111の電圧をVin[V]、基準電圧源110の基準電圧を0Vとすると、容量101には図中左側を正極としてCs・Vin[C]の電荷が蓄積される。一方、容量102は、過去の状態を保持している。ここでは、説明を簡単にするため、容量102の初期電荷を0[C]とする。

次に、図2Bに示されるように、転送期間では、スイッチ105及び109は開放、スイッチ106及び108は短絡、スイッチ107は上記接続を維持する。このとき、容量101に蓄積された電荷は、全て容量102に転送されようとする。つまり、容量102の両端電圧は、Cs・Vin/Ci[V]になろうとする。また、容量104も演算増幅器103に駆動され、その両端電圧はCs・Vin/Ci[V]になろうとする。

しかしながら、演算増幅器103のゲインが充分でない場合、演算増幅器103の負入力端子の電圧(すなわち、システムの仮想接地電圧)が浮き上がってしまう。このため、容量101の電荷は、完全には容量102に転送されず、出力端子112の電圧は、正確にCs・Vin/Ci[V]とはならない。これは、演算増幅器103の出力端の電圧が約Cs・Vin/Ci[V]となり、仮想接地電圧(=基準電圧源110の電圧)から大きくずれてしまうため生じる。

次に、図2Cに示されるように、CLS期間では、スイッチ105及び109は開放を維持、スイッチ106及び108は短絡を維持、スイッチ107の一方により演算増幅器103の出力端と容量104とが接続され、スイッチ107の他方は開放される。このとき、演算増幅器103の出力端と出力端子112との間に容量104が挿入される。容量104には約Cs・Vin/Ci[V]の両端電圧があるため、これが「上げ底効果」(レベルシフト効果)となり、約Cs・Vin/Ci[V]であった演算増幅器103の出力端の電圧は基準電圧源110の基準電圧(=0V)とほぼ等しい電圧になる。これにより、演算増幅器103の負入力端電圧(=システムの仮想接地電圧)の浮き上がりが大きく抑制されるので、容量101の電荷は、ほぼ完全に容量102に転送される。よって、結果的に、容量102の両端電圧は、ほとんどCs・Vin/Ci[V]と等しくなり、低いゲインの演算増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。

以降、上記サンプリング期間から上記CLS期間を繰り返すことで、低いゲインの演算増幅器を用いているにもかかわらず、高精度な積分動作を達成できる。

しかしながら、図1に示された積分器100では、差動型の演算増幅器103が用いられているため、高速動作、低消費電力及び小面積という観点からは十分でない。やはり、シングルエンド型の反転増幅器を用いる方が上記観点では優れている。

そこで、本発明は、上記課題を解決するものであり、高速動作、低消費電力、小面積が可能であり、かつ、高精度であるスイッチトキャパシタ回路及びその駆動方法、さらには、当該スイッチトキャパシタ回路を適用した積分器を提供することを目的とする。

以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中の同一又は相当部分には同一の符号を付しその説明は繰り返さない。

なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲によって特定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。

上記目的を達成するために、本発明の一形態に係るスイッチトキャパシタ回路は、入力電圧が入力される第1入力端子と、出力電圧が出力される第1出力端子と、第1端子と第2端子とを有し、前記第1端子に前記入力電圧が印加されるように配置されたサンプリング容量と、第3端子と第4端子とを有し、前記第3端子が前記第2端子と接続された第1クランプ容量と、第2入力端子と第2出力端子とを有し、前記第2入力端子が前記第4端子と接続された第1反転増幅器と、第5端子と第6端子とを有し、前記第6端子が前記第1出力端子と接続されたレベルシフト容量と、第7端子と第8端子とを有し、前記第2出力端子と前記第5端子との電気経路上に配置された第2クランプ容量と、第9端子と第10端子とを有し、前記第9端子が前記第2端子に接続されるよう、かつ、前記第10端子が前記第6端子に接続されるように配置された蓄積容量とを具備する。

この構成によれば、第2クランプ容量及びレベルシフト容量を、入力電圧をサンプリングする期間、サンプリングされた電圧を転送する期間、及び第1反転増幅器の第2出力端子の電圧をレベルシフトする期間に応じて、適宜、第1反転増幅器の第2出力端子と第1出力端子との間に配置することにより、当該第1反転増幅器が低ゲインであっても、出力電圧にオフセット電圧が印加されない高精度な積分動作またはサンプルホールド動作を実現することが可能となる。

また、前記第2クランプ容量は、前記第2入力端子と前記第2出力端子とが接続された短絡状態であるときに、前記第1反転増幅器の短絡電圧と基準電圧との電位差をサンプリングし、前記レベルシフト容量は、前記第2クランプ容量の前記第8端子と前記第1出力端子との間に電気的に直列挿入されたときに、前記第2出力端子の電圧レベルをシフトする。

また、サンプリング期間において、前記サンプリング容量は、前記第1端子に入力された前記入力電圧と基準電圧との電位差をサンプリングし、前記第1クランプ容量及び第2クランプ容量は、それぞれ、前記第2入力端子と前記第2出力端子とが接続されて短絡状態となった前記第1反転増幅器の短絡電圧と前記基準電圧との電位差をサンプリングし、前記第5端子と前記第6端子とが短絡され、前記蓄積容量を介した前記第2端子から前記第1出力端子に至る経路は開放される。

また、前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、及び、転送された前記電圧により前記第2出力端子の電圧レベルがシフトするレベルシフト期間において、前記サンプリング容量の前記第1端子は前記基準電圧となり、前記第1クランプ容量は、前記サンプリング期間においてサンプリングされた電位差が保持された状態で、前記第2端子と前記第1入力端子との間に電気的に直列挿入され、前記転送期間において、前記レベルシフト容量は、前記基準電圧と前記第2出力端子の電圧との電位差を保持し、前記レベルシフト期間において、前記レベルシフト容量は、前記転送期間において保持された電位差を保持した状態で、前記第8端子と前記第1出力端子との間に電気的に直列挿入される。

上記構成によれば、サンプリング期間では、第1及び第2クランプ容量には第1反転増幅器の短絡電圧が保持される。また、サンプリング容量には、第1電極を正極として入力電圧に対応した電荷が蓄積される。次に、転送期間では、サンプリング容量に蓄積された電荷は、蓄積容量に転送されようとするが、反転増幅器が低ゲインである場合、第2入力端子の電圧が短絡電圧から浮き上がってしまう。また、同時に、第3端子の電圧が基準電圧から浮き上がってしまう。このため、サンプリング容量の電荷は、完全には蓄積容量に転送されず、出力端子の電圧は、正確に、蓄積容量とサンプリング容量との容量比に対応した電圧とはならない。上記転送期間に続く期間では、第2出力端子と第1出力端子との間に、レベルシフト容量及び第2クランプ容量が直列に挿入される。これにより、第2出力端子の電圧が、短絡電圧とほぼ等しい電圧になる。これにより、システムの仮想接地端子である第2端子の浮き上がりが大きく抑制されるので、サンプリング容量の電荷は、ほぼ完全に蓄積容量に転送される。よって、結果的に、蓄積容量の両端電圧は、ほとんど蓄積容量とサンプリング容量との容量比に対応した電圧と等しくなり、低ゲインの第1反転増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。よって、低ゲインの第1反転増幅器を用いても、高速動作、低消費電力及び小面積を実現しつつ、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現できる。

また、さらに、サンプリング期間において、前記第1端子と前記第1入力端子とを接続し、前記第2入力端子と前記第2出力端子とを短絡し、前記第6端子と前記第8端子とを接続し、前記第5端子と前記第6端子とを前記基準電圧に設定し、前記蓄積容量を介した前記第2端子から前記第1出力端子に至る経路を開放し、前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、及び、転送された前記電圧により前記第2出力端子の電圧レベルがシフトするレベルシフト期間において、前記第1端子を前記基準電圧に設定し、前記第1クランプ容量を前記第2端子と前記第1入力端子との間に電気的に直列挿入し、前記転送期間において、前記第2出力端子と前記第6端子とを接続し、前記蓄積容量を介した前記第2端子から前記第1出力端子に至る経路を接続し、前記レベルシフト期間において、前記第2クランプ容量を前記第2出力端子と前記第5端子との間に電気的に直列挿入し、前記レベルシフト容量を、前記第8端子と前記第1出力端子との間に電気的に直列挿入する駆動部を備える。

これにより、スイッチトキャパシタ回路自体が、上述した各期間において各端子の接続を切り換えることが可能となる。

また、入力電圧が入力される第1入力端子と、出力電圧が出力される第1出力端子と、第1端子と第2端子とを有し、前記第1端子に前記入力電圧が印加されるように配置されたサンプリング容量と、第2入力端子と第2出力端子とを有し、前記第2入力端子に前記第2端子が接続された第1反転増幅器と、第3入力端子と第3出力端子とを有し、前記第3入力端子と前記第3出力端子とが短絡された、前記第1反転増幅器と同じ短絡電圧を有する第2反転増幅器と、第5端子と第6端子とを有し、前記第6端子が前記第1出力端子に接続され、第5端子が前記第3出力端子または第2出力端子に接続されるよう配置されたレベルシフト容量と、第7端子と第8端子とを有し、前記第7端子が前記第2端子に接続されるよう、かつ、前記第8端子が前記第6端子に接続されるように配置された蓄積容量とを具備する。

この構成によれば、片側端子が第2反転増幅器の短絡電圧で基準化されたレベルシフト容量を、第1反転増幅器の第2出力端子の電圧をレベルシフトする期間に、第1反転増幅器の第2出力端子と第1出力端子と間に配置することにより、当該反転増幅器が低ゲインであっても、出力電圧にオフセット電圧が印加されない高精度な積分動作またはサンプルホールド動作を実現することが可能となる。

また、前記レベルシフト容量は、前記第2反転増幅器の短絡電圧と前記第2出力端子の電圧との電位差をサンプリングし、前記第2出力端子と前記出力端子との間に電気的に直列挿入されたときに、前記第2出力端子の電圧レベルをシフトする。

また、前記第1反転増幅器は、インバータ回路を含む。

これにより、反転増幅器を、低ゲインではあるが1入力1出力型の素子により構成できるので、回路の高速動作、低消費電力及び小面積が可能となる。

また、前記インバータ回路は、スイッチトカレント型のバイアス回路を具備する。

これにより、反転増幅器の電流のばらつきを抑制することが可能となる。

また、本発明は、このようなスイッチトキャパシタ回路を備える各種機器として実現できる。例えば、本発明は、上記スイッチトキャパシタ回路を備える積分器、サンプルホールド回路、センサ回路、アナログデジタル変換器、当該アナログデジタル変換器を備えるシステムLSI及び撮像素子、ならびに、当該撮像素子を備えるデジタルカメラとして実現できる。

さらに、本発明は、このようなスイッチトキャパシタ回路として実現できるだけでなく、スイッチトキャパシタ回路に含まれる特徴的な手段をステップとするスイッチトキャパシタ回路の駆動方法として実現できる。

(実施の形態1) 図3は、実施の形態1に係るスイッチトキャパシタ回路の機能ブロック図である。同図に記載されたスイッチトキャパシタ回路200は、サンプリング容量部201と、第1のクランプ容量部202と、反転増幅部203と、第2のクランプ容量部204と、CLS部205と、蓄積容量部206と、入力端子207と、出力端子208と、駆動部209とを備える。スイッチトキャパシタ回路200の動作は、駆動部209が各部を制御することにより、サンプリング期間、転送期間及びCLS期間に順番に遷移する。なお、スイッチトキャパシタ回路200は、各期間が同一時刻で互いに重なり合ってはならない。

サンプリング容量部201は入力端及び出力端を有し、サンプリング期間では、入力端が入力端子207と接続され、入力端子207に印加される入力電圧と第1の基準電圧との電位差をサンプリングする。また、サンプリング容量部201は、転送期間及びCLS期間では、入力端が入力端子207と非接続となり、入力端には第1の基準電圧が印加される。

第1のクランプ容量部202は、サンプリング期間では、第1の基準電圧と反転増幅部203の入力端の電圧との電位差をサンプリングする。また、転送期間及びCLS期間では、上記電位差を保持する容量が、サンプリング容量部201の出力端と反転増幅部203の入力端との間に直列挿入される。

反転増幅部203は入力端及び出力端を有し、サンプリング期間では、入力端と出力端とが短絡され、転送期間及びCLS期間では、当該短絡が解放される。

第2のクランプ容量部204は、サンプリング期間では、反転増幅部203の出力端と第1の基準電圧との電位差をサンプリングする。また、第2のクランプ容量部204は、転送期間では、反転増幅部203の出力端とCLS部205の入力端とが短絡されると同時に上記電位差を保持する。また、CLS期間では、上記電位差が保持された容量が、反転増幅部203の出力端とCLS部205の入力端との間に直列挿入される。

CLS部205は入力端及び出力端を有し、サンプリング期間及び転送期間では、第1の基準電圧と第2のクランプ容量部204の出力端の電圧との電位差をサンプリングするのと同時に、CLS部205の入力端及び出力端が短絡される。また、CLS期間では、上記電位差を保持した容量が、第2のクランプ容量部204の出力端と出力端子208との間に挿入される。

また、サンプリング期間では、蓄積容量部206を含んだ、サンプリング容量部201の出力端から出力端子208に至る経路が開放され、転送期間およびCLS期間では、当該経路が接続される。

駆動部209は、上述した各端子間の接続及び開放、ならびに、容量の挿入を制御する。

図4は、実施の形態1に係るスイッチトキャパシタ回路の回路構成図である。同図に示されたスイッチトキャパシタ回路300は、図3に示されたスイッチトキャパシタ回路200を構成する各部(駆動部209を除く)の回路構成を例示したものである。ここで、入力端子207は第1入力端子であり、出力端子208は第1出力端子である。

サンプリング容量部201は、容量311と、入力端子207及び容量311の第1電極を接続または開放するスイッチ312と、容量311の第1電極及び基準電圧源314を接続または開放するスイッチ313とで構成される。なお、基準電圧源314は、基準電圧が設定されており、本実施の形態では、基準電圧は0Vである。容量311は、第1端子と第2端子とを有し、第1端子に入力電圧が印加されるように配置されたサンプリング容量である。

第1のクランプ容量部202は、容量321と、容量321の第1電極及び基準電圧源314を接続または開放するスイッチ322とで構成される。容量321は、第3端子と第4端子とを有し、第3端子が第2端子と接続された第1クランプ容量である。

反転増幅部203は、シングルエンド型の反転増幅器332と、反転増幅器332の入力端及び出力端を接続または開放するスイッチ331とで構成される。反転増幅部332は、第2入力端子と第2出力端子とを有し、第2入力端子が第4端子と接続された第1反転増幅器である。

第2のクランプ容量部204は、容量341と、容量341の第2電極及びCLS部205の入力端を接続または開放するスイッチ342及び343と、容量341の第1電極及びCLS部205の入力端を接続または開放するスイッチ344と、CLS部205の入力端及び基準電圧源314を接続または開放するスイッチ353とで構成される。容量341は、第7端子と第8端子とを有し、第2出力端子と第5端子との電気経路上に配置された第2クランプ容量である。容量341は、第2入力端子と第2出力端子とが接続された短絡状態であるときに、反転増幅器332の短絡電圧と基準電圧との電位差をサンプリングする。

CLS部205は、容量351と、スイッチ352とで構成される。スイッチ352は、容量351の第1電極と基準電圧源314または第2のクランプ容量部204の出力端との接続を選択し、第2のクランプ容量部204の出力端及び出力端子208を接続または開放する。容量351は、第5端子と第6端子とを有し、第6端子が第1出力端子に接続されたレベルシフト容量である。容量351は、容量341の第8端子と第1出力端子との間に電気的に直列挿入されたときに、第2出力端子の電圧レベルをシフトする。

蓄積容量部206は、容量361と、容量361の第2電極及び出力端子208を接続または開放するスイッチ362とで構成される。容量361は、第9端子と第10端子とを有し、第9端子が第2端子に接続されるよう、かつ、第10端子が第6端子に接続されるように配置された蓄積容量である。

また、図3に示された駆動部209は、図4の回路構成としては図示していないが、各部のスイッチ312、313、322、331、342、343、344、352、353及び362の動作を制御する。

スイッチトキャパシタ回路300の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間及びCLS期間に順番に遷移する。なお、スイッチトキャパシタ回路であるため、各期間は同一時刻で互いに重なり合ってはならない。以下、上記スイッチトキャパシタ回路300の動作を、上記期間ごとに説明する。

図5A、図5B及び図5Cは、それぞれ、実施の形態1に係るスイッチトキャパシタ回路のサンプリング期間、転送期間、及びCLS期間における接続関係を表す回路図である。

まず、図5Aに示されるように、各容量により電圧をサンプリングするサンプリング期間では、スイッチ312、322、331、343及び353は短絡、スイッチ313、342、344及び362は開放、スイッチ352の一方により基準電圧源314と容量351とが接続され、スイッチ352の他方によりスイッチ343の出力端と出力端子208とが接続される。このとき、反転増幅器332は入力端と出力端とが短絡されており、その短絡電圧はVx[V]に等しい。そのため、容量321には、第4電極(図中右側)を正極としてVx[V]の両端電圧がかかる。一方、容量341には、第7電極(図中左側)を正極としてVx[V]の両端電圧がかかる。また、入力端子207の電圧をVin[V]、基準電圧源314の基準電圧を0[V]とすると、容量311には、第1電極(図中左側)を正極としてCs・Vin[C]の電荷が蓄積される。一方、容量361は、過去の状態を保持している。ここでは、説明を簡単にするために、容量361の初期電荷を0[C]とする。

つまり、上記サンプリング期間において、駆動部209は、第1端子と第1入力端子とを接続し、第2入力端子と第2出力端子とを短絡し、第6端子と第8端子とを接続し、第5端子と第6端子とを基準電圧に設定し、容量361を介した第2端子から第1出力端子に至る経路を開放する。これにより、容量311は、第1端子に入力された入力電圧と基準電圧との電位差をサンプリングする。また、容量321及び容量341は、それぞれ、第2入力端子と第2出力端子とが接続されて短絡状態となった反転増幅器332の短絡電圧と基準電圧との電位差をサンプリングする。また、容量351は、基準電圧と第8端子の電圧との電位差をサンプリングする。

次に、図5Bに示されるように、サンプリングされた電圧が転送される転送期間では、スイッチ312、322、331、342、343及び353は開放となっており、スイッチ313、362及び344は短絡され、スイッチ352は上記接続を維持している。このとき、容量311に蓄積されたCs・Vin[C]に相当する電荷は、全て容量361に転送されようとする。つまり、容量361の両端電圧はCs・Vin/Ci[V]になろうとする。また、容量351も反転増幅器332に駆動されて、その両端電圧はCs・Vin/Ci[V]になろうとする。

しかしながら、反転増幅器332のゲインが充分でない場合、反転増幅器332の第2入力端子の電圧(すなわち、反転増幅器332の仮想接地電圧)がVx[V]から浮き上がってしまう。また、同時に、容量321の第3端子の電圧(すなわち、システム全体の仮想接地電圧)が0[V]から浮き上がってしまう。このため、容量311の電荷は、完全には容量361に転送されず、出力端子208の電圧は、正確にCs・Vin/Ci[V]とはならない。これは、反転増幅器332の第2出力端子の電圧が約Cs・Vin/Ci[V]となり、仮想接地電圧Vx[V]から大きくずれてしまうため生じる。なお、容量341の電流パスは切断されているため、その両端電圧Vx[V]は保持される。

つまり、上記転送期間では、駆動部209は、第1端子を基準電圧に設定し、容量321を第2端子と第2入力端子との間に電気的に直列挿入する。また、駆動部209は、第2出力端子と第6端子とを接続し、容量361を介した第2端子から第1出力端子に至る経路を接続する。これにより、容量351は、基準電圧と第2出力端子の電圧との電位差を保持する。

次に、図5Cに示されるように、転送期間で転送された電圧により第2出力端子の電圧レベルがシフトするCLS期間では、スイッチ312、322、331、343、344及び353は開放となり、スイッチ313、362及び342は短絡され、スイッチ352の一方によりスイッチ342の出力端と容量351とが接続され、スイッチ352の他方は開放される。つまり、駆動部209は、CLS期間において、容量341を第2出力端子と第5端子との間に電気的に直列挿入し、第5端子と第8端子とを接続し第6端子と第1出力端子とを接続することで、容量351を第8端子と第1出力端子との間に電気的に直列挿入する。これにより、反転増幅器332の第2出力端子と出力端子208との間に、容量351及び341が直列に挿入される。容量351には約Cs・Vin/Ci[V]の両端電圧が保持され、また、容量341にはVx[V]の両端電圧が保持されているため、これが「上げ底効果」(レベルシフト効果)となり、約Cs・Vin/Ci[V]であった反転増幅器332の第2出力端子の電圧が、仮想接地電圧Vx[V]とほぼ等しい電圧になる。これにより、システムの仮想接地電圧の浮き上がりが大きく抑制されるので、容量311の電荷は、ほぼ完全に容量361に転送される。よって、結果的に、容量361の両端電圧は、ほとんどCs・Vin/Ci[V]と等しくなり、低いゲインの反転増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。

上記構成によれば、差動型の演算増幅器でなく、1個のシングルエンド型の反転増幅器を用いていることから、高速動作、低消費電力及び小面積を実現しつつ、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現できる。

なお、反転増幅器332は、例えば、インバータ回路で構成される。また、反転増幅器332を構成するインバータ回路は、例えば、スイッチトカレント型のバイアス回路を具備しても良い。

図6は、スイッチトカレント型のバイアス回路を具備したインバータ回路の一例を示す回路図である。同図において、反転増幅部203は、直列接続されたp型トランジスタ251とn型トランジスタ252とが、電源端子(電圧Vcc)と接地端子(電圧0V)との間に配置されたインバータ回路の基本構成を有する。さらに、反転増幅部203は、p型トランジスタ251とでカレントミラー回路を構成するp型トランジスタ253を有する。

上記回路構成において、入力電圧V1を反転増幅して出力電圧V2を出力する増幅モードでは、スイッチS1を開放し、スイッチS2を入力端側に接続し、スイッチS3を開放する。これにより、基本的なインバータ動作が実行される。

一方、入力端と出力端とを短絡する短絡モードでは、スイッチS1を短絡し、スイッチS2を接地端子に接続し、スイッチS3を短絡する。これにより、p型トランジスタ253を流れる参照電流Ibと同一の電流を、常にp型トランジスタ251及びn型トランジスタ252に流すことが可能となる。短絡モードでは、参照電流Ibにより、p型トランジスタ251及びn型トランジスタ252に流れる電流が常に一定に保たれるため、プロセス、温度および電源電圧の変動に依存しない安定した特性、特に安定した消費電流を実現できる。よって、1個のシングルエンド型のインバータ回路を用いていることから、高速動作、低消費電力及び小面積を実現しつつ、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現できる。

また、上記サンプリング期間から上記CLS期間が繰り返されることにより、低いゲインの演算増幅器を用いているにもかかわらず、高精度な積分動作を達成できる。

図7Aは、非特許文献1に開示された従来の積分器の積分特性を表すグラフであり、図7Bは、実施の形態1に係るスイッチトキャパシタ回路の積分特性と非特許文献1に開示された従来の積分器の積分特性とを比較するグラフである。図7A及び図7Bに表されたグラフは、入力電圧Vinを50mV、容量311、321、341、351及び361の容量値Cs、Cc1、Cc2、Cls及びCiを全て100fFとした場合の過渡特性のシミュレーション結果であり、横軸は積分回数を表し、縦軸は積分値(出力電圧:V)を表している。なお、積分を20回実行した場合には、積分値は理想的には1V(50mV×20回)に到達する。

図7Aに表された従来の積分器では、反転増幅器のゲインが80dBである場合には、1回の積分動作ごとに高精度な積分値が得られており、積分回数と積分値とはほぼ線形の関係となっている。これに対して、反転増幅器のゲインが30dB及び20dBの場合には、積分回数と積分値との線形特性は崩れ、積分を20回実行した場合の積分値が目標積分電圧(1V)から逸脱している。

これに対して、図7Bに表された実施の形態1に係るスイッチトキャパシタ回路300では、反転増幅器のゲインが30dBである場合には、1回の積分動作ごとに高精度な積分値が得られており、積分回数と積分値とはほぼ線形の関係となっている。さらに、反転増幅器のゲインが20dBである場合でも、低ゲインの反転増幅器を有する従来の積分器と比較して、特性が大幅に改善されている。

図7Cは、積分回数と1積分あたりの出力電圧変化との関係を表すグラフである。同図において、縦軸は、1回あたりの積分により増加した出力電圧ΔV[V]である。図7Cのグラフからも、実施の形態1に係るスイッチトキャパシタ回路300の反転増幅器ゲインが30dBである場合には、従来の積分器の反転増幅器ゲインが80dBである場合と同様に、ΔVは、各積分においてほぼ一定値50mVとなっている。

以上の比較結果より、1個のシングルエンド型の反転増幅器、ならびに、第1及び第2のクランプ容量部が配置されることにより、出力電圧にオフセット電圧が印加されない高精度な積分器が実現されることが解る。

なお、本実施の形態において、駆動部209は、図3に示されたスイッチトキャパシタ回路200が有する各部に対して、各期間で同期的に制御信号を供給することにより、サンプリング期間、転送期間及びCLS期間に遷移するとしたが、この制御方式に限られない。例えば、各部が備えるスイッチのオンオフの切り換えタイミングを受けて、または、当該タイミングに連動してその他のスイッチが非同期的かつ自律的に切り換え動作を実行してもよい。

(実施の形態2) 本実施の形態では、実施の形態1に係るスイッチトキャパシタ回路が有する第1及び第2のクランプ容量部の代わりに、短絡接続されたシングルエンド型の反転増幅器を追加配置することで、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現している。

図8は、実施の形態2に係るスイッチトキャパシタ回路の機能ブロック図である。同図に記載されたスイッチトキャパシタ回路450は、サンプリング容量部451と、反転増幅部452と、CLS部453と、蓄積容量部454と、オフセット補償部455と、入力端子412と、出力端子413と、駆動部456とを備える。スイッチトキャパシタ回路450の動作は、駆動部456が各部を制御することにより、サンプリング期間、転送期間及びCLS期間に順番に遷移する。なお、スイッチトキャパシタ回路450は、各期間が同一時刻で互いに重なり合ってはならない。

サンプリング容量部451は入力端及び出力端を有し、サンプリング期間では、入力端が入力端子412と接続され、入力端子412に印加される入力電圧と第1の基準電圧との電位差をサンプリングする。また、サンプリング容量部451は、転送期間及びCLS期間では、入力端が入力端子412と非接続となり、入力端には第1の基準電圧が印加される。

反転増幅部452は入力端及び出力端を有し、サンプリング期間では、入力端と出力端とが短絡され、転送期間及びCLS期間では、当該短絡が解放される。

CLS部453は入力端及び出力端を有し、サンプリング期間及び転送期間では、オフセット補償部455の短絡電圧と反転増幅部452の出力端の電圧との電位差をサンプリングする。

オフセット補償部455は、入力端と出力端とが短絡され、サンプリング期間及び転送期間では、当該短絡電圧がCLS部453の入力端に印加される。

また、サンプリング期間では、蓄積容量部454を含んだ、サンプリング容量部451の出力端から出力端子413に至る経路が開放され、転送期間およびCLS期間では、当該経路が接続される。

図9は、実施の形態2に係るスイッチトキャパシタ回路の回路構成図である。同図に示されたスイッチトキャパシタ回路400は、図8に示されたスイッチトキャパシタ回路450を構成する各部(駆動部456を除く)の回路構成を例示したものである。スイッチトキャパシタ回路400は、容量401、402及び404と、反転増幅器403及び405と、スイッチ406、407、408、409及び410と、基準電圧源411と、入力端子412と、出力端子413とで構成される。

また、図8に示された駆動部456は、図9の回路構成としては図示していないが、各部のスイッチ406、407、408、409及び410の動作を制御する。

入力端子412は第1入力端子であり、出力端子413は第1出力端子である。

容量401は、第1端子と第2端子とを有し、第1端子に入力電圧が印加されるように配置されたサンプリング容量である。

反転増幅器403は、第2入力端子と第2出力端子とを有し、第2入力端子に第2端子が接続された第1反転増幅器である。

反転増幅器405は、第3入力端子と第3出力端子とを有し、第3入力端子と第3出力端子とが短絡された、反転増幅器403と同じ短絡電圧を有する第2反転増幅器である。

容量404は、第5端子と第6端子とを有し、第6端子が第1出力端子に接続され、第5端子が第3出力端子または第2出力端子に接続されるよう配置されたレベルシフト容量である。容量404は、反転増幅器405の短絡電圧Vxと第2出力端子の電圧との電位差をサンプリングし、第2出力端子と出力端子413との間に電気的に直列挿入されたときに、第2出力端子の電圧レベルをシフトする。

容量402は、第7端子と第8端子とを有し、第7端子が第2端子に接続されるよう、かつ、第8端子が第6端子に接続されるように配置された蓄積容量である。

スイッチトキャパシタ回路400の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間及びCLS期間に順番に遷移する。なお、スイッチトキャパシタ回路であるため、各期間は同一時刻で互いに重なり合ってはならない。なお、反転増幅器405は、反転増幅器403のレプリカであり、第3入力端子と第3出力端子とが短絡され、その短絡電圧Vx[V]は、容量404のバイアス電圧となる。また、短絡電圧Vx[V]は、反転増幅器403の仮想接地電圧でもあるため、出力端子413の電圧はVx[V]のオフセットが付加された電圧となる。以下、上記スイッチトキャパシタ回路400の動作を、上記期間ごとに説明する。

図10A、図10B及び図10Cは、それぞれ、実施の形態2に係るスイッチトキャパシタ回路のサンプリング期間、転送期間、及びCLS期間における接続関係を表す回路図である。

まず、図10Aに示されるように、サンプリング期間では、スイッチ406及び409は短絡され、スイッチ407及び410は開放され、スイッチ408の一方により反転増幅器405の出力端と容量404とが接続され、スイッチ408の他方により反転増幅器403の第2出力端子と出力端子413とが接続される。このとき、反転増幅器403は第2入力端子と第2出力端子とが短絡されており、その短絡電圧はVx[V]に等しい。ここで、入力端子412の電圧をVin[V]とし、基準電圧源411の基準電圧を0[V]とすると、容量401の第1端子(図中左側)を正極としてCs(Vin−Vx)[C]の電荷が蓄積される。一方、容量402は過去の状態を保持している。ここでは、説明を簡単にするために容量402の初期電荷を0[C]とする。

次に、図10Bに示されるように、転送期間では、スイッチ406及び409は開放され、スイッチ407及び410は短絡され、スイッチ408は上記接続を維持する。このとき、容量401に蓄積されたCs・Vin[C]に相当する電荷は、全て容量402に転送されようとする。つまり、容量402の両端電圧はCs・Vin/Ci[V]になろうとする。また、容量404も反転増幅器403に駆動されて、その両端電圧はCs・Vin/Ci[V]になろうとする。

しかしながら、反転増幅器403のゲインが充分でない場合、反転増幅器403の第2入力端子の電圧(すなわち、システムの仮想接地電圧)がVx[V]から浮き上がってしまう。このため、容量401の電荷は、完全には容量402に転送されず、出力端子413の電圧は、正確にCs・Vin/Ci+Vx[V]とはならない。これは、反転増幅器403の第2出力端子の電圧が約Cs・Vin/Ci+Vx[V]となり、仮想接地電圧Vx[V]から大きくずれてしまうため生じる。

次に、図10Cに示されるように、CLS期間では、スイッチ406及び409は開放を維持し、スイッチ407及び410は短絡を維持し、スイッチ408の一方により反転増幅器403の出力端と容量404とが接続され、スイッチ408の他方は開放される。このとき、反転増幅器403の第2出力端子と出力端子413との間に、容量404が挿入される。容量404には、約Cs・Vin/Ci[V]の両端電圧が保持されているため、これが「上げ底効果」(レベルシフト効果)となり、約Cs・Vin/Ci+Vx[V]であった反転増幅器403の第2出力端子の電圧が、仮想接地電圧Vx[V]とほぼ等しい電圧になる。これにより、反転増幅器403の第2入力端子の電圧(=システムの仮想接地電圧)の浮き上がりが大きく抑制されるので、容量401の電荷は、ほぼ完全に容量402に転送される。よって、結果的に、容量402の両端電圧は、ほとんどCs・Vin/Ci[V]と等しくなり、低いゲインの反転増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。

また、上記サンプリング期間から上記CLS期間が繰り返されることにより、低いゲインの演算増幅器を用いているにもかかわらず、高精度な積分動作を達成できる。

上記構成によれば、差動型の演算増幅器でなく、シングルエンド型の反転増幅器を用いていることから、高速動作を実現しつつ高精度なスイッチトキャパシタ回路を実現できる。

なお、本実施の形態において、駆動部456は、図8に示されたスイッチトキャパシタ回路450が有する各部に対して各期間で同期的に制御信号を供給することにより、サンプリング期間、転送期間及びCLS期間に遷移するとしたが、この制御方式に限られない。例えば、各部が備えるスイッチのオンオフの切り換えタイミングを受けて、または、当該タイミングに連動してその他のスイッチが非同期的かつ自律的に切り換え動作を実行してもよい。

(実施の形態3) 実施の形態1または2に係るスイッチトキャパシタ回路を積分器に適用する場合、図11Aに示されるように、蓄積容量部206を構成することができる。

図11Aは、実施の形態3に係る蓄積容量部の構成図である。同図に示された蓄積容量部206は、容量363と、容量363に並列に配置されたスイッチ364とを備える。スイッチ364は、駆動部209からのリセット信号591によって短絡または開放される。

リセット信号591がHighの時にスイッチ364が短絡され、リセット信号591がLowの時にスイッチ364が開放されるとすると、リセット信号591の起動タイミングは、図11Aのタイミングチャート501に表されたタイミングとなる。

図12Aは、実施の形態3に係る制御信号のタイミングチャートである。同図に表されたように、積分動作の開始前に、一回だけリセット信号591をHighにし、それ以後はLowを維持すればよい。リセット信号591をHighにすることにより、リセット時に容量363の電荷が0[C]に初期化される。

また、実施の形態1または2に係るスイッチトキャパシタ回路を積分器に適用する場合、図11Bに示されるように、蓄積容量部206を構成することができる。

図11Bは、実施の形態3の変形例に係る蓄積容量部の構成図である。同図に示された蓄積容量部206は、容量363と、容量363の一方の端子及び基準電圧源598を接続するスイッチ364aと、容量363の他方の端子及び基準電圧源599を接続するスイッチ364bとを備える。スイッチ364a及び364bは、駆動部209からのリセット信号591により短絡または開放される。リセット信号591の起動タイミングは、図12Aのタイミングチャート501に表されたタイミングである。蓄積容量部206の上記構成及びリセット信号591の上記起動タイミングにより、リセット時に容量363の電圧が、基準電圧源598及び599で規定される一定電圧に初期化される。

(実施の形態4) 実施の形態1または2に係るスイッチトキャパシタ回路をサンプルホールド回路に適用する場合、図11Aに示されるように、蓄積容量部206を構成することができる。スイッチ364は、駆動部209からのリセット信号591によって短絡または開放される。

リセット信号591がHighの時にスイッチ364が短絡され、リセット信号591がLowの時にスイッチ364が開放されるとすると、リセット信号591の起動タイミングは、図12Bのタイミングチャート502に表されたタイミングとなる。

図12Bは、実施の形態4に係る制御信号のタイミングチャートである。同図に表されたように、初期化時、ならびに、CLS期間とサンプリング期間との間にリセット期間が必要となる。

また、実施の形態1または2に係るスイッチトキャパシタ回路をサンプルホールド回路に適用する場合、図11Bに示されるように、蓄積容量部206を構成することができる。スイッチ364a及び364bは、駆動部209からのリセット信号591により短絡または開放される。リセット信号591の起動タイミングは、図12Bのタイミングチャート502に表されたタイミングとなる。

図12Bは、実施の形態4の変形例に係る制御信号のタイミングチャートである。同図に表されたように、初期化時、ならびに、CLS期間とサンプリング期間との間にリセット期間が必要となり、リセット時に容量363の電圧が、基準電圧源598及び599で規定される一定電圧に初期化される。

(実施の形態5) 本実施の形態では、上記実施の形態1〜4で説明したスイッチトキャパシタ回路、積分器及びサンプルホールド回路のいずれかを用いた機器について説明する。

図13は、本開示の積分器を備えるΔΣ変調器のブロック構成図である。実施の形態3及びその変形例に係る積分器を、図13に示されたΔΣ変調器600に適用することができる。図13に開示されたΔΣ変調器の構成は、例えば、非特許文献3(M.A.P.Pertijs,et al.,“A CMOS Smart Temperature Sensor Witha 3σ Innaccuracy of ±0.1℃ From −55℃ to 125℃,” IEEE J.Solid−State Circuits, vol.40,no.12,pp.2805−2815,Dec.2005.)に記載されたΔΣ変調器の積分器を、本発明の積分器に置き換えたものである。ΔΣ変調器600は、本発明の積分器601と、クロック同期型コンパレータ602とを備える。本発明の積分器601により、低消費電流を維持しつつ高速かつ高精度な積分動作を実現できるため、ΔΣ変調器600全体を高精度化することが可能となる。

さらに、図13に示されたΔΣ変調器600をAD変換器に用いることで、温度センサを実現できる。

図14は、本開示のΔΣ変調器を備えるセンサ回路のブロック構成図である。図14に開示された温度センサ回路は、非特許文献3で提案されている温度センサ回路のAD変換器を、本開示のAD変換器700に置き換えたものである。同図に記載された温度センサ回路は、AD変換器700と、バイアス回路701と、バイポーラコア702とを備える。AD変換器700は、本開示のΔΣ変調器600と、デシメーションフィルタ711とを備える。上記構成の温度センサ回路において、システム全体の精度はAD変換器700によって決定される。本開示のスイッチトキャパシタ回路による積分器601を組み込んだAD変換器700を用いることで、低消費電流を維持しつつ高速かつ高精度な温度センサ回路を実現できる。

(実施の形態6) 本実施の形態では、上記実施の形態5で説明したAD変換器を用いた撮像素子及びデジタルカメラについて説明する。図14に示されたAD変換器700を撮像素子に適用することが可能である。

図15は、本開示のAD変換器を備える撮像素子のブロック構成図である。同図に示された撮像素子800は、AD変換器アレイ801及び802と、複数の受光素子が行列状に配置された受光素子アレイ803と、コントローラ804と、周辺回路805とを備える。

一般にCMOSイメージセンサに搭載される撮像素子の画素数は受光素子の感度で決まるが、AD変換器の消費電力も重要な要素である。一般的なカラム並列型のAD変換器の場合、受光素子アレイ803の上下にAD変換器アレイ801及び802が配置される。また、各AD変換器アレイ801及び802には、数千個のオーダーで、AD変換器が配置されている。これにより、こられのAD変換器での合計消費電力は大きく、熱及びバッテリ寿命の問題で画素数の拡大が難しい。

これに対して、上述したAD変換器700を用いることで、消費電流を必要最小限度まで絞ることができる。これにより、画素数の拡大、発熱の低減及びバッテリ寿命の延長を実現できる。また、小面積化に貢献できる。このように、本開示のスイッチトキャパシタ回路による積分器を組み込んだAD変換器700を用いることで、低消費電流を維持しつつ高速かつ高精度な撮像素子を実現できる。

さらに、本発明は、上記撮像素子800を備える、デジタルスチルカメラ又はデジタルビデオカメラ等のデジタルカメラ又は携帯電話として実現してもよい。撮像素子800は、図16Aに示されたデジタルスチルカメラ、さらには、携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイスとして用いて好適なものである。

図16Bは、本開示の撮像素子を備えるデジタルカメラのブロック構成図である。同図に示されたように、本実施の形態に係るデジタルカメラ900は、レンズ870を含む光学系、撮像デバイス810、カメラ信号処理回路850及びシステムコントローラ860等によって構成されている。レンズ870は、被写体からの像光を撮像デバイス810の撮像面に結像する。撮像デバイス810は、レンズ870によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス810として、本実施の形態に係る撮像素子800が用いられる。

カメラ信号処理回路850は、撮像デバイス810から出力される画像信号に対して種々の信号処理を行う。システムコントローラ860は、撮像デバイス810やカメラ信号処理回路850に対する制御を行う。

上記構成により、低消費電力の特性が反映されたバッテリ寿命の延長、かつ高精度なデジタルカメラ900を実現できる。

以上、実施の形態1〜6に係るスイッチトキャパシタ回路及びその駆動方法、ならびに当該スイッチトキャパシタ回路を用いた機器について説明したが、本発明は、この実施の形態に限定されるものではない。

また、上記実施の形態に係るAD変換器及び撮像素子に含まれる各処理部は典型的には集積回路であるシステムLSIとして実現される。これらは個別に1チップ化されてもよいし、一部又は全てを含むように1チップ化されてもよい。

また、集積回路化はLSIに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。LSI製造後にプログラムすることが可能なFPGA(Field Programmable Gate Array)、又はLSI内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

また、上記各実施の形態に係る、スイッチトキャパシタ回路、AD変換器、及びそれらの変形例の機能又は構成のうち少なくとも一部を組み合わせてもよい。

また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、High/Lowにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示されたスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のn型及びp型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。

また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。

また、上記説明では、MOSトランジスタを用いた例を示したが、他の種類のトランジスタを用いてもよい。

また、上記回路図に示す回路構成は、一例であり、本発明は上記回路構成に限定されない。つまり、上記回路構成と同様に、本発明の特徴的な機能を実現できる回路も本発明に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子(トランジスタ)、抵抗素子、又は容量素子等の素子を接続したものも本発明に含まれる。言い換えると、上記実施の形態における「接続される」とは、2つの端子(ノード)が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該2つの端子(ノード)が、素子を介して接続される場合も含む。

更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。

本発明は、低消費電力かつ高精度が要求されるAD変換器、温度センサ、撮像素子、及びデジタルカメラ等に有用である。

100 積分器 101、102、104、311、321、341、351、361、363、401、402、404、1001、1002、1004 容量 103、1003 演算増幅器 105、106、107、108、109、312、313、322、331、342、343、344、352、353、362、364、364a、364b、406、407、408、409、410、1005、1006、1007、1008 スイッチ 110、314、411、598、599、1009 基準電圧源 111、207、412、1010 入力端子 112、208、413、1011 出力端子 200、300、400、450 スイッチトキャパシタ回路 201、451 サンプリング容量部 202 第1のクランプ容量部 203、452 反転増幅部 204 第2のクランプ容量部 205、453 CLS部 206、454 蓄積容量部 209、456 駆動部 251、253 p型トランジスタ 252 n型トランジスタ 332、403、405 反転増幅器 455 オフセット補償部 591 リセット信号 592 サンプリング信号 593 転送信号 594 CLS信号 600 ΔΣ変調器 601 積分器 602 クロック同期型コンパレータ 700 AD変換器 701 バイアス回路 702 バイポーラコア 711 デシメーションフィルタ 800 撮像素子 801、802 AD変換器アレイ 803 受光素子アレイ 804 コントローラ 805 周辺回路 810 撮像デバイス 850 カメラ信号処理回路 860 システムコントローラ 870 レンズ 900 デジタルカメラ