低リーク電位選択回路

本発明は、低リーク電位選択回路に関する。

半導体集積回路として例えばΔΣ型のA/D変換回路などのオーバーサンプリング型のA/D変換回路では、出力をフィードバックするためのD/A変換回路として電位選択回路を用いることがある。ここで用いられる2レベルの電位選択回路では、電位出力端子として例えば高電位端子および低電位端子が設けられ、例えば高電位端子VREF+が3.0V、低電位端子VREF−が0Vとされる。各端子から電位出力端子の出口部分にはMOSトランジスタが設けられ、対応する制御信号を受けるとMOSトランジスタを介して出力端子へ電位を出力する。

しかしながら、近年では、このような電位出力を行う回路においては、A/D変換回路においてビット数を多くした精度の高い出力を必要とする場合には、スイッチ素子として用いるMOSFETの特性に大きく依存することがある。この場合、MOSFETのオン抵抗/オフ抵抗比が悪いものでは、オフ状態でMOSFETのリーク電流が出力電位に誤差を生じさせることがある。

例えば、高電位端子および低電位端子と電位出力端子との間にそれぞれスイッチ素子としてMOSFETを接続した構成では、一方のMOSFETをオン、他方をオフ状態にしていずれかの電位を出力させるが、オフ状態のMOSFETにリークが生じていると出力電位に誤差が発生する。

このような不具合を回避するものとして、スイッチ素子としてそれそれ2個のMOSFETを直列にして接続し、それらの中間ノードを他の中間電位に固定するように別のMOSFETを接続する構成が考えられている。しかし、この構成では、上記した不具合が回避できても、中間電位を生成するための電位生成回路が必要となるため、回路面積が大きくなる制約がある。

また、中間電位ではなく、高電位側の中間ノードをグランドレベルに、低電位側の中間ノードを電源電圧レベルにMOSFETを介して固定する構成が考えられるが、この場合には、中間ノードを固定するMOSFETがリーク電流を発生してしまうため、やはり出力誤差が発生してしまうものであった。

米国特許第7,332,941号明細書

特開2005−268895号公報

本発明は、上記事情を考慮してなされたもので、その目的は、面積が増大するのを抑制し且つ高精度に電位を出力できる低リーク電位選択回路を提供することにある。

請求項1に記載の低リーク電位選択回路は、正電源端子(VDD)および負電源端子(VSS)と、電位出力用の高電位端子(H)、低電位端子(L)および出力端子(Vout)と、制御信号に基づいて前記高電位端子および前記低電位端子のいずれか一方の端子の電位を選択して出力端子に出力する高電位用スイッチ(SWH)および低電位用スイッチ(SWL)とを備え、前記高電位用スイッチは、前記出力端子と前記高電位端子との間に直列接続される第1のp型MOSトランジスタ(P1)および第2のp型MOSトランジスタ(P2)と、前記第1のp型MOSトランジスタおよび前記第2のp型MOSトランジスタの中間ノードと前記負電源端子との間に直列接続される第1のn型MOSトランジスタ(N1)および第2のn型MOSトランジスタ(N2)と、前記第1のn型MOSトランジスタおよび前記第2のn型MOSトランジスタの中間ノードと前記正電源端子との間に接続される第3のp型MOSトランジスタ(P3)とを備え、前記低電位スイッチは、前記出力端子と前記低電位端子との間に直列接続される第3のn型MOSトランジスタ(N3)および第4のn型MOSトランジスタ(N4)と、前記第3のn型MOSトランジスタおよび前記第4のn型MOSトランジスタの中間ノードと前記正電源端子との間に直列接続される第4のp型MOSトランジスタ(P4)および第5のp型MOSトランジスタ(P5)と、前記第4のp型MOSトランジスタおよび前記第5のp型MOSトランジスタの中間ノードと前記負電源端子との間に接続される第5のn型MOSトランジスタ(N5)とを備えている。

上記構成において、高電位を出力する場合には、第1〜第5のp型MOSトランジスタをオン、第1〜第5のn型MOSトランジスタをオフ状態とする。これにより、高電位端子から第2のp型MOSトランジスタおよび第1のp型MOSトランジスタを介して出力端子に高電位が出力される。このとき、第1のp型MOSトランジスタと第2のp型MOSトランジスタとの中間ノードは高電位となる。また、この中間ノードに接続される第1のn型MOSトランジスタおよび第2のn型MOSトランジスタはオフ状態であり、第1のn型MOSトランジスタと第2のn型MOSトランジスタの中間ノードに接続される第3のp型MOSトランジスタはオン状態である。したがって、オフ状態の第1のn型MOSトランジスタのソース、ドレインの両端子は一方が高電位状態、他方が正電源端子の電位となり、両者の電位がほぼ同電位であれば電位差が小さい状態となり、オフ抵抗の値によらずリークの発生を抑制できる。この結果、第1のp型MOSトランジスタと第2のp型MOSトランジスタの中間ノードから第1のn型MOSトランジスタ側に電流がリークするのを抑制でき、高電位端子から出力端子にリーク電流を抑制して精度の高い出力をすることができる。

一方、第3のn型MOSトランジスタおよび第4のn型MOSトランジスタはオフ状態であるから、低電位端子は出力端子と遮断されている。このとき、第4のp型MOSトランジスタおよび第5のp型MOSトランジスタはオン状態であるから、第3のn型MOSトランジスタおよび第4のn型MOSトランジスタの中間ノードは正電源端子の電位となる。したがって、オフ状態の第3のn型MOSトランジスタのソース、ドレインの両端子は一方が高電位状態、他方が正電源端子の電位となり、両者の電位がほぼ同電位であれば電位差が小さい状態となり、オフ抵抗の値によらずリークの発生を抑制できる。この結果、出力端子から第3のn型MOSトランジスタを介して低電位端子側に電流がリークするのを抑制でき、出力端子の電位を精度良く保持することができる。

また、低電位を出力する場合には、第1〜第5のn型MOSトランジスタをオン、第1〜第5のp型MOSトランジスタをオフ状態とする。これにより、低電位端子から第4のn型MOSトランジスタおよび第3のn型MOSトランジスタを介して出力端子に低電位が出力される。このとき、第3のn型MOSトランジスタと第4のn型MOSトランジスタとの中間ノードは低電位となる。また、この中間ノードに接続される第4および第5のp型MOSトランジスタはオフ状態であり、第4のp型MOSトランジスタと第5のp型MOSトランジスタの中間ノードに接続される第5のn型MOSトランジスタはオン状態である。したがって、オフ状態の第4のp型MOSトランジスタのソース、ドレインの両端子は一方が低電位状態、他方が負電源端子の電位となり、両者の電位がほぼ同電位であれば電位差が小さい状態となり、オフ抵抗の値によらずリークの発生を抑制できる。この結果、第3のn型MOSトランジスタと第4のn型MOSトランジスタの中間ノードに第4のp型MOSトランジスタ側から電流がリークするのを抑制でき、低電位端子から出力端子にリーク電流を抑制して精度の高い出力をすることができる。

一方、第1および第2のp型MOSトランジスタはオフ状態であるから、高電位端子は出力端子と遮断されている。このとき、第1および第2のn型MOSトランジスタはオン状態であるから、第1のp型MOSトランジスタおよび第2のp型MOSトランジスタの中間ノードは負電源端子の電位となる。したがって、オフ状態の第1のp型MOSトランジスタのソース、ドレインの両端子は一方が低電位状態、他方が負電源端子の電位となり、両者の電位がほぼ同電位であれば電位差が小さい状態となり、オフ抵抗の値によらずリークの発生を抑制できる。この結果、出力端子に第1のp型MOSトランジスタを介して高電位端子側から電流がリークするのを抑制でき、出力端子の電位を精度良く保持することができる。

以上により、高電位端子および低電位端子のいずれの出力状態においても、リーク電流を低減した状態で高電位あるいは低電位の出力を確実に保持することができる。また、この場合に、中間電圧などを生成するための回路を不要とするので、素子数や面積が増大するのを抑制した構成で実現できる。

第1実施形態を示す電気的構成図

A/D変換回路の電気的構成図

第1実施形態の動作説明図、(a)VREF+出力時、(b)VREF−出力時

第2実施形態を示す電気的構成図

第2実施形態の動作説明図、(a)VREF+出力時、(b)VREF−出力時

第3実施形態を示す電気的構成図

第3実施形態のVREF+出力時の動作説明図

VREF−出力時の動作説明図

第4実施形態を示す電気的構成図

第5実施形態を示す電気的構成図(その1)

電気的構成図(その2)

第6実施形態を示す電気的構成図

第7実施形態を示す電気的構成図

(第1実施形態) 以下、本発明の低リーク電位選択回路をA/D変換回路の構成中のD/A変換回路に適用した場合の第1実施形態について、図1〜図3を参照して説明する。

図2は、この実施形態で用いる低リーク電位選択回路としてのD/A変換回路1を適用した1次ΔΣ(デルタシグマ)型のA/D変換回路2の概略構成を示している。この構成において、アナログの入力信号VIは、減算器3の加算信号として入力され、減算結果の出力信号は積分器4に入力される。積分器4は量子化器5に接続され、その出力をデジタルの出力信号VOとしている。また量子化器5の出力信号VOはD/A変換回路1を介して減算器3の減算入力とされている。

以上の構成により、ΔΣ変調を行ってアナログ入力である入力信号VIをデジタルの出力信号VOに変換して出力する。ここで、D/A変換回路1は、出力信号VOに応じて2つの電位として高電位VREF+、低電位VREF−のいずれかの電位を選択してアナログ出力として出力する構成である。それぞれの電位は例えば、高電位VREF+は3.0V、低電位VREF−は0Vである。

図1は上記したD/A変換回路1の構成を示している。2レベルのD/A変換回路であり、2つの端子として高電位端子H、低電位端子Lを備え、出力端子Voutを備えている。高電位端子Hには高電位電源が接続されて高電位VREF+(3.0V)が与えられ、低電位端子Lには低電位電源が接続されて低電位VREF−(0V)が与えられる。

高電位VREF+および低電位VREF−は、図示しない電位生成回路により正電源端子VDDの電位3.0Vと負電源端子VSSの電位0Vを基準として生成される。 出力端子Voutと高電位端子Hとの間には高電位用スイッチSWHが接続され、出力端子Voutと低電位端子Lとの間には低電位用スイッチSWLが接続されている。

高電位用スイッチSWHは、次のように構成される。出力端子Voutと高電位端子Hとの間に第1のp型MOSトランジスタP1および第2のp型MOSトランジスタP2が直列に接続されている。第1のp型MOSトランジスタP1および第2のp型MOSトランジスタP2の中間ノードAと負電源端子VSSとの間に第1のn型MOSトランジスタN1および第2のn型MOSトランジスタN2が直列に接続されている。第1のn型MOSトランジスタN1および第2のn型MOSトランジスタN2の中間ノードBと正電源端子VDDとの間に第3のp型MOSトランジスタP3が接続されている。

また、低電位用スイッチSWLは、次のように構成される。出力端子Voutと低電位端子との間に第3のn型MOSトランジスタN3および第4のn型MOSトランジスタN4が直列に接続されている。第3のn型MOSトランジスタN3および第4のn型MOSトランジスタN4の中間ノードCと正電源端子VDDとの間に第4のp型MOSトランジスタP4および第5のp型MOSトランジスタP5が直列に接続されている。第4のp型MOSトランジスタP4および第5のp型MOSトランジスタP5の中間ノードDと負電源端子VSSとの間に第5のn型MOSトランジスタN5が接続されている。

また、図示はしていないが、D/A変換回路1は、制御回路を備えていて、量子化器5から出力される出力信号VOに基づいて、上記構成の第1〜第5のp型MOSトランジスタP1〜P5、第1〜第5のn型MOSトランジスタN1〜N5のオンオフの制御信号を与え、出力する電位を選択するように構成されている。

なお、上記構成において、高電位VREF+、低電位VREF−、正電源端子VDD、負電源端子VSSの各電位は、次式(A)に示す大小関係を満たす任意の電位となるように設定されている。なお、この実施形態では、正電源端子VDDの電圧と高電位VREF+は3.0Vで等しく設定され、低電位VREF−と負電源端子VSSの電圧は0Vで等しく設定されている。

(VDD)≧(VREF+)>(VREF−)≧(VSS) …(A) 次に、上記構成の作用について図3(a)、(b)を用いて説明する。量子化器5の出力信号VOあるいは状態に応じて、D/A変換回路1の出力電圧が選択的に出力される。図3(a)は、高電位出力時つまり高電位スイッチSWHをオン、低電位スイッチSWLをオフ状態に保持させた場合の状態を示している。また、図3(b)は低電位出力時つまり低電位スイッチSWLをオン、高電位スイッチSWHをオフ状態に保持させた場合の状態を示している。なお、図3(a)、(b)では太実線により導通状態であることを示しており、導通経路の電位はほぼ同電位となっている。

まず、図3(a)を参照して、高電位スイッチSWHをオン、低電位スイッチSWLをオフとして、高電位端子Hから高電位VREF+を出力端子Voutに出力する場合について説明する。高電位VREF+を出力する場合には、具体的には、第1〜第5のp型MOSトランジスタP1〜P5を全てオンさせ、第1〜第5のn型MOSトランジスタN1〜N5を全てオフ状態に保持する。

これにより、高電位端子Hから第2のp型MOSトランジスタP2および第1のp型MOSトランジスタP1を介して出力端子Voutに高電位VREF+が出力される。このとき、第1のp型MOSトランジスタP1と第2のp型MOSトランジスタP2の中間ノードAの電位は、ほぼ高電位VREF+となる。また、この中間ノードAに接続される第1のn型MOSトランジスタN1および第2のn型MOSトランジスタN2はオフ状態であり、第1のn型MOSトランジスタN1と第2のn型MOSトランジスタN2の中間ノードBに接続される第3のp型MOSトランジスタP3はオン状態である。

したがって、オフ状態の第1のn型MOSトランジスタN1のソース、ドレインの両端子はノードA側が高電位VREF+の電位、ノードB側が正電源端子VDDの電位となり、両者の電位がほぼ同電位であるから、電位差が小さい状態となる。これにより、第1のn型MOSトランジスタN1は、オフ抵抗の値によらずソース・ドレイン間の電位差がほとんど無いのでリーク電流もほとんど発生しない。この結果、第1のp型MOSトランジスタP1と第2のp型MOSトランジスタP2の中間ノードAから第1のn型MOSトランジスタN1側に電流がリークするのを抑制でき、高電位端子Hから出力端子Voutにリーク電流を抑制して高電位VREF+を精度良く出力することができる。

一方、第3のn型MOSトランジスタN3および第4のn型MOSトランジスタN4はオフ状態であるから、低電位端子Lと出力端子Voutとの間は遮断されている。このとき、第4のp型MOSトランジスタP4および第5のp型MOSトランジスタP5はオン状態であるから、第3のn型MOSトランジスタN3および第4のn型MOSトランジスタN4の中間ノードCは正電源端子VDDの電位となる。したがって、オフ状態の第3のn型MOSトランジスタN3のソース、ドレインの両端子は、出力端子Vout側が高電位VREF+の電位、ノードC側が正電源端子VDDの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。この結果、出力端子Voutから第3のn型MOSトランジスタN3を介して低電位端子L側に電流がリークするのを抑制でき、出力端子Voutの高電位VREF+を精度良く出力することができる。

次に、図3(b)を参照して、低電位スイッチSWLをオン、高電位スイッチSWHをオフとして、低電位端子Lから低電位VREF−を出力端子Voutに出力する場合について説明する。低電位VREF−を出力する場合には、具体的には、第1〜第5のn型MOSトランジスタN1〜N5を全てオンさせ、第1〜第5のp型MOSトランジスタP1〜P5を全てオフ状態に保持する。

これにより、低電位端子Lから第4のn型MOSトランジスタN4および第3のn型MOSトランジスタN3を介して出力端子Voutに低電位VREF−が出力される。このとき、第3のn型MOSトランジスタN3と第4のn型MOSトランジスタN4の中間ノードCの電位は、ほぼ低電位VREF−となる。また、この中間ノードCに接続される第4のp型MOSトランジスタP4および第5のp型MOSトランジスタP5はオフ状態であり、第4のp型MOSトランジスタP4と第5のp型MOSトランジスタP5の中間ノードDに接続される第5のn型MOSトランジスタN5はオン状態である。

したがって、オフ状態の第4のp型MOSトランジスタP4のソース、ドレインの両端子は、ノードC側が低電位端子Lの低電位VREF−の電位、ノードD側が負電源端子VSSの電位となり、両者の電位がほぼ同電位であるから、電位差が小さい状態となる。これにより、第4のp型MOSトランジスタP4は、オフ抵抗の値によらずソース・ドレイン間の電位差がほとんど無いのでリーク電流もほとんど発生しない。この結果、ノードD側から第4のp型MOSトランジスタP4を介して電流がリークして流入するのを抑制でき、出力端子Voutに低電位端子L側の低電位VREF−を精度良く維持することができる。

一方、第1のp型MOSトランジスタP1および第2のp型MOSトランジスタP2はオフ状態であるから、高電位端子Hと出力端子Voutとの間は遮断されている。このとき、第1のn型MOSトランジスタN1および第2のn型MOSトランジスタN2はオン状態であるから、第1のp型MOSトランジスタP1および第2のp型MOSトランジスタP2の中間ノードAは負電源端子VSSの電位となる。したがって、オフ状態の第1のp型MOSトランジスタP1のソース、ドレインの両端子は、出力端子Vout側が低電位VREF−の電位、ノードA側が負電源端子VSSの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。この結果、出力端子Voutに第1のp型MOSトランジスタP1を介して高電位端子H側から電流がリークして流入するのを抑制でき、出力端子Voutの低電位VREF−を精度良く出力することができる。

上記実施形態によれば、高電位端子Hおよび低電位端子Lのいずれの出力状態においても、出力端子Voutの電位として、高電位VREF+あるいは低電位VREF−を確実に保持することができる。また、このように高電位スイッチSWHおよび低電位スイッチSWLをp型のおよびn型のMOSトランジスタを組み合わせた構成とすることで、中間電位を生成する回路などを設ける必要がないので、素子数や面積が増大するのを抑制することができる。

(第2実施形態) 図4および図5は第2実施形態を示している。以下、第1実施形態と異なる部分について説明する。図4において、高電位スイッチSWHの構成のうち、第2のn型MOSトランジスタN2および第3のp型MOSトランジスタP3に代えて、第1のn型MOSトランジスタN1と負電源端子VSSとの間に第6のp型MOSトランジスタP6を設けている。また、低電位スイッチSWLの構成のうち、第5のp型MOSトランジスタP5および第5のn型MOSトランジスタN5に代えて、第4のp型MOSトランジスタP4と正電源端子VDDとの間に第6のn型MOSトランジスタN6を設けている。

次に、上記構成の作用について図5(a)、(b)を用いて説明する。図5(a)は、高電位出力時の状態を示し、図5(b)は低電位出力時の状態を示している。図5(a)、(b)中、太実線により導通状態であることを示しており、導通経路の電位はほぼ同電位となっている。

まず、図5(a)を参照して、高電位スイッチSWHをオン、低電位スイッチSWLをオフとして、高電位端子Hから高電位VREF+を出力端子Voutに出力する場合について説明する。高電位VREF+を出力する場合には、具体的には、第1のp型MOSトランジスタP1、第2のp型MOSトランジスタP2、第4のp型MOSトランジスタP4および第6のn型MOSトランジスタN6をオンさせ、第6のp型MOSトランジスタP6および第1のn型MOSトランジスタN1、第3のn型MOSトランジスタN3、第4のn方MOSトランジスタN4をオフ状態に保持する。

これにより、高電位端子Hから第2のp型MOSトランジスタP2および第1のp型MOSトランジスタP1を介して出力端子Voutに高電位VREF+が出力される。第1のp型MOSトランジスタP1と第2のp型MOSトランジスタP2の中間ノードAの電位は、ほぼ高電位VREF+となる。一方、この中間ノードAに接続される第1のn型MOSトランジスタN1および第6のp型MOSトランジスタP6はオフ状態である。第1のn型MOSトランジスタN1と第6のp型MOSトランジスタP6の中間ノードは、オフ抵抗によって高電位VREF+と負電源端子VSSの電位の中間電位となり、第1のn型MOSトランジスタN1および第6のp型MOSトランジスタP6のそれぞれはオフ状態が保持されている。

また、第3のn型MOSトランジスタN3および第4のn型MOSトランジスタN4はオフ状態であるから、低電位端子Lと出力端子Voutとの間は遮断されている。このとき、第4のp型MOSトランジスタP4および第6のn型MOSトランジスタN6はオン状態であるから、第3のn型MOSトランジスタN3と第4のn型MOSトランジスタN4の中間ノードCは第4のn型MOSトランジスタN4の閾値電圧Vt分だけ下がるものの正電源端子VDDの電圧に近い電圧になり、第3のn型MOSトランジスタN3のオフ状態が保持される。この結果、出力端子Voutから第3のn型MOSトランジスタN3を介して低電位端子L側に電流がリークするのを抑制でき、出力端子Voutの高電位VREF+を精度良く出力することができる。

次に、図5(b)を参照して、低電位スイッチSWLをオン、高電位スイッチSWHをオフとして、低電位端子Lから低電位VREF−を出力端子Voutに出力する場合について説明する。低電位VREF−を出力する場合には、具体的には、第6のp型MOSトランジスタP6および第1のn型MOSトランジスタN1、第3のn型MOSトランジスタN3、第4のn型MOSトランジスタN4をオンさせ、第1のp型MOSトランジスタP1、第2のp型MOSトランジスタP2、第4のp型MOSトランジスタP4および第6のn型MOSトランジスタN6をオフ状態に保持する。

これにより、低電位端子Lから第4のn型MOSトランジスタN4および第3のn型MOSトランジスタN3を介して出力端子Voutに低電位VREF−が出力される。第3のn型MOSトランジスタN3と第4のn型MOSトランジスタN4の中間ノードCの電位は、ほぼ低電位VREF−となる。一方、この中間ノードCに接続される第6のn型MOSトランジスタN6および第4のp型MOSトランジスタP4はオフ状態である。第6のn型MOSトランジスタN6と第4のp型MOSトランジスタP4の中間ノードは、オフ抵抗によって正電源端子VDDの電位と低電位VREF−の中間電位となり、第6のn型MOSトランジスタN6および第4のp型MOSトランジスタP4のそれぞれはオフ状態が保持されている。

また、第1のp型MOSトランジスタP1および第2のp型MOSトランジスタP2はオフ状態であるから、高電位端子Hと出力端子Voutとの間は遮断されている。このとき、第6のp型MOSトランジスタP6および第1のn型MOSトランジスタN1はオン状態であるから、第1のp型MOSトランジスタP1と第2のp型MOSトランジスタP2の中間ノードAは負電源端子VSSに近い電圧になり、第1のp型MOSトランジスタP1のオフ状態が保持される。この結果、出力端子Voutに第1のp型MOSトランジスタP1を介して高電位端子H側から電流がリークして流入するのを抑制でき、出力端子Voutの低電位VREF−を精度良く出力することができる。

したがって、第2実施形態によっても第1実施形態とほぼ同様の作用効果を得ることができ、また、素子数を減らした構成とすることができる。

(第3実施形態) 図6〜図8は第3実施形態を示している。以下、第1実施形態と異なる部分について説明する。図6に示すように、この実施形態においては、第1実施形態の構成に、第7のp型MOSトランジスタP7および第8のp型MOSトランジスタP8および第7のn型MOSトランジスタN7および第8のn型MOSトランジスタN8を付加している。第7のp型MOSトランジスタP7は高電位端子FREF+と第2のp型MOSトランジスタP2との間に接続される。第8のp型MOSトランジスタP8は、正電源端子VDDと第2のp型MOSトランジスタP2および第7のp型MOSトランジスタP7の中間ノードEとの間に接続される。第7のn型MOSトランジスタN7は、低電位端子FREF−と第4のn型MOSトランジスタN4との間に接続される。第8のn型MOSトランジスタN8は、負電源端子VSSと第4のn型MOSトランジスタN4および第7のn型MOSトランジスタN7の中間ノードFとの間に接続される。

次に、上記構成の作用について図7、図8を用いて説明する。まず、図7を参照して、高電位スイッチSWHをオン、低電位スイッチSWLをオフとして、高電位端子Hから高電位VREF+を出力端子Voutに出力する場合について説明する。高電位VREF+を出力する場合には、具体的には、第1〜第5のp型MOSトランジスタP1〜P5、第7のp型MOSトランジスタP7、および第8のn型MOSトランジスタN8をオンさせ、第1〜第5のn型MOSトランジスタN1〜N5、第7のn型MOSトランジスタN7、および第8のp型MOSトランジスタP8をオフ状態に保持する。

これにより、高電位端子Hから第7のp型MOSトランジスタP7、第2のp型MOSトランジスタP2、第1のp型MOSトランジスタP1を介して出力端子Voutに高電位VREF+が出力される。中間ノードAおよびEの電位は、ほぼ高電位VREF+となる。中間ノードAについては、第1実施形態と同様に、第1のn型MOSトランジスタN1は、オフ抵抗の値によらずソース・ドレイン間の電位差がほとんど無いのでリーク電流もほとんど発生しない。また、中間ノードEについては、第8のp型MOSトランジスタP8は、ソース・ドレイン間が高電位VREF+と正電源端子VDDの電圧が印加された状態となることで、オフ抵抗の値によらずリーク電流の発生も抑制される。

この結果、中間ノードA、Eはいずれもリーク電流が発生することがなくなり、高電位端子Hから出力端子Voutにリーク電流を抑制して高電位VREF+を精度良く出力することができる。

一方、第3のn型MOSトランジスタN3、第4のn型MOSトランジスタN4、第7のn型MOSトランジスタN7はオフ状態であるから、低電位端子Lと出力端子Voutとの間は遮断されている。第4のp型MOSトランジスタP4および第5のp型MOSトランジスタP5はオン状態であるから、第3のn型MOSトランジスタN3および第4のn型MOSトランジスタN4の中間ノードCは正電源端子VDDの電位となる。したがって、オフ状態の第3のn型MOSトランジスタN3のソース、ドレインの両端子は、出力端子Vout側が高電位VREF+の電位、ノードC側が正電源端子VDDの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。

また、NMOS8はオン状態であるから、第4のn型MOSトランジスタN4および第7のn型MOSトランジスタN7の中間ノードFは負電源端子VSSに近い電位となる。したがって、オフ状態の第7のn型MOSトランジスタN7のソース、ドレインの両端子は、低電位端子L側が低電位VREF−の電位、ノードF側が負電源端子VSSの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。

さらに、オフ状態の第4のn型MOSトランジスタN4は中間ノードC側が正電源端子VDDの電位に近い電位となり、中間ノードF側が負電源端子VSSに近い電位となるので、オフリークが流れる可能性がある。しかし、この場合のリーク電流は、正電源端子VDDから第5のp型MOSトランジスタP5、第4のp型MOSトランジスタP4から中間ノードCに流れ込み、第4のn型MOSトランジスタN4を流れ、中間ノードFから第8のn型MOSトランジスタN8を介して負電源端子VSS側に流れる。このため、第4のn型MOSトランジスタN4のリーク電流は、出力端子Voutおよび低電位端子Lのいずれにも関与しない状態で流れることになる。

この結果、高電位端子H側から高電位VREF+を出力端子Voutに精度良く出力することができ、低電位端子L側ではリーク電流が発生することがないので、低電位VREF−の電位を変動させることがなくなる。

次に、図8を参照して、低電位スイッチSWLをオン、高電位スイッチSWHをオフとして、低電位端子Lから低電位VREF−を出力端子Voutに出力する場合について説明する。低電位VREF−を出力する場合には、具体的には、第1〜第5のn型MOSトランジスタN1〜N5、第7のn型MOSトランジスタN7および第8のp型MOSトランジスタP8をオンさせ、第1〜第5のp型MOSトランジスタP1〜P5、第7のp型MOSトランジスタP7および第8のn型MOSトランジスタN8をオフ状態に保持する。

これにより、低電位端子Lから第7のn型MOSトランジスタN7、第4のn型MOSN4、第3のn型MOSトランジスタN3を介して出力端子Voutに低電位VREF−が出力される。中間ノードCおよびFの電位は、ほぼ低電位VREF−となる。中間ノードCについては、第1実施形態と同様に、第4のp型MOSトランジスタP4は、オフ抵抗の値によらずソース・ドレイン間の電位差がほとんど無いのでリーク電流もほとんど発生しない。また、中間ノードFについては、第8のn型MOSトランジスタN8は、ソース・ドレイン間が高電位VREF+と正電源端子VDDの電圧が印加された状態となることで、オフ抵抗の値によらずリーク電流の発生も抑制される。

この結果、中間ノードC、Fはいずれもリーク電流が発生することがなくなり、低電位端子Lから出力端子Voutにリーク電流を抑制して低電位VREF−を精度良く出力することができる。

一方、第1のp型MOSトランジスタP1、第2のp型MOSトランジスタP2、第7のp型MOSトランジスタP7はオフ状態であるから、高電位端子Hと出力端子Voutとの間は遮断されている。第1のn型MOSトランジスタN1および第2のn型MOSトランジスタN2はオン状態であるから、第1のp型MOSトランジスタP1および第2のp型MOSトランジスタP2の中間ノードAは負電源端子VSSの電位となる。したがって、オフ状態の第1のp型MOSトランジスタP1のソース、ドレインの両端子は、出力端子Vout側が低電位VREF−の電位、ノードA側が負電源端子VSSの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。

また、第8のp型MOSトランジスタP8はオン状態であるから、第2のp型MOSトランジスタP2および第7のp型MOSトランジスタP7の中間ノードEは正電源端子VDDの電圧に近い電位となる。したがって、オフ状態の第7のp型MOSトランジスタP7のソース、ドレインの両端子は、高電位端子H側が高電位VREF+の電位、ノードE側が正電源端子VDDの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。

さらに、オフ状態の第2のp型MOSトランジスタP2は中間ノードE側が正電源端子VDDの電位に近い電位となり、中間ノードA側が負電源端子VSSに近い電位となるので、オフリークが流れる可能性がある。しかし、この場合のリーク電流は、正電源端子VDDから第8のp型MOSトランジスタP8から中間ノードEに流れ込み、第2のp型MOSトランジスタP2を流れ、中間ノードAから第1のn型MOSトランジスタN1、第2のn型MOSトランジスタN2を介して負電源端子VSS側に流れる。このため、第2のp型MOSトランジスタP2のリーク電流は、出力端子Voutおよび高電位端子Hのいずれにも関与しない状態で流れることになる。

この結果、低電位端子L側から低電位VREF−を出力端子Voutに精度良く出力することができ、高電位端子H側ではリーク電流が発生することがないので、高電位VREF+の電位を変動させることがなくなる。

このような第3実施形態によれば、第1実施形態の効果に加えて、高電位端子Hの高電位VREF+および低電位端子Lの低電位VREF−のいずれの電位も出力状態によってリークを発生させることがないので、他の回路に対する出力状態を精度良く保持させることができる。

(第4実施形態) 図9は第4実施形態を示している。この実施形態は、図4に示した第2実施形態の構成に加えて、第3実施形態で示した付加構成である第7のp型MOSトランジスタP7、第8のp型MOSトランジスタP8および第7のn型MOSトランジスタN7、第8のn型MOSトランジスタN8を付加したものである。したがって、このような第4実施形態によっても、第2実施形態と同様の作用効果に第3実施形態の効果を付加した効果を得ることができる。

(第5実施形態) 図10、図11は第5実施形態を示している。以下、第1実施形態と異なる部分について説明する。まず、図10に示すものは、高電位スイッチSWHとして第1実施形態の高電位スイッチSWHを用い、低電位スイッチSWLとして第9のn型MOSトランジスタN9を単独で用いた構成である。これは、低電位用スイッチSWLがリーク電流が小さく、第3のn型MOSトランジスタN3のオン抵抗、オフ抵抗が出力端子Voutに影響を与えないような場合に適したものである。

また、図11に示すものは、低電位スイッチSWLとして第1実施形態の低電位スイッチSWLを用い、高電位スイッチSWLとして第9のp型MOSトランジスタP9を単独で用いた構成である。これは、高電位用スイッチSWHがリーク電流が小さく、第1のp型MOSトランジスタP1のオン抵抗、オフ抵抗が出力端子Voutに影響を与えないような場合に適したものである。

したがって、このような第5実施形態によっても、第1実施形態の高電位スイッチSWHあるいは低電位スイッチSWLを用いた構成と同様の作用効果を得ることができる。

(第6実施形態) 図12は第6実施形態を示している。第1実施形態と異なるところは、出力する電位として、1つの高電位VREF+に対して、低電位VREF−a、VREF−b、…、VREF−n(nはb以降のアルファベット)として複数の低電位が設けられているところである。最も低い低電位VREF−nは、第1実施形態における低電位VREF−と同様に0Vで設定される。また、低電位VREF−a、低電位VREF−bは、低電位VREF−nよりは高いが、1.5Vよりも小さい電位に設定されている。つまり、高電位VREF+と低電位VREF−nとの中間レベルである1.5Vよりも小さく、低電位VREF−n寄りの異なる電位に設定されている。

この場合には、低電位端子Laに低電位VREF−aが接続され、低電位端子Lbに低電位VREF−bが接続される。また、各低電位端子La、Lbと出力端子Voutとの間には、第1実施形態で示したものと同様の構成で低電位スイッチSWLa、SWLb、…、SWLn(図示せず)が接続されている。

したがって、複数の低電位VREF−a〜VREF−nを持つ第6実施形態によっても第1実施形態と同様の作用効果を得ることができる。

(第7実施形態) 図13は第7実施形態を示している。第1実施形態と異なるところは、高電位端子H,低電位端子Lに加えて、中間電位端子Mを設け、中間電位VCM(1.5V)を出力可能な構成としたところである。

この実施形態では、中間電位VCMを出力するための中間電位スイッチSWMが、中間電位端子Mと出力端子Voutとの間に付加されている。中間電位スイッチSWMは、中間電位端子M側に低閾値電圧のp型MOSトランジスタP10、出力端子Vout側に低閾値電圧のn型MOSトランジスタN10を直列に接続した構成である。これら低閾値電圧のp型MOSトランジスタP10および低閾値電圧のn型MOSトランジスタN10は、前述した第1〜第9のp型MOSトランジスタP1〜P9あるいは第1〜第9のn型MOSトランジスタN1〜N9に比べて、いずれも閾値電圧が低く設定されたものである。

上記構成において、高電位VREF+を出力する場合は、高電位スイッチSWHをオンさせ、中間電位スイッチSWMおよび低電位スイッチSWLをオフさせる。このとき、高電位スイッチSWHのオン動作および低電位スイッチSWLのオフ動作については、第1実施形態と同様にしてオンオフの制御を実施する。また、中間電位スイッチSWMについては、低閾値電圧のp型MOSトランジスタP10をオン、低閾値電圧のn型MOSトランジスタN10をオフ状態とする。

これにより、第1実施形態と同様にして、高電位端子Hから高電位VREF+が出力端子Voutに出力される。このとき、中間電位スイッチSWMの状態について説明する。この場合、低閾値電圧のp型MOSトランジスタP10をオンさせているので、低閾値電圧のn型MOSトランジスタN10は、中間電位端子Mから低閾値電圧のp型MOSトランジスタP10を介してソースに中間電位VCM(1.5V)が印加され、ドレインに出力端子VoutからVFREF+(3.0V)が印加された状態である。そして、低閾値電圧のn型MOSトランジスタN10のゲートはオフ状態を保持するため、0Vに保持されている。これにより、低閾値電圧のn型MOSトランジスタN10は、ゲート−ソース間電圧が−1.5Vとなり、加えて基板バイアス効果が現れるため、閾値電圧が低くてもオフ状態が確実に保持され、これによって出力端子Vout側から中間電位端子M側へリーク電流が流れるのが抑制されている。

同様に、低電位VREF−を出力する場合は、低電位スイッチSWLをオンさせ、中間電位スイッチSWMおよび高電位スイッチSWHをオフさせる。このとき、低電位スイッチSWLのオン動作および高電位スイッチSWHのオフ動作については、第1実施形態と同様にしてオンオフの制御を実施する。また、中間電位スイッチSWMについては、低閾値電圧のn型MOSトランジスタN10をオン、低閾値電圧のp型MOSトランジスタP10をオフ状態とする。

これにより、第1実施形態と同様にして、低電位端子Lから低電位VREF−が出力端子Voutに出力される。このとき、中間電位スイッチSWMの状態について説明する。この場合、低閾値電圧のn型MOSトランジスタN10をオンさせているので、低閾値電圧のp型MOSトランジスタP10は、中間電位端子Mからソースに中間電位VCM(1.5V)が印加され、出力端子VoutからドレインにVFREF−(0V)が印加された状態である。そして、低閾値電圧のp型MOSトランジスタP10のゲートはオフ状態を保持するため、高電位に保持されている。これにより、低閾値電圧のp型MOSトランジスタP10は、ゲート−ソース間電圧が1.5Vとなり、加えて基板バイアス効果が現れるため、閾値電圧が低くてもオフ状態が確実に保持され、これによって出力端子Vout側に中間電位端子M側からリーク電流が流れるのが抑制されている。

次に、中間電位VCMを出力する場合は、高電位スイッチSWHおよび低電位スイッチSWLをともにオフさせ、中間電位スイッチSWMをオンさせる。このとき、高電位スイッチSWHおよび低電位スイッチSWLのオフ動作については、第1実施形態と同様にしてオンオフの制御を実施する。また、中間電位スイッチSWMについては、低閾値電圧のp型MOSトランジスタP10および低閾値電圧のn型MOSトランジスタN10をともにオンさせる。

この状態では、低閾値電圧のp型MOSトランジスタP10および低閾値電圧のn型MOSトランジスタN10のオンにより、中間電位端子MからVCMが出力端子Voutに出力される。高電位スイッチSWHおよび低電位スイッチSWLはいずれもオフ状態に保持されるので、高電位VREF+および低電位VREF−はいずれも出力されない。

このような第7実施形態によれば、中間電位VCMを出力可能に設ける構成においても、出力端子Voutに出力する電位を高電位VREF+、低電位VREF−および中間電位VCMのいずれにおてもリーク電流を極力低減して高精度で出力することができるようになる。

(他の実施形態) なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

上記第1〜4実施形態で示した高電位スイッチSWHおよび低電位スイッチSWLは、高電位側と低電位側とで異なるものを接続することもできる。 第5実施形態では、高電位スイッチSWHあるいは低電位スイッチSWLを第1実施形態で用いたものを使用した例を示したが、第2〜4実施形態で示した高電位スイッチSWHあるいは低電位スイッチSWLを用いることもできる。

第6実施形態では、低電位スイッチSWLについて複数個設ける場合を示したが、高電位スイッチSWHを複数個設けることもできるし、高電位スイッチSWHおよび低電位スイッチSWLを共に複数個設けることもできる。また、第1実施形態で示した高電位スイッチSWH、低電位スイッチSWL以外に、第2〜4実施形態で示したものを単独あるいは組み合わせて用いることもできる。

第7実施形態では、第1実施形態で示したものに中間電位スイッチSWMを設けた例を示したが、第2〜第6実施形態のものにも適用することができる。 上記実施形態では、1次のΔΣ型A/D変換回路1のフィードバック用D/A変換回路への適用例として示しているが、2次以上のものにも適用可能である。また、オーバーサンプリング型のA/D変換回路のものにも適用できるし、巡回型A/D変換回路やパイプライン型A/D変換回路などのD/A変換回路にも適用できる。さらには、A/D変換回路以外の回路にもD/A変換回路として用いることができるし、D/A変換回路以外の低リーク電位選択回路に用いることができる。

図面中、1はD/A変換回路、2はΔΣ型のA/D変換回路、3は減算器、4は積分器、5は量子化器、SWHは高電位スイッチ、SWLは低電位スイッチ、P1〜P9は第1〜第9のp型MOSトランジスタ、P4a、P4bは第4のp型MOSトランジスタ、P5a、P5bは第5のp型MOSトランジスタ、N1〜N9は第1〜第9のn型MOSトランジスタ、N3a〜N5a、N3b〜N5bは第3〜第5のn型MOSトランジスタ、P10は低閾値電圧のp型MOSトランジスタ、N10は低閾値電圧のn型MOSトランジスタ、Hは高電位端子、L、La、Lbは低電位端子、VREF+は高電位、VREF−、VREF−a、VREF−bは低電位、VDDは正電源端子、VSSは負電源端子である。