[0022]次に、種々の態様が、図面を参照して説明される。以下の説明においては、解説の目的のために、多数の具体的詳細が、1つ以上の態様の充分な理解をもたらすために説明される。しかしながら、このような態様が、これらの具体的詳細を備えなくても実施され得ることは、明らかであり得る。

[0023]本明細書において使用されるとき、用語「決定する」は、幅広くさまざまな行為を包含し、したがって「決定する」は、計算する、演算する、処理する、導出する、調査する、参照する(例えば、表、データベース、又は他のデータ構造を参照する)、確かめる、などを含むことができる。更に、「決定する」は、解決する、選択する、選ぶ、確立する、などを含むことができる。

[0024]「にもとづく」という表現は、特に明示的に指定されない限り、「のみにもとづく」を意味しない。換言すると、「にもとづく」という表現は、「のみにもとづく」及び「に少なくとももとづく」の両方を表す。

[0025]更に、用語「又は(or)」は、排他的な「又は」ではなく、包含的な「又は」を意味することが意図される。すなわち、特に指定されず、或いは文脈から明らかでない限り、「XがA又はBを使用する」という表現は、自然の包含的な順列のいずれかを意味することが意図される。すなわち、「XがA又はBを使用する」という表現は、以下の事例、すなわち「XがAを使用する」、「XがBを使用する」、又は「XがA及びBの両方を使用する」のいずれによっても満足される。更に、本出願及び添付の特許請求の範囲において使用されるとき、冠詞「a」及び「an」は、特に指定されず、或いは単数形へと向けられることが文脈から明らかでない限り、通常は「1つ以上」を意味すると解釈されなければならない。

[0026]本発明に関連して説明される種々の例示の論理ブロック、モジュール、及び回路は、汎用のプロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)又は他のプログラマブルな論理素子、ディスクリートなゲート又はトランジスタ論理回路、ディスクリートなハードウェアコンポーネント、或いは本明細書に記載の機能を実行するように設計されたこれらの任意の組み合わせによって実施又は実行され得る。汎用のプロセッサは、マイクロプロセッサであり得るが、代案においては、プロセッサが、任意の市販のプロセッサ、コントローラ、マイクロコントローラ、又は状態機械であり得る。プロセッサは、例えばDSPとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと併せた1つ以上のマイクロプロセッサ、又は任意の他のこのような構成など、コンピュータデバイスの組み合わせとしても実現され得る。

[0027]本発明に関連して説明される方法又はアルゴリズムの各ステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、又は両者の組み合わせにて直接的に具現化され得る。ソフトウェアモジュールは、技術的に公知の任意の形態の記憶媒体に位置し得る。使用され得る記憶媒体のいくつかの例として、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROM(登録商標)メモリ、レジスタ、ハードディスク、リムーバブルディスク、CD−ROM、などが含まれ得る。ソフトウェアモジュールは、単一の命令又は多数の命令を備えることができ、いくつかの異なるコード部分、異なるプログラム、及び複数の記憶媒体に分散されていてもよい。記憶媒体を、記憶媒体からの情報の読み出し及び記録媒体への情報の書き込みがプロセッサにとって可能であるように、プロセッサへと接続することができる。代案においては、記憶媒体がプロセッサに一体化され得る。

[0028]本明細書に開示の方法は、記載の方法を達成するための1つ以上のステップ又は動作を備える。方法の各ステップ及び/又は各動作を、特許請求の範囲の技術的範囲から離れることなく互いに入れ換えることができる。換言すると、ステップ又は動作について特定の順序が指定されない限り、特定のステップ及び/又は動作の順序及び/又は使用を、特許請求の範囲の技術的範囲から外れることなく変更することができる。

[0029]本明細書において説明される実施形態は、SAR ADCを包含する。本明細書において提示される実施形態をよりよく理解するために、SAR ADCの簡単な説明が必要である。

[0030]図1は、複数の移動局108と、複数の基地局110と、基地局コントローラ(BSC)106と、移動通信交換局(MSC)102とを含み得る無線システム100を示している。システム100は、GSM(登録商標)、EDGE、WCDMA(登録商標)、CDMA、などであり得る。MSC102は、公衆交換電話網(PTSN)104とやり取りをするように構成され得る。更に、MSCは、BSC106とやり取りをするように構成され得る。システム100に1つ以上のBSC106が存在し得る。各々の基地局110は、少なくとも1つのセクタを含むことができ、各々のセクタは、無指向性のアンテナ又は基地局110から半径方向に遠ざかる特定の方向を指向したアンテナを有し得る。或いは、各セクタは、ダイバーシティ受信のための2つのアンテナを含み得る。各々の基地局110は、複数の周波数割り当てに対応するように設計され得る。セクタ及び周波数割り当ての交差を、チャネルと称することができる。移動局108は、セルラー又は携帯通信システム(PCS)電話を含み得る。

[0031]セルラー電話システム100の動作時に、基地局110は、移動局108の組からリバースリンク信号の組を受信し得る。移動局108は、電話の呼び出し又は他の通信に関与し得る。所与の基地局110によって受信された各々のリバースリンク信号は、この基地局110内で処理され得る。得られたデータは、BSC106へと転送され得る。BSC106は、基地局110間のソフトハンドオフのオーケストレーション(orchestration)を含む電話のリソース割り当て及び移動管理の機能を提供し得る。BSC106は、受信したデータをMSC102へと送ることもでき、MSC102は、PSTN104とのやり取りのための更なるルーティングサービスを提供する。同様に、PTSN104は、MSC102とやり取りすることができ、MSC012は、BSC106とやり取りすることができ、BSC106は、フォワードリンク信号の組を移動局108の組へと送信するように基地局110を制御することができる。

[0032]図2は、送信を行うことができる電子部品200の一例を示すブロック図である。電子部品200は、移動局108、基地局110、又は送信を行い得る任意の他の種類のデバイスの一部であってよい。電子部品200は、電力増幅器(PA)216を含み得る。1つの筋書きにおいては、部品200が市場に出される前、すなわちエンドユーザが部品200を手にする前に、試験が実行され得る。更に、図2に示される個々の部品は、携帯電子デバイスへと組み立てられる前に試験され得る。デバイスは、ひとたび組み立てられたならば更に試験され得る。一例において、構成200は、無線周波数(RF)送受信機202を含み得る。送受信機202は、アンテナ220を介して出て行く信号226の送信及び到来する信号228の受信を行い得る。送信チェーン204は、送信されるべき信号の処理に使用され得、受信チェーン214は、送受信機202によって受信される信号を処理するように実現され得る。到来する信号228は、送受切り替え器218によって処理され得、到来する信号228のインピーダンス整合224が生じ得る。次いで、到来する信号228は、受信チェーン214によって処理され得る。

[0033]送信チェーン204は、アンテナ220による送信のための信号を作成する。送信チェーン204は、ベースバンド送信機206、RFアップコンバータ208、及びドライバ増幅器210を含む。ベースバンド送信機206は、信号に関連し得る雑音を除去するためのフィルタ(図示せず)を更に含むことができる。送信されるべき信号は、ベースバンド送信機206によって作成され、RFアップコンバータ208によって高い周波数の信号へとアップコンバートされ得る。アップコンバータ208は、局所発振器212の制御下にあり得る。ドライバ増幅器210は、信号を増幅し得、信号は、PA216を通過し得る。

[0034]1つの構成において、送信されるべき信号は、上述のように送信チェーン204を通ってPA216へと送られ得、PA出力237は、送受切り替え器218に通され得る。複信信号239が、完成した無線通信デバイスの試験プロセスの一部として測定され得る(アンテナ220からの出力信号226を測定するのではなく)。PA216の試験の際に、測定設備230が、送受切り替え器218の出力(すなわち、複信信号239)へと接続され得る。設備230は、振幅測定設備又は機能232と、位相測定設備又は機能234とを含み得る。測定設備230は、プロセッサ、メモリ、表示装置、通信インターフェイス、などを含むコンピュータ装置によって実現され得る。図6及び7のブロック図は、これらの部品を無線デバイス及び基地局の文脈において示している。

[0035]RF送受信機202は、受信チェーン214を更に含む。受信チェーン214は、低ノイズ増幅器(LNA)236を含む。LNA236は、インピーダンス整合装置224が受信信号を処理した後に信号を受信する。LNA236は、受信信号を増幅し、混合のためにミキサ234へと渡す。フィルタ232が、ミキサから信号を受信し、望ましくない信号生成物を取り除く。フィルタによる処理の後で、信号は、変換のためにアナログ−デジタル変換器(ADC)230へと送られる。

[0036]図3は、SAR ADCアセンブリ300を示している。SAR ADCは、入力アナログ電圧に関して動作し、この電圧を連続的な方法でNビットのデジタル出力へと変換する。SAR ADCは、典型的には、抵抗又はキャパシタの2進法で重み付けされたアレイからなり、或いは両者の組み合わせを使用し得る。図3において、アレイは、キャパシタ310、312、及び314を使用している。これらのキャパシタは、キャパシタ制御論理回路306へと接続されている。比較器316及びデジタル論理回路318が、SAR ADCの動作を制御する。最初に、入力信号が、サンプリングスイッチ304によってサンプリングされる。スイッチ304がオフにされ、比較器316が、第1の変換に関して有効にされる。シングルエンド(single-ended)の実施例においては、サンプリングされた入力信号は、基準電圧と比較され得る。差動の実施例においては、一方が正であり、一方が負である2つの入力信号が、互いに比較され得る。最初に、変換比較器出力が、デジタル出力の最上位ビット(MSB)を決定する。比較器316の出力に応じて、デジタル論理回路318は、次の変換のために自身の入力を調節する。例えば、出力が高く、サンプリングされた入力が基準電圧よりも高いことを示している場合、デジタル論理回路318は、次の変換のために基準電圧をより高く調節する。同様に、差動の実施例では、比較器316における差動電圧がより低く調節される。出力が低い場合、基準又は差動電圧は、次の変換のためにより高く調節される。比較器316の入力の調節後に、デジタル論理回路318は、次の変換に関して比較器316を有効にする。第2の変換後の比較器316の出力が、(MSB−1)ビットを決定する。

[0037]この連続が、「N」回の変換のすべてが次々に行われて完了するまで繰り返される。最後の変換に関する比較器316の出力が、最下位ビット(LSB)を決定する。ひとたびN回の変換がすべて完了すると、デジタル論理回路318は、次の変換のためのアナログ入力をサンプリングするためにサンプリングスイッチ304をオンにする。次いで、N回の変換の連続が、次のアナログ入力について繰り返される。サンプリングレート、すなわち入力信号302がどの程度頻繁にサンプリングされるのかは、クロック入力320によって決定される。このクロックの周波数が、SAR ADCのサンプリングレートを設定する。

SAR ADCの通常の動作のために、1クロック周期(T_PERIOD)のうちにN回の変換をすべて完了させて次のアナログ入力をサンプリングするための充分な時間が与えられなければならない。換言すると、クロック周波数が、SARが変換を完了させて入力をサンプリングすることができるように充分に低くなければならない。

[0038]図4が、上述のSAR変換波形を示しており、クロック周期に対するサンプルの関係を示している。

[0039]図5は、供給電圧がレギュレータ(502)によって設定され、比較器コモンモード電圧がVCM(504)ブロックによって設定されるSAR ADCを示している。比較器316のコモンモード電圧は、VCM504においてサンプリング段階において設定される。

[0040]図6は、アセンブリ600を示している。SARを電圧で制御されるディレイライン(delay line)として取り扱うことによって、この速度は、後述のように閉ループシステムにおいて制御され得る。LDO/VCM補正ブロックが、SAR ADCの速度の監視及び補正に使用される。基準クロックエッジが、LDO/VCM補正ブロック(606)へと供給される。入力クロックが所望のデューティサイクルを有する場合、入力クロックのエッジのうちの1つを、基準クロック(602)として使用することができ、或いはデューティサイクル補正回路(DCC604)を、基準エッジのための所望のデューティサイクルを有するクロックを生成するために使用することができる。LDO/VCM補正ブロックは、低ドロップアウトレギュレータ(LDO)608及びVCM(610)へと出力を供給する。

[0041]本方法において、SAR612の速度は、基準クロックエッジと比較され、それは入力クロック602又はDCCクロック604であり得る。

[0042]レギュレータ又はコモンモード電圧(VCM)が低いがゆえにSAR612が充分に高速には動作していない場合、回路600は、SAR612が低速であることを検出し、SAR612が所望の速度で動作するまで電圧を自動的に高める。更に、図6のアセンブリ600は、許容される電圧の上昇量を制限することで、信頼性の問題を回避し得る。本方法は、必要に応じて、レギュレータ(LDO)及びVCM電圧を一緒に制御すること、又はいずれかの電圧を独立して制御することを可能にする。本方法は、ADCの用途に使用され得るが、高いクロック速度で働く任意の遅延にもとづく回路又は処理回路にも使用され得る。

[0043]図7は、サンプリングパルスと、NビットのSAR ADCがクロック周期内に完了させなければならないいくつかの変換と、変換の完了を知らせる「SAR完了(SAR done)」信号との間の関係を示している。SARの接続形態の1つの欠点は、クロック周波数が高くなるにつれて、N回の変換に利用することができる時間が短くなることである。これは、1クロックサイクルのうちにN回の変換をすべて完了させることができないかもしれないがゆえに、問題を引き起こす。更なる問題は、変換速度が、低速なプロセスコーナー、極端な温度、及びより低い電圧において、より遅い点にある。結果として、SAR ADCによって生成される出力が不正確になる。図6において上述した実施形態は、これらの問題に対処する。

[0044]図8は、変換がクロック時間期間内に完了していないという問題を示している。SAR ADCの速度の問題を克服するために、クロック速度が下げられ得る。これは、すべてのコーナーにおいてすべての変換が完了することを保証する。しかしながら、この選択肢では、動作の仕様の周波数が低くなる。代案の技術的解決策は、変換がすべてのコーナー、温度、及び電圧において完了するように、SAR ADCにおけるビット数「N」を減らすことである。しかしながら、この選択肢も、SAR ADCの仕様を下げることにつながり、いくつかの用途においては容認され得ない。

[0045]SAR ADCの速度は、比較器316及びデジタル論理回路318の可能な限り高速な動作を可能にすることによって、最大化され得る。いくつかの実施形態において、これら2つのブロックの速度は、比較器316の供給電圧及びコモンモード電圧を使用して制御又は調節され得る。後述される更なる実施形態は、SAR ADCの速度を改善するためにこれらの電圧がどのように制御されるのかを詳述する。

[0046]図9は、変換時間が比較器コモンモード電圧及びレギュレータ電圧につれてどのように変化するのかを示している。SAR変換時間が電源及び比較器コモンモード電圧に依存するため、SAR ADCは、2つの入力を有する電圧で制御されるディレイラインとして取り扱われ得る。制御電圧が1ボルト変化するときの変換時間の変化、すなわちΔt/Δv(KDL)は、2つの制御電圧、すなわちレギュレータ並びに比較器コモンモード電圧について同程度である。

[0047]図10は、SAR速度の閉ループ調節のためのアセンブリ1000を、LDO/VCM補正回路の内部の個々のブロックと共に示している。特には、図10は、どのようにSAR速度が閉ループの方法で調節され得るのかを示している。アセンブリ1000は、VCM及びLDOの補正のための用意を含むモジュール1002を含む。位相検出器(PD)1004が、電荷ポンプ(CHG)1006へと接続され、電荷ポンプ(CHG)1006が、相互コンダクタンス(gm)CELL1008へと接続される。モジュール1002からの出力が、SAR ADCモジュール1010への入力である。2つの入力が、VCM及びLDO補正モジュール1002からSAR1010へと行われ、一方の入力がLDO1012へともたらされる一方で、他方はVCM1014へともたらされる。

[0048]PDは、基準エッジをSAR1016「完了(done)」信号と比較する。SAR1016「完了」信号は、すべての変換が完了したことを知らせるSAR ADC1010の内部の状態機械からの信号である。SARが所望の速度よりも低速である場合、「SAR完了」信号は基準エッジよりも遅く到着し、SARが所望の速度よりも高速である場合、このエッジが基準エッジよりも早く到着する。PD1004は、DCCのエッジとSAR「完了」信号との間の遅延に依存した幅を有する出力パルスを生成する。PDを、典型的なPFDを追加のリセット信号を取り入れるように変更することによって実現され得る。この追加のリセット信号は、PFDを位相検出器として機能させる。電荷ポンプ1006は、SAR「完了」エッジがDCCエッジよりも遅い限りにおいて出力電圧が増加する積分器として機能する。電荷ポンプの出力電圧を電流へと変換するために使用されるgmセル1008が、電荷ポンプ1006とSAR ADC1010との間に追加される。

[0049]「SAR完了」エッジが基準エッジよりも遅い限りにおいて、電荷ポンプの電圧は増加し続ける。電圧が増加するとき、「gm」セルからの出力電流も増加する。この電流は、LDO電圧及び/又はコモンモード(VCM)電圧を増加させる。これにより、SAR ADCが変換をより速く完了させるようになる。閉ループシステム又はフィードバックは、「SAR完了」エッジ及び基準エッジの両者が整列するとき、すなわちSARが所与の時間内に変換を完了させるときに、安定状態に達する。図11は、閉ループ制御装置1100のブロック図を示している。アセンブリは、位相検出器1102を含む。PD1102は、DCCの出力を受け付ける第1の入力を有する。第2の入力は、SAR「完了」信号を受け取る。リセット機構も、PD1102に設けられる。PD1102は、2つの出力をもたらす。増加(INC)出力が、スイッチ1130へと接続され、INC出力が高(high)であるとき、電流によるキャパシタCFILT1108の充電を生じさせ、電圧VCONTを上昇させる。同様に、減少(DEC)出力が、スイッチ1132を介してもたらされ、DEC出力が高(high)であるとき、電流がキャパシタCFILTから引き出されることで、電圧VCONTが低下する。これらの経路の両方は、VCONTにおいてつながり、キャパシタ1008にも接続される。

[0050]両方の「gm」セル1110及び1112が、電流出力をもたらす。第1の「gm」セル(1110)は、LDO回路の入力ブランチへと電流出力をもたらす。第2の「gm」セルは、VCM回路へと電流出力をもたらす(以下の段落は、図12を説明する部分へと移動)。

[0051]図12は、PDブロック及び相互コンダクタンスセルについて考えられる一実施例の回路図を示している。アセンブリ1200は、PD1202を含む。PDは、フリップフロップ1204及び1206を含む。フリップフロップ1204及び1206の両者は、3入力のANDゲート1208へと接続される。更に、ANDゲート1208の1つの入力は、フリップフロップ1204の出力へと接続される。次いで、この出力は、スイッチ1212へと接続される。スイッチ1212は、電流源にも接続され、それはPMOSデバイスであり得る。

[0052]ANDゲート1208の第2の入力は、フリップフロップ1206からの出力へと接続される。この出力は、スイッチ1214へと接続される。スイッチ1214は、別の電流源1216へと接続され、それはNMOSデバイスであり得る。V_CONTが、キャパシタ1218へと接続され、gmセル1220の入力にも接続される。

[0053]gmセル1220は、p型CMOSトランジスタ1224を備えており、p型CMOSトランジスタ1224は、第2のp型CMOSトランジスタ1222へと接続されている。両方のトランジスタ1222及び1224は、第3のトランジスタ1226へと接続され、それはp型CMOSトランジスタである。更に、gmセル1220への入力は、第4のトランジスタ1230にも送られ、それはp型CMOSトランジスタである。トランジスタ1230は、更にトランジスタ1228及び1232へと接続されている。トランジスタ1228が、p型CMOSトランジスタである一方で、トランジスタ1232は、p型CMOSトランジスタである。gmセル1220の出力は、VCM1248へともたらされる。更に、抵抗1244及び1246が、VCM1248の前及び後に設けられている。

[0054]LDO1236は、直流入力1234を受け取る。更に、抵抗1238、1240、及び1242が直列にLDO1236へと入力される。

[0055]図12に示した代案の実施形態は、電荷ポンプの電圧にもとづいて電流を生成するために差動ペアを使用するgmセルを備える。動作時、gmセルから出力される電流を制御するために、V_CONTが別の基準電圧と比較される。次いで、この電流が、レギュレータ及びVCM段の入力ブランチへと加えられる。この電流は、さまざまな補正範囲をもたらすために、入力抵抗のラダー(ladder)の異なる地点に加えられ得る。この実施形態は、電圧を高めるものであって、電圧を下げるための機構は提供しない。補正範囲は、差動ペアにおけるバイアス電流及び電流が加えられる場所の入力抵抗によって制限される。

[0056]動作時、回路は、必要な場合に限り、すなわちスローコーナーにおいてのみ、SARの速度を制御する。動作の包絡線の他の部分においては、ADCに影響が及ぼされることはない。LDO又はVCMブロックへと供給される電流は、差動ペアのバイアス電流によって制限される。これは、回路の補正範囲を制限することで、信頼性の懸念の解消に役立つ。

[0057]更なる実施形態が、電圧を下げることが望まれる場合に電圧を下げるように装置を変更することによって提供され得る。これは、LDO及びVCM入力へと加えられる電流の方向を変えることによって達成され得る。

[0058]動作時、回路は、以下のモードにて使用され得、すなわちLDO及びVCMの両方の電圧が同時に制御及び変更され得、LDO又はVCMのいずれかの電圧が制御され得、更にはLDO及びVCMの両方の電圧が制御されるが、互いに順番にされる。

[0059]図13は、SAR ADCの電源及び/又は比較器コモンモード電圧の閉ループ制御を実行するために本明細書に記載の閉ループ制御装置を使用するための方法のフロー図を示している。方法1300は、SAR変換時間が測定されるステップ1302にて始まる。この測定された変換時間が、ステップ1304において所望の変換時間と比較される。ステップ1306において、電源及び比較器コモンモード電圧の少なくとも一方の閉ループ調節が実行される。

[0060]上記開示のプロセスにおける各ステップの特定の順序又は階層は、典型的な手法の例示であると理解される。設計の優先事項にもとづき、プロセスにおける各ステップの特定の順序又は階層は、並べ替えられ得ると理解される。添付の方法に関する請求項は、種々のステップの構成要素を見本の順序にて提示しており、提示された具体的な順序又は階層への限定を意味するものではない。

[0061]以上の説明は、本明細書に記載の種々の態様を当業者にとって実施可能にするために提示されている。これらの態様への種々の変更が、当業者にとって容易に明らかであると考えられ、本明細書に定められる包括的な原理は、他の態様にも適用され得る。したがって、特許請求の範囲は、本明細書に示した態様に限定されるようには意図されてはおらず、請求項の表現に矛盾しない最大限の範囲が与えられるべきであり、ここにおいて、或る構成要素への単数形での言及は、特に指定されない限り「ただ1つ」を意味することを意図しておらず、むしろ「1つ以上」を意味することを意図している。特に述べられない限り、用語「いくつか」は、1つ以上を指す。本明細書の各所において説明された種々の態様の構成要素について、当業者にとって公知であり、或いは後に知られることになるすべての構造的及び機能的な同等物は、ここでの言及によって本明細書に明示的に援用され、特許請求の範囲によって包含されるように意図される。更に、本明細書に開示の何ものも、このような開示が特許請求の範囲に明示的に記載されるか否かにかかわらず、公衆へと開放されるようには意図されていない。請求項のいかなる構成要素も、構成要素が「ための手段(means for)」という表現を使用して明示的に記載されない限り、ミーンズ・プラス・ファンクション(means plus function)として解釈されてはならない。

[0062]特許請求の範囲が、上述した正確な構成及び構成要素に限られないことを、理解すべきである。種々の修正、変更、及び変種が、特許請求の範囲の技術的範囲から離れることなく、本明細書に記載のシステム、方法、及び装置の配置、動作、及び詳細において行われ得る。 以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。 [C1] 逐次比較レジスタ(SAR)型アナログ−デジタル変換器(ADC)比較器コモンモード電圧のための供給電圧を制御するための方法であって、 SAR変換時間を測定することと、 前記SAR変換時間を所望の変換時間と比較することと、 電源及び比較器コモンモード電圧のうちの少なくとも1つを閉ループの方法で調節することと、 を備える方法。 [C2] 前記電源及び前記比較器コモンモード電圧の両方が調節される、C1に記載の方法。 [C3] 前記供給電圧が調節される、C1に記載の方法。 [C4] 前記比較器コモンモード電圧が調節される、C1に記載の方法。 [C5] 逐次比較レジスタ(SAR)型アナログ−デジタル変換器(ADC)の供給電圧及び比較器コモンモード電圧を制御するための装置であって、 SAR ADCモジュールへと電気的に接続されたコモンモード電圧及びレギュレータ補正モジュール を備える装置。 [C6] 前記コモンモード電圧及びレギュレータ補正モジュールは、位相周波数検出器を含む、C5に記載の装置。 [C7] 前記コモンモード電圧及びレギュレータ補正モジュールは、電荷ポンプを含む、C6に記載の装置。 [C8] 前記コモンモード電圧及びレギュレータ補正モジュールは、相互コンダクタンスセルを含む、C7に記載の装置。 [C9] 逐次比較レジスタ(SAR)型アナログ−デジタル変換器(ADC)のための供給電圧を制御するための装置であって、 SAR変換時間を測定するための手段と、 前記SAR変換時間を所望の変換時間と比較するための手段と、 電源及び比較器コモンモード電圧のうちの少なくとも1つを閉ループの方法で調節するための手段と、 を備える装置。 [C10] 前記電源及び比較器コモンモード電圧のうちの少なくとも1つを閉ループの方法で調節するための手段は、前記電源及び比較器コモンモード電圧の両方を調節するための手段を含む、C9に記載の装置。 [C11] 前記電源及び比較器コモンモード電圧のうちの少なくとも1つを閉ループの方法で調節するための手段は、前記供給電圧を調節するための手段を含む、C9に記載の装置。 [C12] 前記電源及び比較器コモンモード電圧のうちの少なくとも1つを閉ループの方法で調節するための手段は、前記比較器コモンモード電圧を調節するための手段を含む、C9に記載の装置。 [C13] コンピュータにとって読み取り可能な非一時的な媒体であって、 プロセッサによって実行されたときに SAR変換時間を測定することと、 前記SAR変換時間を所望の変換時間と比較することと、 電源及び比較器コモンモード電圧のうちの少なくとも1つを閉ループの方法で調節することと、 の各ステップを前記プロセッサに実行させる命令を備えているコンピュータにとって読み取り可能な非一時的な媒体。 [C14] 前記電源及び前記比較器コモンモード電圧の両方を閉ループの方法で調節するための命令を更に備える、C13に記載のコンピュータにとって読み取り可能な非一時的な媒体。 [C15] 前記供給電圧を閉ループの方法で調節するための命令を更に備える、C13に記載のコンピュータにとって読み取り可能な非一時的な媒体。 [C16] 前記比較器コモンモード電圧の両方を閉ループの方法で調節するための命令を更に備える、C13に記載のコンピュータにとって読み取り可能な非一時的な媒体。