| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 61 | 測定装置の共振回路 | JP2015021146 | 2015-02-05 | JP2016142712A | 2016-08-08 | 筏井 悠希; 和田 正巳 |
| 【課題】測定装置の共振回路において、制御系を不安定にすることなく、目標値と実際の振幅との間の定常偏差を小さくする。 【解決手段】ΔΣ変調器がアナログ変位信号をΔΣ変調して得られたパルス密度信号とパルス密度信号から得られる多ビット信号とを入力し、励振信号を生成する測定装置の共振回路であって、多ビット信号から得られる振動信号に応じて増幅率を設定する増幅率制御部と、増幅率でパルス密度信号のレベルを増幅する乗算器と、乗算器の出力を、さらにΔΣ変調して得られるパルス密度信号に基づいて励振信号を生成する回路群と、を備え、増幅率制御部は、振動信号から得られる振幅信号と振幅目標値との差分に基づき、比例制御と積分制御とにより増幅率を設定する。 【選択図】図1 |
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| 62 | A/D変換器 | JP2014161666 | 2014-08-07 | JP2016039490A | 2016-03-22 | 根塚 智裕 |
| 【課題】デルタシグマ方式と巡回方式の2つの変換方式を備えつつ、高精度を維持できるA/D変換器を提供する。 【解決手段】デルタシグマ変調によるA/D変換を行うΔΣ処理回路10と、A/D変換の過程における残差を所定の増幅率で増幅する操作を巡回動作させてA/D変換を行う巡回処理回路20と、を備える。さらに、ΔΣ処理回路の出力、および、巡回処理回路の出力を量子化した量子化値を出力する量子化部30と、量子化値に基づいて、A/D変換結果を生成するとともに、参照電圧を切り替える制御部40と、を備える。そして、ΔΣ処理回路および巡回処理回路は、サンプリング容量と、積分容量と、DAC容量を有して制御信号に基づいて参照電圧に対応した電荷を量子化の残差から加減算する容量性のD/A変換器12、22と、を有し、サンプリング容量と、DAC容量と、積分容量とが、電気的に独立な容量として構成される。 【選択図】図1 |
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| 63 | 電気信号変換 | JP2014111690 | 2014-05-29 | JP5869621B2 | 2016-02-24 | トレバー クリフォード カルドウェル; リチャード イー. シュライアー; デヴィット アルドレッド; ウェンファ ダブリュー. ヤン |
| 64 | 連続時間型ΔΣ変調器 | JP2014089397 | 2014-04-23 | JP5752293B2 | 2015-07-22 | ダーフィト ムータース |
| 65 | ＦＩＲフィルタリングのためのベクトル畳み込み関数を含む命令セットを有するベクトル・プロセッサ | JP2014539058 | 2012-10-26 | JP2015502597A | 2015-01-22 | アザデット，カメラン; ユ，メンリン; オスマー，ジョセフ，エッチ．; ウィリアムズ，ジョセフ; モリーナ，アルベルト |
| ベクトル畳み込み関数を含む命令セットを有するベクトル・プロセッサが提供される。開示されているベクトル・プロセッサは、入力信号とフィルタのインパルス応答との間の畳み込み関数を、少なくともN1+N2−1個の入力サンプルで構成されるベクトルを取得することと、それぞれの時間シフトされたバージョンがN1個のサンプルを含む、ベクトルのN2個の時間シフトされたバージョン(ゼロ回シフトされたバージョンを含む)を取得することと、ベクトルの時間シフトされたバージョンの重み付けされた和をN1個の係数のベクトルにより実行することと、重み付けされた和のそれぞれに対して1つの出力値を含む出力ベクトルを生成することと、によって実行する。ベクトル・プロセッサは、この方法を、例えば、ベクトル入力を有する1つまたは複数のベクトル畳み込みソフトウェア命令に応答して、実行する。このベクトルは、複数の実数または複素数の入力サンプルを含むことがあり、フィルタのインパルス応答は、実数または複素数である複数の係数を用いて表すことができる。 | ||||||
| 66 | ブロックベースの波高率低減（ＣＦＲ） | JP2014539063 | 2012-10-26 | JP2014535214A | 2014-12-25 | アザデット，カメラン; モリーナ，アルベルト; オスマー，ジョセフ，エッチ．; ユ，メンリン; サンチェス，ラモン |
| ブロックベースの波高率低減(CFR)技法が提供される。例示的なブロックベースの波高率低減(CFR)の方法は、複数のサンプルから成るデータ・サンプルのブロックを取得することと、データのブロックを波高率低減ブロックに適用することと、波高率低減ブロックから処理済みのデータのブロックを提供することとを含む。ブロックベースの波高率低減の方法は、オプションで、データのブロックに対して複数回繰り返して実行されてもよい。データ・サンプルのブロックは、少なくとも1つのカーソル・ブロックを有する拡張ブロックを備えることができる。たとえば、少なくとも2つの先行カーソル・ブロックおよび1つの後続カーソル・ブロックが採用されてもよい。ピークは、たとえば、データ・サンプルのブロック、および先行カーソル・ブロックの始めにおいてのみ、消去されてもよい。 | ||||||
| 67 | パルス合成回路 | JP2013123048 | 2013-06-11 | JP2014241499A | 2014-12-25 | NAKANISHI YOSHINORI; KAWAGUCHI TAKESHI; SEKIYA MAMORU |
| 【課題】汎用性のある回路で1ビットデジタル信号を合成して3値信号を生成する。【解決手段】パルス合成回路32は、DFF26,27からの1ビットデジタル信号を合成して3値信号を生成する。パルス合成回路32は、NORゲート33a、NORゲート33b、NORゲート33c及び3つのスイッチSW1〜SW3を備える。SW1は第1電位に接続され、SW2は第2電位に接続され、SW3は第3電位に接続される。DFF26,27からの信号の論理値に応じてSW1〜SW3をオン/オフ制御して第1電位、第2電位、第3電位のいずれかに出力電位を設定して3値信号を生成する。【選択図】図5 | ||||||
| 68 | 連続時間型ΔΣ変調器 | JP2014089397 | 2014-04-23 | JP2014217065A | 2014-11-17 | DAVID MUTHERS |
| 【課題】AD変換器の構成要素としての連続時間型ΔΣ変調器の安定性をさらに向上させること。【解決手段】積分器と、クロック周波数でクロック制御された比較器と、前記比較器に閾値電圧を印加すべく前記比較器に接続されている電圧源とを備え、前記積分器と前記比較器とはフィードバックループ内で接続されており、前記積分器は、所定の積分時定数と、第1の抵抗と、第1のキャパシタとを有しており、前記電圧源は、前記閾値電圧の設定のために、第2の抵抗と、第2のキャパシタとを有しており、前記第1の抵抗と前記第2の抵抗は、抵抗対構造部の構成要素であり、さらに、前記第1のキャパシタと前記第2のキャパシタは、キャパシタ対構造部の構成要素であるように構成する。【選択図】図1 | ||||||
| 69 | ＡＤ変換装置および信号処理システム | JP2011020003 | 2011-02-01 | JP5609684B2 | 2014-10-22 | 篤親 丹羽; 洋介 植野 |
| 70 | Measurement method, measurement apparatus, and measurement program | JP2012252602 | 2012-11-16 | JP2014103465A | 2014-06-05 | ISHIHARA NORIKAZU; MORI YUKI; SUGAWARA MITSUTOSHI |
| PROBLEM TO BE SOLVED: To shorten a measurement time while maintaining measurement accuracy, for a delta-sigma data converter.SOLUTION: A measurement method according to an embodiment is a measurement method for a delta-sigma data converter for performing data conversion between an analog signal and a digital signal. Continuous output digital values output via data conversion by the data converter on the basis of the input of a ramp waveform generated on the basis of input voltage values at predetermined intervals are captured for measurement, two of the output digital values which are different in value and adjacent in order of value magnitude are selected to be combined in a pair, every combination is subjected to predetermined statistical processing using the output digital values belonging to the combination or the input voltage values corresponding to the output digital values, and a nonlinearity error is calculated from the result of statistical processing. | ||||||
| 71 | Mash method sigma-delta modulator and da conversion circuit | JP2013505639 | 2011-03-18 | JP5505557B2 | 2014-05-28 | 和明 大石 |
| 72 | Δσ type a / d converter | JP2009247694 | 2009-10-28 | JP5358829B2 | 2013-12-04 | 陽史 松本; 敏夫 熊本; 孝 奥田 |
| A delta-sigma A/D converter having plural input channels comprises a first quantizer which quantizes and outputs a received signal; a first D/A converter which converts an output signal of the first quantizer into an analog signal, and outputs the converted analog signal; a first operation unit which outputs a signal indicative of a difference of the first analog input signal and an output signal of the first D/A converter; a first integrator which integrates an output signal of the first operation unit and outputs the integrated signal; a first dither circuit which generates a first dither signal; and a second operation unit which adds the first dither signal to the output signal of the first integrator and outputs the added signal to the first quantizer. | ||||||
| 73 | METHOD AND DEVICE FOR PRODUCING A DIGITAL SIGNAL | PCT/EP2014051414 | 2014-01-24 | WO2014114755A2 | 2014-07-31 | DÜSTERBERG DIRK; STICHWEH HEIKO |
| The invention relates to a method for producing a digital signal (DS) from an analog signal (UA) produced by means of a frequency converter on the basis of a pulse-width modulation having a variable period duration, wherein values of the digital signal (DS) correspond to a mean of the analog signal (UA) over an associated period duration of the pulse-width modulation, comprising the following steps: producing a bit stream (BS) as a function of the analog signal (UA) by means of a sigma-delta modulator (1), wherein the bit stream is produced with a constant modulator cycle time, producing temporally successive digital sampled values (S_1 to S_r) during an associated period duration by filtering the bit stream (BS) by means of a number of digital filters (2_1 to 2_r), wherein time intervals between the temporally successive digital sampled values are multiples of the modulator cycle time, the digital filters (2_1 to 2_r) are started at time offsets from each other in the time intervals of the multiples of the modulator cycle time, and each digital filter (2_1 to 2_r) outputs an associated digital sampled value (S_1 to S_r), and calculating a mean of the digital sampled values (S_1 to S_r) produced during the associated period duration, wherein the mean forms the value of the digital signal (DS) for the associated period duration. | ||||||
| 74 | SOFTWARE DIGITAL FRONT END (SoftDFE) SIGNAL PROCESSING | PCT/US2012062179 | 2012-10-26 | WO2013066756A3 | 2013-08-15 | AZADET KAMERAN; LI CHENGZHOU; MOLINA ALBERT; OTHMER JOSEPH H; PINAULT STEVEN C; YU MENG-LIN; WILLIAMS JOSEPH; PEREZ RAMON SANCHEZ; CHEN JIAN-GUO |
| Software Digital Front End (SoftDFE) signal processing techniques are provided. One or more digital front end (DFE) functions are performed on a signal in software by executing one or more specialized instructions on a processor to perform the one or more digital front end (DFE) functions on the signal, wherein the processor has an instruction set comprised of one or more of linear and non-linear instructions. A block of samples comprised of a plurality of data samples is optionally formed and the digital front end (DFE) functions are performed on the block of samples. The specialized instructions can include a vector convolution function, a complex exponential function, an xk function, a vector compare instruction, a vector max() instruction, a vector multiplication instruction, a vector addition instruction, a vector sqrt() instruction, a vector 1/x instruction, and a user-defined non-linear instruction. | ||||||
| 75 | 連続時間デルタシグマ変調器をスケール調整する電源 | JP2018076053 | 2018-04-11 | JP2018182739A | 2018-11-15 | アヴィナシュ・グッタ; ヴェンカタ・アルナ・スリカンス・ニッタラ; アブヒラシャ・カウレ |
| 【課題】本発明は、概して、デルタシグマ変調器回路に関し、詳細には、デルタシグマ変調器の回路電力の低減化に関する。 【解決手段】デルタシグマ変調器回路は、第1の積分器段およびアナログデジタルコンバータ(ADC)回路を含むフォワード回路パスであって、フォワード回路パスの伝達関数がmの信号利得要素を含み、mは正の整数であるフォワード回路パスと、第1の積分器段への入力パスであって、入力パスの伝達関数が1/mの信号利得要素を含む入力パスと、ADC回路の出力および第1の積分器段のオペアンプの反転入力に動作可能に結合されるフィードバック回路パスであって、少なくとも第1のデジタルアナログコンバータ(DAC)回路を含み、フィードバック回路バスの伝達関数が1/mの信号利得要素を含む、フィードバック回路パスとを備える。 【選択図】図1 |
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| 76 | 通信装置 | JP2014096752 | 2014-05-08 | JP6364939B2 | 2018-08-01 | 前畠 貴 |
| 77 | ブロックベースの波高率低減(CFR) | JP2017140725 | 2017-07-20 | JP2017216720A | 2017-12-07 | アザデット,カメラン; モリーナ,アルベルト; オスマー,ジョセフ,エッチ.; ユ,メンリン; サンチェス,ラモン |
| 【課題】ブロックベースの波高率低減(CFR)技法を提供する。 【解決手段】ブロックベースの波高率低減(CFR)の方法は、複数のサンプルから成るデータ・サンプルのブロックを取得することと、データのブロックを波高率低減ブロックに適用することと、波高率低減ブロックから処理済みのデータのブロックを提供することとを含む。ブロックベースの波高率低減の方法は、オプションで、データのブロックに対して複数回繰り返して実行されてもよい。データ・サンプルのブロックは、少なくとも1つのカーソル・ブロックを有する拡張ブロックを備えることができる。たとえば、少なくとも2つの先行カーソル・ブロックおよび1つの後続カーソル・ブロックが採用されてもよい。ピークは、データ・サンプルのブロック、および先行カーソル・ブロックの始めにおいてのみ、消去されてもよい。 【選択図】図5 |
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| 78 | 無線周波数増幅器 | JP2017540329 | 2015-10-20 | JP2017535221A | 2017-11-24 | ブライアン ジェームス ドナヒュー，; デスモンド フィリップス，; タン ロバート，; ピーター‐コンテッセ エルヴェ， |
| 変調信号を生成するためにデータストリーム部分のそれぞれにデルタ—シグマ変調を実行するための変調器を含む複数の信号処理ブランチを含む変調器回路が開示される。変調器回路は、搬送波周波数をもつ入力データストリームを受信し、入力データストリームを複数のデータストリーム部分に分割する。デルタ—シグマ変調はデータストリーム部分のそれぞれの各ブランチに実行される。各ブランチからの変調信号のそれぞれは、搬送波周波数で出力するための出力信号を形成するために合成される。【選択図】図1 | ||||||
| 79 | しきい値ベースの信号コーディングのための非同期パルス変調 | JP2016574409 | 2015-05-19 | JP2017526224A | 2017-09-07 | ヨン、ユン・チュル |
| 信号処理の方法は、入力信号を1つまたは複数の正しきい値および1つまたは複数の負しきい値と比較することを含む。本方法は、入力信号と(1つまたは複数の)正しきい値および(1つまたは複数の)負しきい値との比較に基づいて出力信号を生成することをも含む。本方法は、再構成された信号を作成するために出力信号を減衰再構成フィルタにフィードバックすることと、再構成された信号を入力信号と合成することとをさらに含む。 | ||||||
| 80 | デルタシグマ変調を用いた信号の誤り訂正方法及び装置 | JP2016530282 | 2013-11-28 | JP6110036B2 | 2017-04-05 | ドナルド ジェフェリー ディオンヌ; ブライアン レオナルド ウィリアム ハウス; ジェニファー マリー マッカン |
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