A/D変換器

本発明は、デルタシグマ変調方式と巡回方式の2つの変換方式を備えるA/D変換器に関する。

通信や信号処理システムのデジタル化が進み、急速に拡大する通信帯域や処理速度の要求に応えるべく、高速かつ高精度なA/D変換器(ADC)が求められている。

例えば、非特許文献1において採用されているADCは、デルタシグマ方式と巡回(サイクリック)方式の2つの変換方式を備えている。デルタシグマ方式は、巡回方式に較べて変換精度が高い。一方、巡回方式は、デルタシグマ方式に較べて変換速度が速い。よって、このようなADCを有する装置では、高精度が要求される上位ビットの変換においてデルタシグマ方式を用い、下位ビットの変換では速度を優先して巡回方式に切り替えて動作するようになっている。

IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.36, NO.2, FEBRUARY 2001

非特許文献1に記載のADCは、量子化結果のフィードバックに用いる容量性DACを内包している。この容量性DACは、量子化結果をデルタシグマ動作の回路にフィードバックする第1DACと、巡回動作の回路にのみフィードバックする第2DACおよび第3DACと、を有している。第1DACの容量は、デルタシグマ動作時のサンプリング容量と巡回動作時の積分容量を兼用している。また、第2および第3DACの容量は、巡回動作時のサンプリング容量を兼用している。

このため、DACやサンプリング動作時および積分動作時にオンオフするスイッチにリーク電流が発生した場合に、サンプリング精度やフィードバック精度が低下し、A/D変換精度が低下する虞がある。一般に、半導体を製造する工程が微細化するほど、例えばMOSで構成されるスイッチのリーク電流は大きくなるため、微細な工程ほどリークの影響がA/D変換精度に与える影響は大きくなる。

本発明は、上記問題点を鑑みてなされたものであり、デルタシグマ方式と巡回方式の2つの変換方式を備えつつ、高精度を維持できるA/D変換器を提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、アナログ信号(Vin)が入力され、デルタシグマ変調によるA/D変換を行うΔΣ処理回路(10)と、A/D変換の過程で発生する量子化の残差の増幅と参照電圧(VR)との減算を巡回動作させてA/D変換を行う巡回処理回路(20)と、ΔΣ処理回路の出力、および、巡回処理回路の出力を量子化した量子化値を出力する量子化部(30)と、量子化値に基づいて、アナログ信号のA/D変換結果を生成するとともに、参照電圧を切り替えるための制御信号を出力する制御部(40)と、を備えるA/D変換器であって、ΔΣ処理回路および巡回処理回路は、サンプリング容量(Cs1,Cs2)と、量子化の残差を制御信号に対応した参照電圧に基づいて加減算するDAC容量(Cd1,Cd2)を有する容量性のD/A変換器(12,22,13)と、を有し、さらに、ΔΣ処理回路は、デルタシグマ変調に供される積分容量(Cf)を有し、サンプリング容量と、DAC容量と、積分容量とが、電気的に独立な容量として構成されることを特徴としている。

これによれば、サンプリング容量とDAC容量と積分容量とが電気的に独立な容量として構成されているから、D/A変換器においてリーク電流が発生した場合でも、容量が共通化されている構成に較べて、信号のサンプリングや、量子化部の出力のフィードバックループ、積分回路の出力への影響を抑制することができる。

さらに、サンプリング容量とDAC容量との間に接続され、互いを分離可能に配置された分離スイッチ(SDC2)を備えるようにすると良い。

これによれば、例えば、デルタシグマ動作時には、巡回動作時に供されるD/A変換器を、分離スイッチによってデルタシグマ動作に必要な回路から分離することができる。すなわち、D/A変換器が具備するDAC容量を、デルタシグマ動作に必要な回路から排除することができる。したがって、デルタシグマ変調におけるDAC容量に起因するノイズを低減することができ、A/D変換精度の低下を抑制することができる。

第1実施形態にかかるA/D変換器の回路図である。

A/D変換器の動作を時系列的に示すタイミングチャートである。

リセット動作における結線を示す回路図である。

デルタシグマ動作時のサンプル動作における結線を示す回路図である。

デルタシグマ動作時の積分動作における結線を示す回路図である。

デルタシグマ動作から巡回動作への遷移過程の結線を示す回路図である。

デルタシグマ動作から巡回動作への遷移過程の結線を示す回路図である。

巡回動作時のサンプル動作における結線を示す回路図である。

巡回動作時の増幅動作における結線を示す回路図である。

第2実施形態にかかるA/D変換器の回路図である。

その他の実施形態にかかるA/D変換器の回路図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

(第1実施形態) 最初に、図1を参照して、本実施形態に係るA/D変換器の概略構成について説明する。

このA/D変換器は、デルタシグマ変調方式と巡回(サイクリック)方式の2つの変換方式を備え、要求されるA/D変換精度に応じてデルタシグマ変調によるA/D変換と巡回方式によるA/D変換を切り替えて動作するハイブリッド型のA/D変換器である。

図1に示すように、このA/D変換器100は、ΔΣ処理回路10と、巡回処理回路20と、量子化部30と、制御部40と、を備えている。ΔΣ処理回路10は、入力されるアナログ信号を処理対象として動作する。巡回処理回路20は、ΔΣ処理回路10により処理された量子化の残差(残余電荷)を処理対象として動作する。以降、A/D変換器100がデルタシグマ変調方式で動作する場合をデルタシグマ動作と称し、巡回方式で動作する場合を巡回動作と称する。

なお、図1に示すように、本実施形態では、ΔΣ処理回路10および巡回処理回路20が有する後述のオペアンプ11における非反転入力端子がグランドに接続された例を示している。これに対して、オペアンプ11を差動アンプに置換して、入力端子に互いに極性の反転したアナログ信号を入力するように構成することにより、よりA/D変換精度の向上を図ることができる。本実施形態では、説明の簡略化のため、オペアンプ11の非反転入力端子がグランドに接続された例を示す。

ΔΣ処理回路10は、図1に示すように、アナログ信号が入力されるアナログ入力端子Tinと、オペアンプ11と、第1サンプリング容量Cs1と、帰還回路を構成する積分容量Cfおよび第2サンプリング容量Cs2と、第1D/A変換器12と、を有している。

アナログ入力端子Tinは、オペアンプ11の反転入力端子に、第1サンプリング容量Cs1を介して接続されている。オペアンプ11の非反転入力端子はアナロググランド(以下、AGNDと示す)に接続されている。また、オペアンプ11の出力端子は、後述の量子化部30に接続されている。

第1サンプリング容量Cs1とアナログ入力端子Tinとの間には、スイッチSS1が接続され、このスイッチSS1がオンされることによって、第1サンプリング容量Cs1にアナログ信号に対応した電荷が蓄積される。また、オペアンプ11と第1サンプリング容量Cs1との間には、切替スイッチSS3が接続され、この切替スイッチSS3がオフされると、第1サンプリング容量Cs1とオペアンプ11とが電気的に分離するようになっている。

積分容量Cfは、オペアンプ11の出力端子から反転入力端子への帰還回路を構成する。また、第2サンプリング容量Cs2は、積分容量Cfと並列にされて、同じく帰還回路を構成する。積分容量Cfおよび第2サンプリング容量Cs2は、第1サンプリング容量Cs1、後述の第1DAC容量Cd1とともに積分回路を構成する。デルタシグマ動作時において、第1サンプリング容量Cs1に蓄積された電荷から、後述の第1D/A変換器12から供給される参照電圧VR(VT,VM,VBのいずれかの電圧)に応じた電荷を除去した電荷が、積分容量Cfおよび第2サンプリング容量Cs2に転送され、残余電荷(残差)として蓄積されるようになっている。加えて、積分容量Cfの一端は、オペアンプ11の反転入力端子に直接接続されている。換言すれば、積分容量Cfの一端は、オペアンプ11の入力端子側にスイッチを介することなく接続されている。これにより、スイッチのオン抵抗を排除することができ、回路の高速動作が可能になっている。

第1D/A変換器12は、第1サンプリング容量Cs1に対して、切替スイッチSS3と並列に接続されている。第1D/A変換器12は、容量性のD/A変換器であり、第1DAC容量Cd1を有している。第1DAC容量Cd1は、一端が切替スイッチSS3を介してオペアンプ11の反転入力端子に接続されている。そして、第1DAC容量Cd1の他端は、スイッチSDT、SDM、SDBを介して、参照電圧VRが印加可能に接続されている。なお、参照電圧VT,VM,VBは、後述の量子化部30の出力をD/A変換した値に相当し、例えば、VT>VM>VBの関係を有する。この参照電圧VRは、3レベルに限定されるものではなく、量子化部30での量子化値のレベル数に応じて適宜設定すればよい。

また、ΔΣ処理回路10は、第1サンプリング容量Cs1に対して、切替スイッチSS3と並列に接続され、一端がAGNDに接続されたスイッチSS2を有している。デルタシグマ動作から巡回動作に移行する遷移期間を除いて、デルタシグマ動作時において、スイッチSS2とスイッチSS1をオンして、第1サンプリング容量Cs1にアナログ信号をサンプリングする。

さらに、ΔΣ処理回路10は、第1サンプリング容量Cs1に対して、スイッチSS1と並列に接続され、一端がAGNDに接続されたスイッチSS4を有している。スイッチSS4は、スイッチSS1に対して反転動作する。すなわち、スイッチSS1がオンのときスイッチSS4はオフであり、スイッチSS1がオフのときスイッチSS4はオンである。スイッチSS4は、デルタシグマ動作時の積分動作時において、第1サンプリング容量Cs1をAGNDに接続することによって、第1サンプリング容量Cs1にサンプリングされたアナログ信号を、切替スイッチSS3を介して積分容量Cfおよび第2サンプリング容量Cs2に転送する。なお、制御部40は、各スイッチSS1,SS2,SS3,SS4におけるオンオフの切替タイミングについて、SS1とSS4、および、SS2とSS3、がそれぞれ同時にオンすることを回避するように適切に制御している。

巡回処理回路20は、オペアンプ11と、積分容量Cfと、第2サンプリング容量Cs2と、第2D/A変換器22とを有している。オペアンプ11、積分容量Cfおよび第2サンプリング容量Cs2の接続は、ΔΣ処理回路10と共用であるため、互いの接続についての説明は省略する。

第2D/A変換器22は、オペアンプ11の反転入力端子に対して第2サンプリング容量Cs2と並列に接続されている。第2D/A変換器22は、容量性のD/A変換器であり、第2DAC容量Cd2を有している。第2DAC容量Cd2は、一端がスイッチSC3を介してオペアンプ11の反転入力端子に接続されている。そして、第2DAC容量Cd2の他端は、スイッチSDT、SDM、SDBを介して、参照電圧VRが印加可能に接続されている。参照電圧VRの量子化部30との関係は第1D/A変換器12と同様である。なお、スイッチSDT、SDM、SDBは、その符号を第1D/A変換器12と同一に示しているが、各スイッチSDT、SDM、SDBのオンオフは後述の制御部40の制御信号に従って、第1D/A変換器12とは独立して動作する。

この第2D/A変換器22は、図1に示すように、スイッチSC3と第2サンプリング容量Cs2の間に接続されている。換言すれば、第2D/A変換器22は、ΔΣ処理回路10を構成する帰還回路に接続されている。そして、この第2D/A変換器22は、分離スイッチSDC2によって、帰還回路から分離可能になっている。また、第2DAC容量Cd2のスイッチSDT、SDM、SDBに接続されない一端は、スイッチSDC1を介してAGNDに接続可能になっている。すなわち、A/D変換器100がデルタシグマ動作を行っている状態では、分離スイッチSDC2がオフされて、積分回路を成す帰還回路から第2D/A変換器22を分離することができる。なお、分離スイッチSDC2は、第2サンプリング容量Cs2との間に他のスイッチを介することなく、直接接続されている。

また、巡回処理回路20は、積分容量Cfとオペアンプ11の出力端子との間に、スイッチSF1を有する。また、積分容量Cfは、積分容量Cfに対してスイッチSF1と並列に接続されたスイッチSF4を介してAGNDに接続可能になっている。

さらに、巡回処理回路20は、第2サンプリング容量Cs2とオペアンプ11の出力端子との間であって、オペアンプ11の出力端子に対してスイッチSF1と並列にスイッチSC1を有している。また、第2サンプリング容量Cs2は、第2サンプリング容量Cs2に対してスイッチSC1と並列に接続されたスイッチSC4を介してAGNDに接続可能になっている。また、第2サンプリング容量Cs2は、第2サンプリング容量Cs2に対して、前述のスイッチSC3および分離スイッチSDC2と並列に接続されたスイッチSC2を介してAGNDに接続可能になっている。

デルタシグマ動作から巡回動作に移行する遷移期間を除いて、巡回動作時において、スイッチSC2とスイッチSC1をオンして信号のサンプリングを行い、スイッチSC3およびスイッチSC4は、スイッチSC1に対して反転動作してオペアンプ11の出力信号の増幅を行う。

量子化部30は、オペアンプ11からの出力、すなわち、ΔΣ処理回路10および巡回処理回路20からの出力電圧を量子化する量子化器である。量子化部30は、1.5ビット(=3レベル)のデジタルデータを量子化値として生成する周知のものであるから、詳しい説明は省略する。第1D/A変換器12および第2D/A変換器22は、この量子化値に対応した参照電圧VRを発生させることができるように、スイッチSDT、SDM、SDBがオンオフできるようになっている。なお、量子化部30は1.5ビットに限るものではなく、1ビットであっても、2ビット以上であってもよい。そして、ビット数に応じてD/A変換器12,22で設定可能な参照電圧VRのレベル数を変化させればよい。

制御部40は、量子化部30の生成する量子化値に基づいて、アナログ信号のA/D変換結果OUTを生成するとともに、参照電圧VRを切り替えるための制御信号を出力する。生成されたA/D変換結果OUTは、デジタル出力端子Toから出力される。また、制御部40は、A/D変換器100を構成する各スイッチのオンオフを制御する。

次に、図2〜図9を参照して、本実施形態に係るA/D変換器100の動作を時系列的に説明する。なお、図3〜図9において、各スイッチがオンされて容量等の要素を互いに電気的に接続する配線を太線で示している。

図2は、本実施形態に係るA/D変換器100の動作を時系列的に示すタイミングチャートである。図2に示すように、A/D変換器100は、最初にリセット動作を実施し、その後デルタシグマ動作を実施し、デルタシグマ動作から巡回動作への遷移過程を経て、巡回動作を実施するようになっている。デルタシグマ動作は、アナログ信号を標本化(サンプリング)するサンプル動作と、サンプリングした信号を積分する積分動作とを有している。本実施形態における遷移過程は、デルタシグマ動作により生じる残差を巡回処理回路20に転送するための2段階の動作を有している。また、巡回動作は、デルタシグマ動作により生じる残差をサンプリングするサンプル動作と、サンプリングした信号を増幅する増幅動作と、を有している。なお、図2では、各スイッチの切替タイミングが同時になるように示したが、信号同士のショートを避けるため、所定の間隔を空けてスイッチを切り替えるように構成してもよい。

<リセット動作> A/D変換を実行する前にリセット動作が実行される。リセット動作は、A/D変換器100が備えるすべての容量に蓄積された電荷をリセットする動作である。図2に示すように、制御部40によって、スイッチSS2,SS4,SF4,SC2,SC4,SDC1、SDMがオンに設定され、それ以外のスイッチがオフに設定される。この状態では、図3に示すように、容量Cs1,Cs2,Cf,Cd1,Cd2の両端がいずれもAGNDに接続される。これによって、容量Cs1,Cs2,Cf,Cd1,Cd2はリセット(蓄積された電荷がすべて放電)される。

<デルタシグマ動作時のサンプル動作> リセット動作の後、デルタシグマ動作におけるサンプル動作が実行される。デルタシグマ動作時におけるサンプル動作は、アナログ信号Vinをサンプリングする動作である。図2に示すように、制御部40によって、スイッチSS1,SS2,SF1,SC1,SC3,SDC1、SDMがオンに設定され、それ以外のスイッチがオフに設定される。この状態では、図4に示すように、スイッチSS1およびSS2がオンされてアナログ信号Vinに応じた電荷が第1サンプリング容量Cs1に蓄積される。また、AGNDとつながるスイッチSC2,SC4,SF4がオフの状態で、スイッチSC1,SC3,SF1がオンとされる。これにより、第2サンプリング容量Cs2および積分容量Cfは、自身に蓄積された電荷を保持した状態で、オペアンプ11の出力端子と反転入力端子との間にループを形成する。オペアンプ11からは、第2サンプリング容量Cs2および積分容量Cfに蓄積された電荷量に対応した出力電圧が出力される。

<デルタシグマ動作時の積分動作> サンプル動作の後、積分動作が実行される。デルタシグマ動作時における積分動作は、サンプル動作により第1サンプリング容量Cs1に蓄積される電荷から、参照電圧VRによって規定される電荷を除いた(Δ)電荷を、第2サンプリング容量Cs2および積分容量Cfに転送して積分操作(Σ)を行う動作である。

具体的には、サンプル動作の状態に対して、スイッチSS1,SS2をオフし、スイッチSS3,SS4をオンする。同時に、量子化部30の量子化値に応じて第1D/A変換器12におけるスイッチSDT、SDM、SDBのいずれかがオンされ、量子化結果がフィードバックされる。積分動作中は、図5に示すように、スイッチSS1がオフになりスイッチSS4がオンとなるため、アナログ信号Vinのサンプリングは行われない。また、切替スイッチSS3がオンされるため、オペアンプ11、第1サンプリング容量Cs1、第2サンプリング容量Cs2、第1DAC容量Cd1および積分容量Cfによって積分回路が構成される。よって、サンプル動作時に第1サンプリング容量Cs1に蓄積された電荷から、第1D/A変換器12から供給される参照電圧VRに対応した電荷を除去した電荷が、第2サンプリング容量Cs2および積分容量Cfに残余電荷として蓄積される。

デルタシグマ動作時は、上記したデルタシグマ動作時におけるサンプル動作と積分動作が所定回数繰り返し実行されてA/D変換が行われる。図2に示すように、デルタシグマ動作時は、分離スイッチSDC2は常時オフである。これにより、第2D/A変換器22は、デルタシグマ変調に供される積分回路から分離された状態とされる。したがって、第2DAC容量Cd2がデルタシグマ動作時に接続されている場合に発生するフィードバックファクタの低下や熱雑音の増加を抑制することができる。

<デルタシグマ動作から巡回動作への遷移1> 図2における遷移1の期間、すなわち、デルタシグマ動作における最後のサンプル動作においては、通常のサンプル動作に対して、スイッチSS1がオフとされ、スイッチSS4がオンとされる。つまり、図6に示すように、アナログ入力端子Tinは第1サンプリング容量Cs1に接続されず、アナログ信号Vinがサンプリングされない。この遷移過程では、サンプリングを実施しないことにより、デルタシグマ動作におけるサンプリング回数と第1D/A変換器12におけるフィードバック回数を同一に調整している。

<デルタシグマ動作から巡回動作への遷移2> 図2における遷移2の期間、すなわち、デルタシグマ動作における最後の積分動作においては、デルタシグマ動作における量子化結果の最後のフィードバックが実行される。また、図7に示すように、通常の積分動作時に対して、スイッチSC1をオフして、スイッチSC4をオンにして、第2サンプリング容量Cs2に蓄積された電荷を積分容量Cfに転送する。この動作により、デルタシグマ動作における残余電荷がすべて積分容量Cfに転送される。

なお、本実施形態では、第1サンプリング容量Cs1および第1DAC容量Cd1から積分容量Cfへの電荷の転送、スイッチSC1のオフ、スイッチSC4のオン、が同時に実施される構成を示したが、これらは別のタイミングで実施されてもよい。また、その際に、積分容量Cfへの電荷の転送を終了した後に、スイッチSC1のオフおよびスイッチSC4のオンの前に、切替スイッチSS3をオフする動作を追加する等、手順の変更があってもよい。

<巡回動作時のサンプル動作> デルタシグマ動作における最後の積分動作(遷移2)の後、巡回動作が開始される。巡回動作のサンプル動作は、第2サンプリング容量Cs2に、オペアンプ11の出力電圧をサンプリングする動作である。

具体的には、図2および図8に示すように、制御部40によって、スイッチSS2,SS4,SF1,SC1,SC2,SDC2、SDMがオンに設定され、それ以外のスイッチがオフに設定される。この状態では、図8に示すように、オペアンプ11の出力電圧によって第2サンプリング容量Cs2が充電される。また、分離スイッチSDC2がオンに設定され、第2D/A変換器22が有効になる。なお、巡回動作時は、切替スイッチSS3が常時オフに設定され、デルタシグマ動作時に機能する第1サンプリング容量Cs1および第1D/A変換器12は、巡回処理回路20から分離された状態となる。これにより、巡回動作時において、第1サンプリング容量Cs1や第1DAC容量Cd1による巡回動作時のオペアンプ11のフィードバックファクタの低下や雑音の増加を抑制することができる。スイッチSS2,SS4は常時オンであり、第1サンプリング容量Cs1の両端の電位がAGNDに固定されるようになっている。オペアンプ11からは、第2サンプリング容量Cs2および積分容量Cfに蓄積された電荷量に対応した出力電圧が出力される。

<巡回動作時の増幅動作> サンプル動作の後、増幅動作が実行される。具体的には、図2および図9に示すように、サンプル動作の状態に対して、スイッチSC1,SC2をオフし、スイッチSC3,SC4をオンする。同時に、量子化部30の量子化値に応じて第2D/A変換器22におけるスイッチSDT、SDM、SDBのいずれかがオンされ、量子化結果がフィードバックされる。この動作では、サンプル動作時に第2サンプリング容量Cs2および積分容量Cfに蓄積された電荷から、第2D/A変換器22から供給される参照電圧VRに対応した電荷を除去した電荷が、積分容量Cfに転送され、積分容量Cfに残余電荷(残差)が蓄積される。そして、オペアンプ11からは、積分容量Cfに蓄積された電荷量に対応した出力電圧が出力され、量子化部30によりA/D変換が行われる。

巡回動作時は、上記した巡回動作時におけるサンプル動作と増幅動作が所定回数繰り返し実行されてA/D変換が行われる。例えば、12ビットのA/D変換であれば、Nビットをデルタシグマ動作によりA/D変換し、12−Nビットを巡回動作によりA/D変換することによって、12ビットのA/D変換を完了させる。

次に、本実施形態に係るA/D変換器100の作用効果について説明する。

本実施形態におけるA/D変換器100は、従来構成のように、第1D/A変換器12の有する第1DAC容量Cd1が第1サンプリング容量Cs1をサンプリング容量や積分容量として兼用せず、独立して構成されている。また、第2D/A変換器22の有する第2DAC容量Cd2が第2サンプリング容量Cs2をサンプリング容量や積分容量として兼用せず、独立して構成されている。これにより、D/A変換器12,22においてリーク電流が生じた場合であっても、これらの容量が共通化されている構成に較べて、信号のサンプリングや、量子化部30の出力(量子化値)のフィードバックループ、オペアンプ11の出力へのリークの影響を抑制することができる。

また、このA/D変換器100は、分離スイッチSDC2を有しているから、デルタシグマ動作時において、巡回動作時に供される第2D/A変換器22を積分回路から分離することができる。これにより、第2DAC容量Cd2によるデルタシグマ動作時のオペアンプ11のフィードバックファクタの低下や雑音の増大を抑制することができる。加えて、分離スイッチSDC2がオンした時に、第2DAC容量Cd2が、スイッチSC2に対して第2サンプリング容量Cs2と並列に接続されることで、巡回動作時にスイッチSC2によりサンプリングと第2DAC容量Cd2のリセットが同時に実施できる。

また、このA/D変換器100は、切替スイッチSS3を有しているから、巡回動作時において、デルタシグマ動作時に機能する第1サンプリング容量Cs1および第1D/A変換器12を、巡回処理回路20から分離された状態にすることができる。これにより、巡回動作時において、第1サンプリング容量Cs1や第1DAC容量Cd1による巡回動作時のオペアンプ11のフィードバックファクタの低下や雑音の増加を抑制することができる。

また、このA/D変換器100は、オペアンプ11の反転入力端子と積分容量Cfとの間に他のスイッチを介していない。換言すれば、A/D変換器100は、積分容量Cfの一端がオペアンプ11の入力に直接接続されている。積分容量Cfの、オペアンプ11の反転入力端子に接続されている側は、通常AGNDに電位が設定されるため、反転入力端子と積分容量Cfとの間にスイッチが挿入されるとオン抵抗が高くなり回路の動作速度が低下する要因となりやすい。一方で、オン抵抗を低くするためにスイッチの形成面積を大きくすると寄生容量の増大やそれに伴うオペアンプ11のフィードバックファクタの低下、およびレイアウト面積の増大を招く。デルタシグマ動作と巡回動作で用いる積分容量Cfのうち必ずオペアンプ11の反転入力端子に接続する必要がある容量をデルタシグマ動作と巡回動作で共用し、一端を常時直接オペアンプ11に接続する構成とすることで、レイアウト面積を低減しつつ高速かつ高精度のA/D変換の実現が可能である。

(第2実施形態) 第1実施形態では、デルタシグマ動作に供される第1D/A変換器12と、巡回動作に供される第2D/A変換器22が、独立して形成されている例を示した。換言すれば、A/D変換器100が2つの独立したD/A変換器12,22を有している例を示した。

これに対して、本実施形態では、図10に示すように、A/D変換器200が、1つのD/A変換器13を有して、このD/A変換器13がデルタシグマ動作および巡回動作の両方に共用される例を示す。なお、A/D変換器200の構成は、D/A変換器13を除いて第1実施形態におけるA/D変換器100と同様である。また、D/A変換器13が有するDAC容量については、第1実施形態と同一のCd1と記載する。

A/D変換器200は、第1実施形態におけるA/D変換器100に対して、第2D/A変換器22を取り除いて、第1DAC容量Cd1と、第2サンプリング容量Cs2とを、分離スイッチSDC2を介して直接接続した構成となっている。また、第1DAC容量Cd1と、第1サンプリング容量Cs1との間に、新たに分離スイッチSDS1が設けられている。本実施形態では、以下、第1DAC容量Cd1を単にDAC容量Cd1と示す。

このように、D/A変換器13がデルタシグマ動作および巡回動作の両方に共用される構成であっても、DAC容量Cd1の一端には参照電圧VRのみが接続され、サンプリング容量や帰還容量としての機能を持たないため、必要な容量の個数が低減されつつ、D/A変換器13のリーク電流がA/D変換の精度に影響を与えないという効果を奏することができる。

本実施形態におけるA/D変換器200の動作について説明する。なお、分離スイッチSDC2およびSDS1を除いて第1実施形態と同様であるから、以下では、各動作フェーズにおける分離スイッチSDC2およびSDS1の動作について説明する。

<リセット動作> 制御部40により分離スイッチSDS1およびスイッチSS2がオンに設定され、DAC容量Cd1の両端をAGNDに接続して電荷を放電する。また、分離スイッチSDS1がオンに設定される場合には、制御部40により、分離スイッチSDC2はオフに設定され、DAC容量Cd1が帰還回路から分離されていることが好ましい。

<デルタシグマ動作時のサンプル動作> 制御部40により分離スイッチSDC2はオフに設定され、且つ、分離スイッチSDS1はオンに設定される。これにより、デルタシグマ動作時に形成される帰還回路からD/A変換器13を分離することができる。一方で、分離スイッチSDS1はオンに設定されており、D/A変換器13は分離スイッチSDS1を介してスイッチSS2に対して第1サンプリング容量Cs1と並列に接続された状態となる。

<デルタシグマ動作時の積分動作> デルタシグマ動作時であるから、D/A変換器13は帰還回路から分離されている必要がある。よって、サンプル動作時と同様に、制御部40により分離スイッチSDC2はオフに設定され、且つ、分離スイッチSDS1はオンに設定され、D/A変換器13はデルタシグマ動作時のD/A変換に用いられる。

<巡回動作時のサンプル動作> 制御部40により分離スイッチSDC2はオンに設定され、且つ、分離スイッチSDS1はオフに設定され、D/A変換器13は分離スイッチSDC2を介してスイッチSC2に対して第2サンプリング容量Cs2と並列に接続された状態となる。

<巡回動作時の増幅動作> 巡回動作時であるから、サンプル動作時と同様に、制御部40により分離スイッチSDC2はオンに設定され、且つ、分離スイッチSDS1はオフに設定され、D/A変換器13は巡回動作時のD/A変換に用いられる。

以上説明したように、本実施形態におけるA/D変換器200は、1つのD/A変換器13を有して、このD/A変換器13がデルタシグマ動作および巡回動作の両方に共用される。したがって、第1実施形態におけるA/D変換器100に較べて、回路規模を小さくすることができる。

(その他の実施形態) 以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した各実施形態では、増幅器としてオペアンプ11を用いる例について説明したが、例えば図11に示すように、オペアンプ11に代えて差動アンプ50を用いてA/D変換器300を構成することもできる。入力端子に互いに極性の反転したアナログ信号Vin+,Vin−を入力するように構成することにより、よりA/D変換精度の向上を図ることができる。アナログ信号Vin+を処理する側の回路、および、アナログ信号Vin−を処理する側の回路は、ともに第1実施形態と同様である。また、各スイッチの動作も第1実施形態と同様であるから、各スイッチの符号は、アナログ信号Vin+を処理する側の回路、および、アナログ信号Vin−を処理する側の回路は、ともに同一のものを付している。

10…ΔΣ処理回路,11…オペアンプ,12…第1D/A変換器,20…巡回処理回路,22…第2D/A変換器,30…量子化部,40…制御部,Cs1…第1サンプリング容量,Cs2…第2サンプリング容量,Cd1…第1DAC容量,Cd2…第2DAC容量