Mash method sigma-delta modulator and da conversion circuit

本発明は、シグマデルタ・モジュレータおよびＤＡ変換回路に関し、特にＭＡＳＨ方式シグマデルタ・モジュレータおよびそれを含むＤＡＣ（デジタル・アナログ変換器:Digital-to-Analog Converter）に関する。

高分解能および高速のＡＤＣ（アナログ・デジタル変換器:Analog-to-Digital Converter）およびＤＡＣとして、シグマデルタ（ΣΔ）・モジュレータを用いたものが広く使用されるようになってきた。 ＡＤＣにおけるシグマデルタ変換と、ＤＡＣにおけるシグマデルタ変換は、逆の関係にあり、これは後述するＭＡＳＨ(Multistage Noise Shaping)方式についても同様である。 以下のＤＡＣを例として説明する。

図１は、シグマデルタ変換を使用するシグマデルタＤＡＣの概略構成を示す図である。

図１に示すように、補間フィルタ(Interpolation filter)１２は、ＯＳＲ(oversampling ratio)１１に基づいて、高ビット数の入力データを補間してクロック周波数を上げる。 その後、シグマデルタ・モジュレータ（ΣΔＭｏｄ）１３は、高ビットのデータを、低ビットのデータに変換する。 その後、低ビットのＤＡＣ１４は、低ビットのデータをアナログ信号に変換し、アナログ信号はアナログ・ローパス・フィルタ(Analog low-pass filter)１５を介して出力される。

広く知られているように、シグマデルタ・モジュレータ１３は、振幅方向のみでなく、時間軸方向にも情報を持たせることで、高ビットの低速データを、低ビットの高速データ列に変換する変換器である。 出力は低ビットであるが高い分解能の情報をもっている。

図２は、上記のことを、周波数領域で説明する図である。

シグマデルタＤＡＣに入力されたデータは、図２の（Ａ）に示すように、入力データのサンプリング周期ごとに繰り返すスペクトルＣを持っている。 ２π、４π・・・の位置にあるスペクトルＣは、サンプリングによる折り返し成分であり不要成分である。 シグマデルタ・モジュレータ１３は、図２の（Ｂ）に示すように、サンプリング周波数を上げることで、繰り返される不要な折り返しスペクトルＣを高周波側のスペクトルＤにシフトする。 高周波側のスペクトルＤは、図２の（Ｃ）に示すように、Ｅで示す通過特性を有するアナログ・ローパス・フィルタ１５によりカットされる。 不要な折り返しスペクトルＣを高周波側のスペクトルＤにシフトすることにより、アナログ・ローパス・フィルタ１５の通過特性への要求を低くして、アナログ・ローパス・フィルタ１５への負担が低減される。 これにより、チップ面積が大きくなりがちなアナログ回路への負担を低減することが可能である。

ここで、アナログ回路への負担をより一層低減するためには、シグマデルタ・モジュレータの動作周波数を、より一層上げることが望ましい。 図３の（Ａ）に示したように、シグマデルタ・モジュレータ１３の動作周波数が低い場合には、サンプリングによる折り返し成分Ｄが直流（ＤＣ）近辺の必要なスペクトル範囲に接近しているため、急峻な通過特性Ｅを示す高次のローパスフィルタ１５が必要である。 これに対して、動作周波数が高い場合は、図３の（Ｂ）に示すように、折り返し成分Ｄ'がＤＣからより一層離れるため、緩い特性Ｅの低次のローパスフィルタを利用することが可能である。 これにより、アナログ回路への負担が低減し、チップ面積の削減が実現できる。

デジタル回路で構成されたΣΔモジュレータの動作速度に限界があり、十分に動作周波数を高められない。

非特許文献１は、積分部の加算器のオーバーフローを微分して出力を得るＭＡＳＨ方式(Multistage Noise Shaping)のシグマデルタ・モジュレータを提案している。

図４は、非特許文献１に記載されたＭＡＳＨ方式のシグマデルタ・モジュレータの構成を示す図である。 図４に示すシグマデルタ・モジュレータは、３次のＭＡＳＨ型シグマデルタ・モジュレータである。

図示のように、シグマデルタ・モジュレータは、積分部Ｓと、微分部Ｔと、を有する。 積分部Ｓは、シグマデルタ・モジュレータの次数分だけ直列に接続された積分ユニット（図４では３段）を有する。 各段の積分ユニットは、加算器ＡＤ０〜ＡＤ２と、フリップフロップ（Ｚ ^-1 ）ＳＦ０〜ＳＦ２と、をそれぞれ有する。 各積分ユニットは、入力データと１クロック前の演算結果との和をとることで積分を行う。 積分ユニット（加算器ＡＤ０〜ＡＤ２）のオーバーフローは、微分部Ｔに入力される。

微分部Ｔは、２個の微分ユニットと、２個の加算器ＴＡ０およびＴＡ１と、フリップフロップＭＦ０１、ＭＦ０２およびＭＦ１と、を有する。 １個の微分ユニットは、積分部Ｓの３段目の加算器ＡＤ２のオーバーフローをクロックに応じて保持するフリップフロップ（Ｚ ^-1 ）ＴＦ１と、ＡＤ２のオーバーフローからＴＦ１の出力を減算する減算器ＴＳ１と、を有する。 ＭＦ０１は、積分部Ｓの２段目のＡＤ１のオーバーフローを１クロック分遅延する。 ＴＡ１は、ＴＳ１とＭＦ１の出力の加算器である。 もう１個の微分ユニットは、ＴＡ１の出力を保持するＴＦ０と、ＴＡ１の出力からＴＦ０の出力を減算するＴＳ０と、を有する。 ＭＦ０１およびＭＦ０２は、積分部Ｓの１段目のＡＤ０のオーバーフローを１クロック分ずつ２段で遅延する。 ＴＡ０は、ＴＳ０とＭＦ０２の出力の加算器である。 各段の微分ユニットは、１クロック前のデータと現データの差分をとることで微分を行う。

図５は、図４の３次ＭＡＳＨシグマデルタ・モジュレータにおいて、一定ＤＣレベルのアナログ出力を生成する場合の出力波形を示す。 シグマデルタ・モジュレータの動作について、図５を参照して説明する。

出力データの瞬時値は、−４〜３の８段階の低ビットのデータである。 その出力データは、高速に変化しており、その平均値は、小数点以下の高分解能を表現できる。 つまり、瞬間的には低ビットの離散値であるが、長周期（平均）では高分解の値となっている。 周波数領域でみると、信号成分ほかに、高周波側にノイズ成分が存在するスペクトルになる。 このノイズ成分は量子化ノイズといわれ、先に述べた、瞬間的な高速の変化のために発生する。

ＭＡＳＨ方式のシグマデルタ・モジュレータについては、広く知られているので、これ以上の説明は省略する。

前述のように、量子化ノイズをＤＣ近辺の必要なスペクトル範囲から遠ざけるためには、シグマデルタ・モジュレータを高速で動作させる必要があるが、そのためには、積分部Ｓおよび微分部Ｔを高速に動作させる必要がある。 しかし、積分部Ｓおよび微分部Ｔでの演算は、大きな演算量であるため、高速動作には限界がある。

実施形態によれば、積分部および微分部での演算を並列化して、動作クロックの速度を実質的に向上したＭＡＳＨ方式シグマデルタ・モジュレータが実現される。

発明の一観点によれば、前段からのＮ（Ｎ；２以上の整数）個の入力を積分して後段に出力するＭ（Ｍ；１以上の整数）段の並列積分ユニットを有する積分部と、積分部の対応する並列積分ユニットの隣接する出力（オーバーフロー）の差分を演算すると共に差分の微分をそれぞれ演算して後段に出力する並列微分ユニットを有する微分部と、微分部からの出力を並列直列変換する並列直列変換部と、を備え、積分部の初段の並列積分ユニットは、入力データを並列に受け、積分部の各段の並列積分ユニットおよび微分部の各段の並列微分ユニットは、各段の積分演算および微分演算を、マスタクロックの周波数の１／Ｎ倍の周波数の１動作クロックで実行し、並列直列変換部は、並列直列変換の結果を、前記マスタクロックに同期して出力するＭＡＳＨ方式シグマデルタ・モジュレータが提供される。

発明の別の観点によれば、 オーバーサンプリングデータを発生するインターポレーションフィルタと、高ビット数のオーバーサンプリングデータを、低ビット数の変換データに変換するシグマデルタ・モジュレータと、低ビット数の変換データをアナログ信号に変換する低ビット数Ｄ／Ａ変換器と、低ビット数Ｄ／Ａ変換器の出力を低周波数成分を通過させるアナログ・ローパス・フィルタと、を備えるＤ／Ａ変換器であって、シグマデルタ・モジュレータが、上記の発明の一観点によるＭＡＳＨ方式シグマデルタ・モジュレータであるＤ／Ａ変換器が提供される。

発明の観点によれば、ＭＡＳＨ方式のシグマデルタ・モジュレータの積分部および微分部での演算を並列化して、実質的に動作クロックの速度を高くして、量子化ノイズをＤＣ近辺の必要なスペクトル範囲から遠ざけることができる。 これにより、アナログ回路への負担が低減し、チップ面積を削減できる。

図１は、シグマデルタ変換を使用するシグマデルタＤＡＣの概略構成を示す図である。

図２は、シグマデルタ・モジュレータによる繰り返しスペクトルの高周波数領域へのシフトを、周波数領域で説明する図である。

図３は、繰り返しスペクトルをより高周波数へシフトする効果を説明する図である。

図４は、非特許文献１に記載されたＭＡＳＨ方式のシグマデルタ・モジュレータの構成を示す図である。

図５は、３次ＭＡＳＨシグマデルタ・モジュレータにおいて、一定レベルのアナログ出力を生成する場合の出力波形を示す図である。

図６は、第１実施形態のシグマデルタ・モジュレータの概略構成を示す図である。

図７は、第１実施形態のシグマデルタ・モジュレータの全体構成を示す図である。

図８は、第１実施形態における積分部の構成例を示す図である。

図９は、第１実施形態における微分部の構成例を示す図である。

図１０は、８位相クロック発生部の回路図および動作を示すタイムチャートである。

図１１は、並列直列変換部の構成を示す図である。

図１２は、並列直列変換部の動作を示すタイムチャートである。

図１３は、第１実施形態のシグマデルタ・モジュレータの出力スペクトルを示す図である。

図１４は、第２実施形態のシグマデルタ・モジュレータの全体構成を示す図である。

図１５は、変換コードの例を示す表である。

図１６は、第２実施形態のシグマデルタ・モジュレータにおける並列直列変換部の構成を示す図である。

図１７は、第３実施形態のシグマデルタ・モジュレータの全体構成を示す図である。

図６は、第１実施形態のシグマデルタ・モジュレータの動作を説明するための簡略した概念図である。 なお、実際の第１実施形態は図７、８、９、１０、１１となる。 第１実施形態のシグマデルタ・モジュレータは、３次ＭＡＳＨ方式のシグマデルタ・モジュレータであり、図１に示したシグマデルタ・モジュレータ（ΣΔＭｏｄ）１３などに使用される。 第１実施形態のシグマデルタ・モジュレータは、ｉビットの入力データからｊビットの出力データを生成する。 以下の説明では、ｉ＝１０およびｊ＝３として、シグマデルタ演算は、８個の入力データを並列に演算処理する場合を説明するが、これに限定されるものではない。

図６に示すように、第１実施形態のシグマデルタ・モジュレータは、シグマデルタ演算部３１と、並列直列変換部６１と、を有する。

入力は、８並列の入力データとして、シグマデルタ演算部３１に入力される。 入力データは、周波数ｆｉ（＝Ｆｓ／８）（マスタクロックの８倍の周期）の動作クロックＣＬＫｉに同期している。

シグマデルタ演算部３１は、積分部４１Ａと微分部５１Ａの組を８組有し、８個分の入力データに対して積分演算および微分演算を並列に実行する。 後述するように、８組の積分部４１Ａおよび微分部５１Ａは、それぞれ一体に形成、演算される。 一体に形成された積分部及び微分部は、複数段の演算ユニットを備え、各段の演算を、動作クロックＣＬＫｉに同期して実行し、ＣＬＫｉに同期して３ビットの出力データを８個並列に出力する。

並列直列変換部６１は、ＣＬＫｉに同期して８個並列に出力される３ビットの出力データを直列の３ビットの出力データに変換してＣＬＫ０に同期して出力する。

図７は、第１実施形態のシグマデルタ・モジュレータの全体構成を示す図である。

図７に示すように、第１実施形態のシグマデルタ・モジュレータは、積分部４１と、微分部５１と、並列直列変換部６１と、８位相クロック発生部７１と、を有する。 ８位相クロック発生部７１は、並列直列変換部６１にクロックを供給する。 上記のように、動作クロックＣＬＫｉの周波数ｆｉは、マスタクロックの周波数ｆｓの１／８である。 積分部４１および微分部５１は、動作クロックＣＬＫｉに同期して動作する。 ８位相クロック発生部７１は、マスタクロックＣＬＫ０から、ＣＬＫ０の周期に対応するパルス幅を有し、ＣＬＫ０の周期の８倍の周期で、ＣＬＫ０の周期ずつシフトした８位相クロックを生成し、並列直列変換部６１に出力する。 並列直列変換部６１は、８位相クロックに基づいて動作するので、実質的にＣＬＫ０に同期して動作する。

図７に示すように、積分部４１は、８個の１０ビットの入力データを並列に受けて積分演算を行い、８並列の演算結果を含む３組の積分データＯＦ０〜ＯＦ２を、微分部５１にＣＬＫｉに同期して並列に出力する。 微分部５１は、積分データＯＦ０〜ＯＦ２を受けて微分演算を行い、３ビットの演算結果を含む７並列の微分データＳＤ０〜ＳＤ７を、並列直列変換部６１にＣＬＫｉに同期して並列に出力する。 並列直列変換部６１は、微分データＳＤ０〜ＳＤ７を並列に受けて、直列の出力データＯＵＴに変換し、ＣＬＫ０に同期して出力する。

第１実施形態のシグマデルタ・モジュレータでは、積分部４１および微分部５１が、演算量の多い積分演算および微分演算を８個のデータについて並列に処理することで、動作周波数を下げても高速に処理できる。 並列処理により得られた演算結果の並列データは、高速動作が可能な並列直列変換器６１で直列データに変換されて高速データで出力される。 これにより、高速動作のシグマデルタ・モジュレータを実現することができる。

次に、各部の内部構成を説明する。

図８は、積分部４１の構成例を示す図である。 上記のように、積分部４１は、８並列の３次（３段）構成を有し、入力データＩＮ０〜ＩＮ７を並列に受ける。

積分部４１の各段は並列積分ユニットを有する。 各段の並列積分ユニットは、入力データ加算部と、並列積分部と、を有する。 図８において、参照番号４２は、１段目の入力データ加算部を、４３は１段目の並列積分部を、それぞれ示す。 図８に示すように、２段目および３段目にも、入力データ加算部および並列積分部を有する並列積分ユニットが、同様に設けられている。

１段目の入力データ加算部４２は、７個の入力データ加算器ＳＡ０１〜ＳＡ０７の列を含む。 ＳＡ０１は、ＩＮ０とＩＮ１を加算して加算値を出力する。 ＳＡ０２は、ＳＡ０１の出力とＩＮ２を加算して加算値を出力する。 以下同様に、Ｘ番目のＳＡ０Ｘは、前段のＳＡ０（Ｘ−１）の出力とＩＮＸを加算して加算値を出力する。 また、これと等価の演算を行う構成でもよい。

したがって、ＳＡ０７の出力＝ＩＮ０＋ＩＮ１＋ＩＮ２＋ＩＮ３＋ＩＮ４＋ＩＮ５＋ＩＮ６＋ＩＮ７である。

１段目の並列積分部４３は、入力加算器ＡＤ００〜ＡＤ０７とフリップフロップＳＦ００〜ＳＦ０７を含む８組の並列積分器の列を含む。 １個の入力加算器と１個のフリップフロップの組が、積分器を形成する。 ＡＤ００は入力データＩＮ０とＳＦ０７の出力を加算する。 ＳＦ００はＡＤ１０の出力を保持し、ＣＬＫｉに同期して出力する。 ＡＤ００のオーバーフロー出力はＯＦ０＜０＞として出力される。 ＡＤ０１はＳＡ０１の出力とＳＦ０７の出力を加算する。 ＳＦ０１はＡＤ０１の出力を保持し、ＣＬＫｉに同期して出力する。 ＡＤ０１のオーバーフロー出力はＯＦ０＜１＞として出力される。 以下同様に、Ｘ番目のＡＤ０Ｘは、対応するＳＡ０Ｘの出力とＳＦ０７の出力を加算し、ＳＦ０ＸはＡＤ０Ｘの出力を保持し、ＣＬＫｉに同期して出力する。 ＡＤ０Ｘのオーバーフロー出力はＯＦ０＜Ｘ＞］として出力される。 したがって、ＡＤ００とＳＦ００を含む積分ユニットは、ＳＦ０７の出力する１クロック前の入力データの積分値に、新たに入力された入力データＩＮ０を加算した積分値を演算して出力する。 ＡＤ０１とＳＦ０１を含む積分ユニットは、ＳＦ０７の出力する１クロック前の入力データの積分値に、新たに入力された入力データＩＮ０およびＩＮ１を加算した積分値を演算して出力する。 以下同様であり、ＡＤ０７とＳＦ０７を含む積分ユニットは、ＳＦ０７の出力する１クロック前の入力データの積分値に、新たに入力された入力データＩＮ０〜ＩＮ７を加算した積分値を演算して出力する。 加算器ＡＤ００〜ＡＤ０７のオーバーフロー出力が、ＯＦ０＜０＞〜ＯＦ０＜７＞である。
ここで、１クロック前のＯＦ０＜７＞をＯＦ０'＜７＞とすると、ＡＤ００では、入力データ（ＩＮ０）のビット数以内のデータは、ＡＤ００出力＝ＩＮ０＋ＯＦ０'＜７＞としてＳＦ００に入力され、入力データ（ＩＮ０）のビット数を超えるデータは、ＯＦ０＜０＞として出力される。 同様に、ＡＤ０１は、ＡＤ０１出力＝ＩＮ０＋ＩＮ１＋ＯＦ０'＜７＞とＯＦ０＜１＞が出力される。 以下、同様であり、ＡＤ０７は、ＡＤ０７出力＝ＩＮ０＋ＩＮ１＋ＩＮ２＋ＩＮ３＋ＩＮ４＋ＩＮ５＋ＩＮ６＋ＩＮ７＋ＯＦ０'＜７＞とＯＦ０'＜７＞が出力され、ＣＬＫｉの１周期で、８回分の積分（加算）を同時に行うことになる。
ここで、ＯＦ０＜１＞はＩＮ０とＩＮ１の２つのデータに対して２回積分を行ったさいの累積オーバーフロー値をとり、同様に、ＯＦ０＜７＞はＩＮ０〜７の８つのデータに対して８回積分を行った際の累積オーバーフローになる。

２段目の入力データ加算部も、７個の入力データ加算器ＳＡ１１〜ＳＡ１７の列を含み、２段目の並列積分部も、入力加算器ＡＤ１０〜ＡＤ１７とフリップフロップＳＦ１０〜ＳＦ１７を含む８組の並列積分器の列を含む。

ＳＡ１１は、ＳＦ００とＳＦ０１の出力を加算して加算値を出力する。 ＳＡ１２は、ＳＡ１１の出力とＳＦ０２の出力を加算して加算値を出力する。 以下同様に、Ｘ番目のＳＡ１Ｘは、ＳＡ１（Ｘ−１）の出力と１段目のＳＦ０Ｘの出力を加算して加算値を出力する。

ＡＤ１０は、ＳＦ００の出力とＳＦ１７の出力を加算する。 ＳＦ１０はＡＤ１０の出力を保持し、ＣＬＫｉに同期して出力する。 ＡＤ１０のオーバーフローはＯＦ１＜０＞として出力される。 ＡＤ１１はＳＡ１１の出力とＳＦ１７の出力を加算する。 ＳＦ１１はＡＤ１１の出力を保持し、ＣＬＫｉに同期して出力する。 ＡＤ１１のオーバーフローはＯＦ１＜１＞として出力される。 以下同様に、Ｘ番目のＡＤ１Ｘは、ＳＦ００または対応するＳＡ１Ｘの出力とＳＦ１７の出力を加算し、ＳＦ１ＸはＡＤ１Ｘの出力を保持し、ＣＬＫｉに同期して出力する。 ＡＤ１Ｘのオーバーフロー出力はＯＦ１＜Ｘ＞として出力される。 したがって、ＡＤ１０とＳＦ１０を含む積分器は、ＳＦ１７の出力する１クロック前の入力データの積分値に、新たに１段目から入力されたＳＦ００の出力を加算した積分値を演算して出力する。 以下同様であり、ＡＤ１７とＳＦ１７を含む積分ユニットは、ＳＦ１７の出力する１クロック前の入力データの積分値に、１段目のＳＦ００〜ＳＦ０７の出力を加算した積分値を演算して出力する。 このように、８個の積分ユニットは、積分演算を行う。 ここで、入力加算器ＡＤ１０〜ＡＤ１７のオーバーフロー出力が、ＯＦ１＜０＞〜ＯＦ１＜７＞である。 ２段目並列積分ユニットも１段目と同様に、８並列の積分を行う。

３段目の入力データ加算部も、７個の入力データ加算器ＳＡ２１〜ＳＡ２７の列を含む。 ３段目の並列積分部は、８個の入力加算器ＡＤ２０〜ＡＤ２７を含むが、８番目のＡＤ２７に対応したフリップフロップＳＦ２７を１個含むだけで、ＡＤ２０〜ＡＤ２６に対応したフリップフロップは設けられていない。 したがって、３段目の並列積分部は、ＳＡ２７の出力を加算する積分器は設けられるが、それ以外の積分器は、設けられていない。 これは、第１実施形態のシグマデルタ・モジュレータが３次であり、４段目が存在しないため、ＡＤ２０〜ＡＤ２６の出力は、次段で使用する必要がないためである。

ＳＡ２１は、ＳＦ１０とＳＦ１１の出力を加算して加算値を出力する。 ＳＡ２２は、ＳＡ２１の出力とＳＦ１２の出力を加算して加算値を出力する。 以下同様に、Ｘ番目のＳＡ２Ｘは、ＳＡ２（Ｘ−１）の出力とＳＦ１Ｘの出力を加算して加算値を出力する。

ＡＤ２０は、ＳＦ１０の出力とＳＦ２７の出力を加算する。 ＡＤ２０のオーバーフローはＯＦ２＜０＞として出力される。 ＡＤ２１はＳＡ２１の出力とＳＦ２７の出力を加算する。 ＡＤ２１のオーバーフローはＯＦ２＜１＞として出力される。 以下同様に、Ｘ番目のＡＤ２Ｘは、ＳＦ１０または対応するＳＡ２Ｘの出力とＳＦ２７の出力を加算し、ＡＤ２Ｘのオーバーフロー出力はＯＦ２＜Ｘ＞として出力される。 ＡＤ２７はＳＡ２７の出力とＳＦ２７の出力を加算し、ＳＦ２７はＡＤ２７の出力を保持し、ＣＬＫｉに同期して出力する。 ＡＤ２７のオーバーフローはＯＦ２＜７＞として出力される。 ３段目並列積分ユニットも１、２段目と同様に、８並列の積分または加算を行う。

以上の通り、各段の８個の並列積分器は、それぞれ、動作クロックＣＬＫｉで、８マスタクロック分のデータを並列に演算し、３組の８並列のデータＯＦ０＜０〜７＞、ＯＦ１＜０〜７＞、ＯＦ２＜０〜７＞を出力する。 言い換えれば、第１実施形態の積分部４１では、入力データに対する積分演算結果（オーバーフロー）が、積分部４１の出力として、微分部５１に並列に伝えられる。

図９は、微分部５１の構成例を示す図である。

微分部５１は、１〜３段目の並列積分ユニットに対応する３つの並列微分ユニットを有する。

３段目の並列積分ユニットに対応する並列微分ユニットは、７個の入力差分器ＤＳ２１〜ＤＳ２７と、フリップフロップＤＦ１と、８個の減算器ＤＩＦ１０〜ＤＩＦ１７を含む並列微分器と、を有する。

７個の入力差分器ＤＳ２１〜ＤＳ２７は、積分部４１の３段目の８個のデータ加算器ＡＤ２０〜ＡＤ２７のオーバーフローであるＯＦ２＜０〜７＞の隣接するデータの差分を演算し、ＯＦＤ２＜１〜７＞を出力する。 したがって、ＯＦＤ２＜１＞＝ＯＦ２＜１＞−ＯＦ２＜０＞、…、ＯＦＤ１＜７＞＝ＯＦ２＜７＞−ＯＦ２＜６＞である。 また、ＯＦＤ２＜０＞＝ＯＦ２＜０＞とする。 フリップフロップＤＦ１は、ＤＳ２７の出力を保持し、ＣＬＫｉに同期して出力する。 ここで、前述したとおりＯＦ２＜１＞はＳＦ１０とＳＦ１１の２つのデータに対して２回積分を行った際の累積オーバーフロー値をとり、同様に、ＯＦ２＜ｘ＞はＳＦ１０〜ＳＦ１ｘのｘ＋１つのデータに対してｘ＋１回積分を行った際の累積オーバーフローであるため、差分演算を行うことで、累積オーバーフローから１積分のオーバーフローの計算を行っている。 ＯＦＤ２＜０＞〜ＯＦＤ２＜７＞はＣＬＫｉの周期（マスタクロック８周期分）で出力される８並列のオーバーフロー値になる。

減算器ＤＩＦ１０は、積分部４１の３段目のデータ加算器ＡＤ２０の出力するＯＦ２＜０＞、すなわちＯＦＤ２＜０＞からＤＦ１の出力を減算して、ＤＩＦ１＜０＞として出力する。 ２番目の減算器ＤＩＦ１１は、ＤＳ２１の出力ＯＦＤ２＜１＞からＯＦＤ２＜０＞を減算して、ＤＩＦ１＜１＞として出力する。 以下同様に、Ｘ番目の減算器ＤＩＦＸは、ＤＳ２Ｘの出力ＯＦＤ２＜Ｘ＞からＯＦＤ２＜Ｘ−１＞を減算して、ＤＩＦ１＜Ｘ＞を出力する。 したがって、ＤＩＦ１＜０＞＝ＯＦＤ２＜０＞−ＤＦ１、ＤＩＦ１＜１＞＝ＯＦＤ２＜１＞−ＯＦＤ２＜０＞、…、ＤＩＦ１＜７＞＝ＯＦＤ２＜７＞−ＯＦＤ２＜６＞となり、隣どうしのオーバーフロー信号の差分をとっており、微分動作を行っている。

２段目の並列微分ユニットは、７個の入力差分器ＤＳ１１〜ＤＳ１７と、ディレイ部と、８個の加算器ＴＡ１０〜ＴＡ１７の列と、フリップフロップＤＦ０と、８個の減算器ＤＩＦ００−ＤＩＦ０７と、を有する。

７個の入力差分器ＤＳ１１〜ＤＳ１７は、積分部４１の２段目の８個のデータ加算器ＡＤ１０〜ＡＤ１７のオーバーフローであるＯＦ１＜０〜７＞の隣接するデータの差分を演算し、ＯＦＤ１＜１〜７＞を出力する。 したがって、ＯＦＤ１＜１＞＝ＯＦ１＜１＞−ＯＦ１＜０＞、…、ＯＦＤ１＜７＞＝ＯＦ１＜７＞−ＯＦ１＜６＞である。 また、ＯＦＤ１＜０＞＝ＯＦ１＜０＞とする。 ここで、ＯＦ１＜ｘ＞はＳＦ００〜ＳＦ０ｘのｘ＋１つのデータに対してｘ＋１回積分を行った際の累積オーバーフローであるため、この差分演算を行うことで、累積オーバーフローから１積分のオーバーフローの計算を行っている。 ＯＦＤ１＜０＞〜ＯＦＤ１＜７＞はＣＬＫｉの周期（マスタクロック８周期分）で出力される８並列のオーバーフロー値になる。

ディレイ部は、８個のフリップフロップＭＦ１０〜ＭＦ１７を有し、ＯＦＤ１＜０〜７＞を保持し、ＣＬＫｉに同期して出力する。 言い換えれば、ディレイ部は、ＯＦＤ１＜０〜７＞を、ＣＬＫｉの１周期分遅延する。

ＴＡ１０〜ＴＡ１７は、ＤＩＦ１０〜ＤＩＦ１７の出力とＭＦ１０〜ＭＦ１７の出力をそれぞれ加算して、ＡＤＳ１＜０〜７＞を出力する。

フリップフロップＤＦ０は、ＴＡ１７の出力ＡＤＳ１＜７＞を保持し、ＣＬＫｉに同期して出力する。

減算器ＤＩＦ００は、ＴＡ１０の出力ＡＤＳ１＜７＞からＤＦ０の出力を減算して、ＤＩＦ０＜０＞として出力する。 ２番目の減算器ＤＩＦ０１は、ＴＡ１１の出力ＡＤＳ１＜１＞からＴＡ１０の出力ＡＤＳ１＜０＞を減算して、ＤＩＦ０＜１＞として出力する。 以下同様に、Ｘ番目の減算器ＤＩＦ０Ｘは、ＴＡ１Ｘの出力ＡＤＳ１＜Ｘ＞からＴＡ１Ｘ−１の出力ＡＤＳ１＜Ｘ−１＞を減算して、ＤＩＦ＜Ｘ＞として出力する。 したがって、ＤＩＦ００〜ＤＩＦ０７およびＤＦ０は、ＴＡ１０〜ＴＡ１７の出力を微分する処理を行い、微分値ＤＩＦ０＜０〜７＞を出力する。 したがって、ＤＩＦ０＜０＞＝ＡＤＳ１＜０＞−ＤＦ０、ＤＩＦ０＜１＞＝ＡＤＳ１＜１＞−ＡＤＳ１＜０＞、…、ＤＩＦ０＜７＞＝ＡＤＳ１＜７＞−ＡＤＳ１＜６＞となり、隣どうしのオーバーフロー信号の差分をとっており、微分動作を行っている。

１段目の並列微分ユニットは、７個の入力差分器ＤＳ０１〜ＤＳ０７と、ディレイ部と、８個の加算器ＴＡ００〜ＴＡ０７の列と、を有する。

７個の入力差分器ＤＳ０１〜ＤＳ０７は、積分部４１の１段目の８個のデータ加算器ＡＤ００〜ＡＤ０７のオーバーフローであるＯＦ０＜０〜７＞の隣接するデータの差分を演算し、ＯＦＤ０＜１〜７＞を出力する。 したがって、ＯＦＤ０＜１＞＝ＯＦ０＜１＞−ＯＦ０＜０＞、…、ＯＦＤ０＜７＞＝ＯＦ０＜７＞−ＯＦ０＜６＞である。 また、ＯＦＤ０＜０＞＝ＯＦ０＜０＞とする。 ここで、ＯＦ０＜ｘ＞はＩＮ０〜ＩＮｘのｘ＋１つのデータに対してｘ＋１回積分を行った際の累積オーバーフローであるため、この差分演算を行うことで、累積オーバーフローから１積分のオーバーフローの計算を行っている。 ＯＦＤ０＜０＞〜ＯＦＤ０＜７＞はＣＬＫｉの周期（マスタクロック８周期分）で出力される８並列のオーバーフロー値になる。

ディレイ部は、８個のフリップフロップＭＦ２０〜ＭＦ２７を含む第１組および８個のＭＦ３０〜ＭＦ３７を含む第２組を有し、ＯＦＤ０＜０〜７＞を、ＣＬＫｉの２周期分遅延する。

ＴＡ００〜ＴＡ０７は、ＤＩＦ００〜ＤＩＦ０７の出力とＭＦ３０〜ＭＦ３７の出力をそれぞれ加算して、ＳＤ［０〜７］を出力する。 ＳＤ［０］〜ＳＤ［７］は、それぞれ３ビットのデータである。

ここで、図８に示した積分部４１および図９に示した微分部５１を有する第１実施形態のシグマデルタ・モジュレータを、図４に示した一般的なシグマデルタ・モジュレータと対比させる。 図４に示したシグマデルタ・モジュレータは、１動作クロックに同期して、１入力データを取り込んで処理して、所定時間後から、１動作クロックに同期して演算結果を出力する。 したがって、８つの入力データを処理するには８動作クロックが必要である。 これに対して、第１実施形態のシグマデルタ・モジュレータは、入力データを１動作クロックで並列に処理して、ＳＤ［０〜７］の８並列のデータとして出力する。

図１０は、８位相クロック発生部７１の回路図および動作を示すタイムチャートである。

図１０の（Ａ）に示すように、８位相クロック発生部７１は、８個のフリップフロップＣＦ０〜ＣＦ７を、前段の出力が後段の入力になるように直列に接続し、最終段の出力を初段の入力に戻す循環型シフトレジスタである。 反転リセット信号ＸＲＳＴが、初段のフリップフロップＣＦ０のセット端子に、残りのフリップフロップＣＦ１〜ＣＦ７のリセット端子に供給される。

図１０の（Ｂ）に示すように、反転リセット信号ＸＲＳＴにより、ＣＦ０の出力ＣＫ［０］がＨに、ＣＦ１〜ＣＦ７の出力ＣＫ［１］〜ＣＫ［７］がＬになる。 この状態では、ＣＦ０およびＣＦ２〜ＣＦ７の入力はＬ、ＣＦ１の入力がＨであるから、マスタクロックＣＬＫ０が入力されると、ＣＫ［１］がＨになり、ＣＫ［０］およびＣＫ［２］〜ＣＫ［７］がＬになる。 以下、ＣＬＫ０の周期ごとに、ＨになるＣＫの位置がシフトし、循環するので、図１０の（Ｂ）のようなＣＬＫ０の周期の幅を有する８位相のシフトクロックが得られる。 ８位相のシフトクロックは、並列直列変換部６１に供給される。

図１１は、並列直列変換部６１の構成を示す図である。 図１２は、並列直列変換部６１の動作を示すタイムチャートである。

上記のように、シグマデルタ演算部３１の微分部５１は、３ビットのデータであるＳＤ［０］〜ＳＤ［７］を並列に出力する。 並列直列変換部６１は、３つの変換処理部６２０〜６２２を有する。 変換処理部６２０は、ＳＤ［０］〜ＳＤ［７］の１ビット目の信号ＳＤ［７：０］［０］を直列の８ビットの信号に変換して、変換出力ＯＵＴ［０］を出力する。 変換処理部６２１は、ＳＤ［０］〜ＳＤ［７］の２ビット目の信号ＳＤ［７：０］［１］を直列の８ビットの信号に変換して、変換出力ＯＵＴ［１］を出力する。 変換処理部６２２は、ＳＤ［０］〜ＳＤ［７］の３ビット目の信号ＳＤ［７：０］［２］を直列の８ビットの信号に変換して、変換出力ＯＵＴ［２］を出力する。 ＯＵＴ［０］〜ＯＵＴ［２］が３ビットの変換出力であり、並列直列変換部６１は、マスタクロックＣＬＫ０に同期してＯＵＴ［０］〜ＯＵＴ［２］を出力する。

変換処理部６２０は、３組のラッチ群ＳＤＦ０〜ＳＤＦ２と、デジタルフィルタ６４と、ラッチ群ＳＤＦ３と、セレクタ６５と、を有する。 ラッチ群ＳＤＦ０〜ＳＤＦ２は、それぞれ８個のラッチを有し、ラッチ群ＳＤＦ０はＣＫ［４］に応じてＳＤ［７：０］［０］を、ラッチ群ＳＤＦ１はＣＫ［５］に応じてＳＤ［７：０］［０］を、ラッチ群ＳＤＦ０はＣＫ［６］に応じてＳＤ［７：０］［０］をラッチする。 ラッチ群ＳＤＦ３は、ＣＫ［１］に応じてデジタルフィルタを通過したＳＤ［７：０］［０］のうちの４ビット分ＳＤ［７：４］［０］をラッチする。 デジタルフィルタ６４は、後述するフィルタ処理を行い、出力ＳＯ［７：０］［０］を出力する。 セレクタ６５は、ＣＫ［７：０］の８位相のクロックに応じて、ＳＯ［３：０］［０］およびラッチ群ＳＤＦ３の出力するＳＯ［７：４］［０］を順次選択して出力する。

変換処理部６２１および６２２は、変換処理部６２０と同じ構成を有する。

動作クロックＣＬＫｉに基づいて低速で動作する積分部４１と微分部５１クロックのタイミングと、マスタクロックＣＬＫ０に基づいて高速で動作する並列直列変換部６１のクロックのタイミングは、一致することが保証されない。 そのため、微分部５１からのデータが入力される並列直列変換部６１は、タイミングの一致が保証されない非同期に近いデータが入力されることになる。

そこで、変換処理部６２０は、まずクロック乗り換機構で、クロックの乗り換えを行う。 クロック乗り換え機構は、３組のラッチ群ＳＤＦ０〜ＳＤＦ２およびデジタルフィルタで形成される。 ８位相クロック発生部７１で生成された８相のクロックＣＫ［０］〜ＣＫ［７］は、図１２においてＰで示すようにシフトしている。 クロックＣＫ［０］〜ＣＫ［７］のうち、４〜６番目の３つのクロックＣＫ［４］〜ＣＫ［６］で、ラッチ群ＳＤＦ０〜ＳＤＦ２が微分部５１からのデータＳＤ［７：０］［０］をラッチする。 このとき、もし微分部５１からのデータの変化エッジとラッチのクロックエッジが一致した場合、ラッチの不安定動作（メタステイブル）を起こす可能性がある。 そこで、それを除去するために、ラッチの後にデジタルフィルタ６４で処理を行う。 ここで、デジタルフィルタ６４における処理の簡単な例として、３つのラッチ出力の多数決をとる多数決処理を使用でき、デジタルフィルタ６４として多数決回路を使用してもよい。 そのあと、デジタルフィルタ６４の出力ＳＯ［７：０］［０］のうち、ＳＯ［７：４］［０］のデータはさらにラッチ群ＳＤＦ３でＣＫ［１］にてラッチする。 その後の選択処理で、セレクト制御信号ＣＫ［７：０］とセレクタ６５の入力信号の遷移タイミングが一致しないように処理を行う。

以上の処理により、図１２においてＱで示すように、ＳＤ［０］〜ＳＤ［７］は、ＣＫ［０］からＣＫ［７］のパルスが立ち上がる間保持され、ＣＫ［０］からＣＫ［７］に応じて、出力ＯＵＴ「０」からＯＵＴ［７］が順次出力される。

図１３は、第１実施形態のシグマデルタ・モジュレータの出力スペクトルを示す図である。 図１３に示すように、第１実施形態では、図４に示した一般的なシグマデルタ・モジュレータと等価な演算が行われることが分かる。

図１４は、第２実施形態のシグマデルタ・モジュレータの全体構成を示す図である。

第２実施形態のシグマデルタ・モジュレータは、微分部５１の後にコード変換器８１を配置して、微分部５１の出力ＳＤ［７：０］［２：０］を任意のコードに変換した後、並列直列変換部６１に入力するようにしたことが、第１実施形態と異なり、他は同じである。

図１５は、変換コードの例を示す表である。 この例では、３ビットの−３から４までの８値に対して、“１”にする個数を変化させる変換が行われる。 変換後の８ビットのデータでは、上位に“０”が下位に“１”が連続し、“１”になる位置が順にシフトする。

図１６は、第２実施形態のシグマデルタ・モジュレータにおける並列直列変換部６１の構成を示す図である。 並列直列変換部６１に入力されるデータＳＤ［０］〜ＳＤ［７］が、それぞれ８ビットのデータになるため、８個の変換処理部が設けられる。 各変換処理部は、図１１の変換処理部６２０と同じ構成を有する。

図１７は、第３実施形態のシグマデルタ・モジュレータの全体構成を示す図である。

第３実施形態のシグマデルタ・モジュレータは、並列直列変換部６１の後にフリップフロップ９１を配置し、マスタクロックＣＬＫ０でタイミングの再調整を行うことが、第１実施形態と異なり、他は同じである。 第１および第２実施形態では、８位相クロック発生部７１の８相のクロックの位相がずれてしまった場合、そのずれが出力データのタイミングに表れてしまう。 これに対して、第３実施形態では、このずれをなくすことが可能であり、出力データのタイミングをより高精度に設定できる。

以上、第１から第実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。 例えば、上記の実施形態では、３次ＭＡＳＨ方式のシグマデルタ・モジュレータで、８個のデータを並列に処理する例を説明したが、ＭＡＳＨ方式の次数、並列に処理するデータ数等を他の値とすることが可能であるのは、当業者であれば容易に理解可能である。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。 発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１２ 補間フィルタ １３ シグマデルタ・モジュレータ（ΣΔＭｏｄ）
１４ 低ビットＤＡＣ
１５ アナログ・ロウパス・フィルタ ２１ 入力データ保持部 ３１ シグマデルタ演算部 ４１ 積分部 ５１ 微分部 ６１ 並列直列変換部 ７１ ８位相クロック発生部