パルス合成回路

本発明はパルス合成回路に関する。

従来から、スイッチングアンプ等においてデルタシグマ変調（ΔΣ変調）が用いられている。 デルタシグマ変調器では、積分器と量子化器と量子化誤差帰還回路を備える。

図９に、デルタシグマ変調回路の基本構成を示す。 減算器１６は、入力信号と帰還信号との差分を算出し、積分器１０は、差分信号を積分する。 積分信号は量子化器１４で量子化され、例えば１ビット＝２値の信号として出力される。 量子化誤差は遅延器１２を介して帰還される。

下記の特許文献１には、積分器群、加算器群、量子化器、及びパルス幅切り上げ回路から構成されるデルタシグマ変調回路が開示され、サンプリングクロックに同期した１ビット信号に変換して出力することが開示されている。 また、量子化器として、Ｄ型フリップフロップを用いることが開示されている。 また、特許文献２にも、デルタシグマ変調回路が開示されている。 さらに、特許文献３には、入力されたアナログ信号に対してデルタシグマ変調部から出力される量子化出力信号を３値化信号とし、この３値化信号に対応して正電圧印加、印加オフ、負電圧印加をスイッチング制御信号として設定して出力する構成が開示されている。

デルタシグマ変調された量子化出力信号を３値化信号として出力すべくパルス合成する際に、上記の特許文献３では量子化器の出力が３値化以上の多値化信号であることが前提となっており、汎用性に欠ける問題がある。

本発明の目的は、簡易に、かつ汎用性に優れた構成でパルス信号を合成して出力することができる回路を提供することにある。

本発明は、第１の１ビットデジタル信号と第２の１ビットデジタル信号を合成して３値信号を生成するパルス合成回路であって、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が０である場合に第１電位を出力し、前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が１である場合に、前記第１電位よりも小さい第２電位を出力し、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が１である場合、あるいは前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が０である場合に前記第１電位と前記第２電位の間の第３電位を出力する論理回路を備えることを特徴とする。

本発明では、２つの１ビットデジタル信号を合成する場合において、第１の１ビットデジタル信号の論理値１で第１電位を出力し、第２の１ビットデジタル信号の論理値１で第２電位を出力し、両者の論理値がともに１の場合、あるいは両者の論理値がともに０である場合に第１電位と第２電位の間の電位である第３電位を出力するので、２つの１ビットデジタル信号を合成して第１電位、第２電位、第３電位の３つの電位を有する３値信号を出力することができる。 本発明では、量子化器からの出力は１ビットデジタル信号であればよく３値以上の多値化信号であることを前提としない。

本発明の１つの実施形態では、前記論理回路は、論理ゲート群及びスイッチ群を備え、前記スイッチ群は、前記第１電位に接続された第１スイッチと、前記第２電位に接続された第２スイッチと、前記第３電位に接続された第３スイッチとを備え、前記論理ゲート群は、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が０である場合に前記第１スイッチをオンするための制御信号を出力し、前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が１である場合に前記第２スイッチをオンするための制御信号を出力し、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が１である場合、あるいは前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が０である場合に前記第３スイッチをオンするための制御信号を出力することを特徴とする。

本発明の他の実施形態では、前記第１スイッチは入力端子が第１電位に接続された第１スリーステートバッファであり、前記第２スイッチは入力端子が第２電位に接続されたスリーステートバッファであり、前記第３スイッチは入力端子が第３電位に接続されたアナログスイッチであり、第１及び第２及び第３スイッチの出力端子が接続され、前記論理ゲート群は、前記第１の１ビットデジタル信号の反転信号及び前記第２の１ビットデジタル信号が入力され、論理演算を行って前記第１スイッチの制御端子に信号を出力する第１ＮＯＲゲートと、前記第１の１ビットデジタル信号及び前記第２の１ビットデジタル信号の反転信号が入力され、論理演算を行って前記第２スイッチの制御端子に信号を出力する第２ＮＯＲゲートと、前記第１ＮＯＲゲートからの制御信号及び前記第２ＮＯＲゲートからの制御信号が入力され、論理演算を行って前記第３スイッチに制御信号を出力する第３ＮＯＲゲートと、を備えることを特徴とする。

また、本発明は、第１の１ビットデジタル信号と第２の１ビットデジタル信号を合成して３値信号を生成するパルス合成回路であって、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が１である場合に第１電位を出力し、前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が０である場合に、前記第１の電位よりも小さい第２電位を出力し、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が０である場合、あるいは前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が１である場合に前記第１電位と前記第２電位の間の第３電位を出力する論理回路を備えることを特徴とする。

本発明の１つの実施形態では、前記論理回路は、論理ゲート群及びスイッチ群を備え、前記スイッチ群は、前記第１電位に接続された第１スイッチと、前記第２電位に接続された第２スイッチと、前記第３電位に接続された第３スイッチとを備え、前記論理ゲート群は、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が１である場合に前記第１スイッチをオンするための制御信号を出力し、前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が０である場合に前記第２スイッチをオンするための制御信号を出力し、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が０である場合、あるいは前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が１である場合に前記第３スイッチをオンするための制御信号を出力することを特徴とする。

本発明の他の実施形態では、前記第１スイッチはＰチャンネルＭＯＳＦＥＴであり、前記第２スイッチ及び前記第３スイッチはＮチャンネルＭＯＳＦＥＴであり、前記論理ゲート群は、前記第１の１ビットデジタル信号及び前記第２の１ビットデジタル信号が入力され、論理演算を行って前記第１スイッチのゲートに制御信号を出力するＮＡＮＤゲートと、前記第１の１ビットデジタル信号及び前記第２の１ビットデジタル信号が入力され、論理演算を行って前記第２スイッチのゲートに制御信号を出力するＮＯＲゲートと、前記ＮＡＮＤゲートからの制御信号及び前記ＮＯＲゲートからの制御信号が入力され、論理演算を行って前記第３スイッチのゲートに制御信号を出力するＥＸＯＲゲートとを備えることを特徴とする。

また、本発明は、第１の１ビットデジタル信号と第２の１ビットデジタル信号を合成して３値信号を生成するパルス合成回路であって、前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が０である場合に第１電位を出力し、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が１である場合に、前記第１の電位よりも小さい第２電位を出力し、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が０である場合、あるいは前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が１である場合に前記第１電位と前記第２電位の間の第３電位を出力する論理回路を備えることを特徴とする。

本発明の１つの実施形態では、前記論理回路は、論理ゲート群及びスイッチ群を備え、前記スイッチ群は、前記第１電位に接続された第１スイッチと、前記第２電位に接続された第２スイッチと、前記第３電位に接続された第３スイッチとを備え、前記論理ゲート群は、前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が０である場合に前記第１スイッチをオンするための制御信号を出力し、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が１である場合に前記第２スイッチをオンするための制御信号を出力し、前記第１の１ビットデジタル信号の論理値が１であって前記第２の１ビットデジタル信号の論理値が０である場合、あるいは前記第１の１ビットデジタル信号の論理値が０であって前記第２の１ビットデジタル信号の論理値が１である場合に前記第３スイッチをオンするための制御信号を出力することを特徴とする。

本発明の他の実施形態では、前記第１スイッチは入力端子が第１電位に接続された第１スリーステートバッファであり、前記第２スイッチは入力端子が第２電位に接続された第２スリーステートバッファであり、前記第３スイッチは入力端子が第３電位に接続されたアナログスイッチであり、第１及び第２及び第３スイッチの出力端子が接続され、前記論理ゲート群は、前記第１の１ビットデジタル信号の及び前記第２の１ビットデジタル信号が入力され、論理演算を行って前記第１スイッチの制御端子に信号を出力するＮＯＲゲートと、前記第１の１ビットデジタル信号及び前記第２の１ビットデジタル信号が入力され、論理演算を行って前記第２スイッチの制御端子に信号を出力するＮＡＮＤゲートと、前記ＮＯＲゲートからの制御信号及び前記ＮＡＮＤゲートからの制御信号が入力され、論理演算を行って前記第３スイッチに制御信号を出力するＥＸＯＲゲートとを備えることを特徴とする。

本発明において、前記第１の１ビットデジタル信号及び前記第２の１ビットデジタル信号は、デルタシグマ変調された信号とすることができる。

本発明によれば、簡易に、かつ汎用性に優れた構成でパルス信号を合成して出力することができる。

実施形態の構成ブロック図である。

実施形態の回路構成図である。

実施形態のタイミングチャートである。

実施形態のパルス合成回路の基本構成図である。

実施形態のパルス合成回路の回路構成図である。

実施形態のタイミングチャートである。

他の実施形態のパルス合成回路の回路構成図である。

さらに他の実施形態のパルス合成回路の回路構成図である。

従来技術の構成ブロック図である。

以下、図面に基づき本発明の実施形態について説明する。

本実施形態の信号変調回路は、入力信号をデルタシグマ変調するものであり、積分器と遅延器と量子化器を備える。 本実施形態における回路では、帰還経路に遅延器が存在せず、量子化器の前段、すなわち積分器と量子化器の間に遅延器が設けられている。 従って、本実施形態の回路では、出力の状態をリアルタイムで補正することが可能である。

また、本実施形態における遅延器は、単に入力信号を遅延するだけでなく、入力信号にゼロレベルを挿入する機能を有しており、これにより確実なパルス密度変調（ＰＤＭ）を実現している。 入力信号にゼロレベルを挿入する回路は任意であるが、例えば一端が接地されたチョッパ回路で構成され得る。 また、遅延機能及び量子化機能は、Ｄ型フリップフロップで構成され得る。

図１に、本実施形態の回路構成図を示す。 本実施形態の信号変調回路は、減算器１６と、積分器２０と、位相反転回路２１と、チョッパ回路２２，２３と、Ｄ型フリップフロップ（ＤＦＦ）２６，２７と、パルス合成回路３２を備える。

減算器１６は、入力信号とパルス合成回路３２から帰還された信号の差分を演算（負帰還）して積分器２０に出力する。

積分器２０は、差分信号を積分してチョッパ回路２２に出力する。 また、積分器２０は、差分信号を積分して位相反転回路２１に出力し、位相判定回路２１は、積分して得られた信号の位相を反転してチョッパ回路２３に出力する。

チョッパ回路２２，２３は、それぞれクロック信号に同期して積分信号及びその反転信号にゼロレベル（ゼロ電圧）を挿入し、ＤＦＦ２６，２７に出力する。

ＤＦＦ２６，２７は、それぞれ入力信号をクロック信号に同期して遅延しつつ量子化し、それぞれ１ビットデジタル信号を生成して出力する。

パルス合成回路３２は、ＤＦＦ２６からの１ビットデジタル信号と、ＤＦＦ２７からの１ビットデジタル信号を合成して出力する。 ＤＦＦ２６は、積分信号を１ビットデジタル信号に変換して出力するので、＋１，０の２値信号である。 他方、ＤＦＦ２７は、積分信号を位相反転回路２１で反転して得られる反転信号を１ビットデジタル信号に変換して出力するので、−１，０の２値信号である。 パルス合成回路３２は、これら２つの２値信号を合成して、＋１，０，−１の３値信号を生成して出力する。 パルス合成回路３２の出力信号は、上記のように減算器１６に負帰還される。

図２に、図１における積分器２０、チョッパ回路２２、ＤＦＦ２６の具体的な回路構成を示す。 なお、チョッパ回路２３及びＤＦＦ２７も基本的にチョッパ回路２２及びＤＦＦ２６と同一構成である。

チョッパ回路２２は、積分器として機能するアンプ２０の出力端にその一端が接続され、他端が接地されたスイッチから構成される。 スイッチの開閉は、１／２分周器２４からの出力信号により制御される。 チョッパ回路２２の出力信号は、ＤＦＦ２６のＤ端子に供給される。

１／２分周器２４は、クロック信号が供給され、クロック信号の周波数を１／２に分周する回路である。 １／２分周器２４は、クロック信号を分周してチョッパ回路２２のスイッチを制御する。 従って、チョッパ回路２２のスイッチは、クロック信号の２倍の周期でオン／オフする。 スイッチがオンするタイミングにおいて、アンプ２０の出力端はスイッチを介して接地されるためゼロレベルとなる。 従って、チョッパ回路２２は、ＤＦＦ２６の入力信号にゼロレベルを挿入する回路として機能する。

ＤＦＦ２６のＤ端子には、上記のようにアンプ２０の出力信号であって、チョッパ回路２２でクロック信号に同期してゼロレベルが挿入される信号が供給される。 また、ＤＦＦ２６のクロック端子には、反転器２８で反転されたクロック信号が供給される。 ＤＦＦ２８は、入力されたクロック信号の立ち上がりエッジで信号を出力する。 従って、本実施形態では、反転されたクロック信号の立ち上がりエッジで信号を出力する。

図３に、図２の回路のタイミングチャートを示す。 正信号が入力された場合のタイミングチャートである。 図において、上から順に、クロック信号（ＣＬＫ）、クロック信号の１／２分周信号、クロック信号の反転信号、ＤＦＦ２６のＤ端子に供給される信号、ＤＦＦ２６のＱ出力端子から出力される信号の波形を示す。

チョッパ回路２２は、クロック信号の１／２分周信号のタイミングでスイッチがオンされるので、ＤＦＦ２６のＤ端子に供給される信号は、クロック信号の１／２分周信号に同期してゼロレベルとなる信号である。 そして、この信号がクロック信号の反転信号に同期して、クロック信号の反転信号の立ち上がりエッジのタイミングまで遅延されて出力される。 以上のようにして、図２の回路により、入力信号の積分、ゼロレベル挿入、遅延、及び量子化が実行される。 すなわち、チョッパ回路２２とＤＦＦ２６でゼロレベル、遅延及び量子化を実現し、フィードバック経路で遅延器を挿入することなくノイズシェープが実現される。 さらに、チョッパ回路２２によりクロック信号のタイミングでは常に一度はゼロレベルが出力されることになる。

次に、図１におけるパルス合成回路３２について説明する。

パルス合成回路３２は、上記のように、ＤＦＦ２６，２７からの２つの２値信号を合成して、＋１，０，−１の３値信号を生成して出力する。 １ビットデジタル信号で出力する場合、ＳＮＲを確保するためには積分の次数を上げ、発振周波数を高めに設定する必要があるためコスト増加を招く懸念があるが、＋１，０，−１の３値信号を生成して出力することで、コスト増加を招くことなくＳＮＲを向上させ得る。 但し、上記の特許文献３のような構成では、量子化器の出力が３値化以上の多値化信号であることが前提となっており、本実施形態におけるＤＦＦ２６，２７の出力には適用できず、汎用性に欠ける。 また、一般に、パルス信号を合成する場合、出力を第１の電位と第１の電位に短絡する２つのスイッチを設け、これら２つのスイッチを交互にオン／オフして合成する構成が公知であるが、２つのスイッチがともにオンとなって第１の電位と第２の電位が短絡してしまう問題が生じ得る。 さらに、かかる短絡の問題を防止するために、２つのスイッチの切り替わりタイミングに、必ず両者がともにオフする期間を設けるようにタイミングを調整するデッドタイム調整回路を用いることも提案されているが、この期間分がスイッチ段の歪として発生してしまう問題が新たに生じる。

本実施形態のパルス合成回路３２は、このような問題点に鑑み、交互にオン／オフされる２つのスイッチの短絡の問題を解消し、かつ、信号歪も解消しつつ、２つのパルス信号を合成して＋１，０，−１の３値信号を生成するものである。

図４に、パルス合成回路３２の基本構成図を示す。 パルス合成回路３２は、駆動回路３３と、３つのスイッチＳＷ１〜ＳＷ３を備える。

ＳＷ１とＳＷ２は互いに直列に接続され、ＳＷ１の一方の端子は第１電位に設定され、ＳＷ１の他方の端子はＳＷ２の一方の端子に接続される。 また、ＳＷ２の他方の端子は第２電位に接続される。 さらに、ＳＷ１とＳＷ２の接続節点は、ＳＷ３の一方の端子に接続され、ＳＷ３の他方の端子は第３電位に接続される。 ＳＷ１とＳＷ２の接続節点からパルス合成回路３２の出力信号が出力される。 ここで、
第１電位＞第３電位＞第２電位である。

駆動回路３３は、２つの１ビットデジタル信号である第１信号、第２信号に基づき、ＳＷ１〜ＳＷ３にそれぞれ制御信号を出力してＳＷ１〜ＳＷ３を以下のようにオン／オフ制御する。
＜第１信号が論理値１（Ｈｉ）で第２信号が論理値０（Ｌｏｗ）の場合＞
ＳＷ１：オン ＳＷ２：オフ ＳＷ３：オフ この場合、出力電位は第１電位に設定される。
＜第１信号が論理値０（Ｌｏｗ）で第２信号が論理値１（Ｈｉ）の場合＞
ＳＷ１：オフ ＳＷ２：オン ＳＷ３：オフ この場合、出力電位は第２電位に設定される。
＜第１信号が論理値０（Ｌｏｗ）で第２信号が論理値０（Ｌｏｗ）の場合＞
ＳＷ１：オフ ＳＷ２：オフ ＳＷ３：オン この場合、出力電位は第３電位に設定される。
＜第１信号が論理値１（Ｈｉ）で第２信号が論理値１（Ｈｉ）の場合＞
ＳＷ１：オフ ＳＷ２：オフ ＳＷ３：オン この場合、出力電位は第３電位に設定される。

以上のようにして、２つの１ビットデジタル信号である第１信号と第２信号を合成して、第１信号の論理値と第２信号の論理値に応じて、第１電位、第２電位、及び第３電位の３つの電位のいずれかを有する３値信号が出力される。 上記の４つの場合において、第１信号及び第２信号の論理値の組み合わせがどのようなものであろうと、ＳＷ１及びＳＷ２がともにオンして第１電位と第２電位が短絡してしまう状態が生じない点に留意されたい。

このように、本実施形態のパルス合成回路３２では、ＳＷ１及びＳＷ２がともにオンとなって短絡しエラーとなることをデッドタイムを設ける必要がなく防止できるので、信号歪も生じない。

以上がパルス合成回路３２の基本的な動作原理であり、以下に具体的に説明する。

図５に、パルス合成回路３２の回路構成を示す。 パルス合成回路３２は、ＤＦＦ２６，２７からの２つの２値信号を合成して、＋１，０，−１の３値信号を生成して出力する。 パルス合成回路３２は、論理ゲートと、３つのスイッチＳＷ１〜ＳＷ３から構成される。 論理ゲートは、３つのＮＯＲゲート３３ａ，３３ｂ，３３ｃを備える。 スイッチＳＷ１は、入力端子が第１電位に接続されたスリーステートバッファから構成され、スイッチＳＷ２は、入力端子が第２電位に接続されたスリーステートバッファから構成され、スイッチＳＷ３は、入力端子が第３電位に接続されたアナログスイッチから構成される。 ここで、第１電位＞第３電位＞第２電位である。

ＮＯＲゲート(第１ＮＯＲゲート)３３ａの一方の入力端子には、ＤＦＦ２６の反転出力端子（Ｑバー）からの出力信号が供給される。 また、ＮＯＲゲート３３ａの他方の入力端子には、ＤＦＦ２７の出力端子（Ｑ）からの出力信号Ｖ２が供給される。 ＮＯＲゲート３３ａは、両信号の否定論理和を演算して信号Ｖ３を生成する。 信号Ｖ３は、ＳＷ１に供給されるとともに、ＮＯＲゲート３３ｃの一方の入力端子にも供給される。

ＮＯＲゲート(第２ＮＯＲゲート)３３ｂの一方の入力端子には、ＤＦＦ２６の出力端子（Ｑ）からの出力信号Ｖ１が供給される。 また、ＮＯＲゲート３３ｂの他方の入力端子には、ＤＦＦ２７の反転出力端子（Ｑバー）からの出力信号が供給される。 ＮＯＲゲート３３ｂは、両信号の否定論理和を演算して信号Ｖ４を生成する。 信号Ｖ４は、ＳＷ２に供給されるとともに、ＮＯＲゲート３３ｃの他方の入力端子にも供給される。

ＮＯＲゲート(第３ＮＯＲゲート)３３ｃの一方の入力端子には、ＮＯＲゲート３３ａからの信号Ｖ３が供給される。 また、ＮＯＲゲート３３ｃの他方の入力端子には、ＮＯＲゲート３３ｂからの信号Ｖ４が供給される。 ＮＯＲゲート３３ｃは、信号Ｖ３及び信号Ｖ４の否定論理和を演算して信号Ｖ５を生成する。 信号Ｖ５は、ＳＷ３に供給される。

このような構成において、各論理ゲート３３ａ，３３ｂ，３３ｃの出力信号である信号Ｖ３〜Ｖ５は、ＳＷ１〜ＳＷ３のそれぞれの制御信号として機能し、ＳＷ１〜ＳＷ３の状態は以下のように変化する。

ＤＦＦ２６の反転出力端子の信号が「１」（論理値）でＤＦＦ２７の出力端子の信号が「０」の場合、ＮＯＲゲート３３ａからの出力信号Ｖ３は「０」となり、ＳＷ１はオフとなる。 また、ＮＯＲゲート３３ｂからの出力信号Ｖ４も「０」となり、ＳＷ２はオフとなる。 さらに、ＮＯＲゲート３３ｃからの出力信号Ｖ５は「１」となり、ＳＷ３はオンとなる。 従って、ＳＷ１：オフ、ＳＷ２：オフ、ＳＷ３：オンとなり、出力電位はＳＷ３がオンすることで第３電位に設定される。

ＤＦＦ２６の反転出力端子の信号が「１」でＤＦＦ２７の出力端子の信号が「１」の場合、ＮＯＲゲート３３ａからの出力信号Ｖ３は「０」となり、ＳＷ１はオフとなる。 また、ＮＯＲゲート３３ｂからの出力信号Ｖ４は「１」となり、ＳＷ２はオンとなる。 さらに、ＮＯＲゲート３３ｃからの出力信号Ｖ５は「０」となり、ＳＷ３はオフとなる。 従って、ＳＷ１：オフ、ＳＷ２：オン、ＳＷ３：オフとなり、出力電位はＳＷ２がオンすることで第２電位に設定される。

ＤＦＦ２６の反転出力端子の信号が「０」でＤＦＦ２７の出力端子の信号が「０」の場合、ＮＯＲゲート３３ａからの出力信号Ｖ３は「１」となり、ＳＷ１はオンとなる。 また、ＮＯＲゲート３３ｂからの出力信号Ｖ４は「０」となり、ＳＷ２はオフとなる。 さらに、ＮＯＲゲート３３ｃからの出力信号Ｖ５は「０」となり、ＳＷ３はオフとなる。 従って、ＳＷ１：オン、ＳＷ２：オフ、ＳＷ３：オフとなり、出力電位はＳＷ１がオンすることで第１電位に設定される。

ＤＦＦ２６の反転出力端子の信号が「０」でＤＦＦ２７の出力端子の信号が「１」の場合、ＮＯＲゲート３３ａからの出力信号Ｖ３は「０」となり、ＳＷ１はオフとなる。 また、ＮＯＲゲート３３ｂからの出力信号Ｖ４は「０」となり、ＳＷ２はオフとなる。 さらに、ＮＯＲゲート３３ｃからの出力信号Ｖ５は「１」となり、ＳＷ３はオンとなる。 従って、ＳＷ１：オフ、ＳＷ２：オフ、ＳＷ３：オンとなり、出力電位はＳＷ３がオンすることで第３電位に設定される。

図６に、図５の構成における各部のタイミングチャートを示す。 信号Ｖ１〜Ｖ６のタイミングチャートであり、信号Ｖ１はＤＦＦ２６の出力端子（Ｑ）の信号、信号Ｖ２はＤＦＦ２７の出力端子（Ｑ）の信号、信号Ｖ３はＮＯＲゲート３３ａの出力信号、信号Ｖ４はＮＯＲゲート３３ｂの出力信号、信号Ｖ５はＮＯＲゲート３３ｃの出力信号、信号Ｖ６はパルス合成回路３２の出力信号である。

信号Ｖ１が「０」で信号Ｖ２が「０」の場合、第１ＮＯＲゲート３３ａの一方の入力端子には信号Ｖ１の反転出力（Ｑバー）が入力されるから「１」であり、第１ＮＯＲゲート３３ａの他方の入力端子には信号Ｖ２が入力されるから「０」であり、第１ＮＯＲゲート３３ａの出力は「０」となる。 また、第２ＮＯＲゲート３３ｂの一方の入力端子には信号Ｖ１が入力されるから「０」であり、第２ＮＯＲゲート３３ｂの他方の入力端子には信号Ｖ２の反転出力（Ｑバー）が入力されるから「１」であり、第２ＮＯＲゲート３３ｂの出力は「０」となる。 すると、第３ＮＯＲゲート３３ｃの入力端子にはともに「０」が入力され、第３ＮＯＲゲート３３ｃの出力は「１」となる。 その結果、信号Ｖ３が「０」、信号Ｖ４が「０」、信号Ｖ５が「１」となるため、
ＳＷ１：オフ ＳＷ２：オフ ＳＷ３：オンとなり、回路の出力信号Ｖ６は第３電位に設定される。

信号Ｖ１が「１」で信号Ｖ２が「０」の場合、第１ＮＯＲゲート３３ａの一方の入力端子には信号Ｖ１の反転出力（Ｑバー）が入力されるから「０」であり、第１ＮＯＲゲート３３ａの他方の入力端子には信号Ｖ２が入力されるから「０」であり、第１ＮＯＲゲート３３ａの出力は「１」となる。 また、第２ＮＯＲゲート３３ｂの一方の入力端子には信号Ｖ１が入力されるから「１」であり、第２ＮＯＲゲート３３ｂの他方の入力端子には信号Ｖ２の反転出力（Ｑバー）が入力されるから「１」であり、第２ＮＯＲゲート３３ｂの出力は「０」となる。 すると、第３ＮＯＲゲート３３ｃの入力端子には「１」と「０」が入力され、第３ＮＯＲゲート３３ｃの出力は「０」となる。 その結果、信号Ｖ３が「１」、信号Ｖ４が「０」、信号Ｖ５が「０」となるため、
ＳＷ１：オン ＳＷ２：オフ ＳＷ３：オフとなり、回路の出力信号Ｖ６は第１電位に設定される。

信号Ｖ１が「０」で信号Ｖ２が「１」の場合、第１ＮＯＲゲート３３ａの一方の入力端子には信号Ｖ１の反転出力（Ｑバー）が入力されるから「１」であり、第１ＮＯＲゲート３３ａの他方の入力端子には信号Ｖ２が入力されるから「１」であり、第１ＮＯＲゲート３３ａの出力は「０」となる。 また、第２ＮＯＲゲート３３ｂの一方の入力端子には信号Ｖ１が入力されるから「０」であり、第２ＮＯＲゲート３３ｂの他方の入力端子には信号Ｖ２の反転出力（Ｑバー）が入力されるから「０」であり、第２ＮＯＲゲート３３ｂの出力は「１」となる。 すると、第３ＮＯＲゲート３３ｃの入力端子には「０」と「１」が入力され、第３ＮＯＲゲート３３ｃの出力は「０」となる。 その結果、信号Ｖ３が「０」、信号Ｖ４が「１」、信号Ｖ５が「０」となるため、
ＳＷ１：オフ ＳＷ２：オン ＳＷ３：オフとなり、回路の出力信号Ｖ６は第２電位に設定される。 第１電位が＋１、第２電位が−１、第３電位が０に対応する。 以上のようにして、パルス合成回路３２でＤＦＦ２６，２７からの２つのパルスが合成され、＋１，０，−１の３値信号が生成される。

このように、本実施形態では、ＤＦＦ２６からの１ビットデジタル信号と、ＤＦＦ２７からの１ビットデジタル信号を合成し、＋１，０，−１の３値信号を生成することができる。 本実施形態のパルス合成回路３２は、その入力信号が３値化以上の多値化信号であることを前提としていないので汎用性に優れ、低コスト化が可能である。

以上、本発明の実施形態について説明したが、本発明はこれに限定されず、種々の変形が可能である。

例えば、パルス合成回路３２の構成としては、図５に示される回路構成に限定されるものではなく、他の回路構成も可能である。

図７及び図８に、パルス合成回路３２の他の回路構成を示す。

図７において、パルス合成回路３２は、論理ゲートと、３つのスイッチＳＷ１〜ＳＷ３から構成される。 論理ゲートは、ＮＡＮＤゲート３３ａと、ＮＯＲゲート３３ｂと、ＥＸＯＲゲート３３ｃを備える。 スイッチＳＷ１は、入力端子が第１電位（例えば５Ｖ）に接続されたＰチャンネルトランジスタから構成され、スイッチＳＷ２は、入力端子が第２電位（例えば０Ｖ）に接続されたＮチャンネルトランジスタから構成され、スイッチＳＷ３は、入力端子が第３電位（例えば２．５Ｖ）に接続されたアナログスイッチから構成される。 ここで、第１電位＞第３電位＞第２電位である。

ＮＡＮＤゲート３３ａの一方の入力端子には、ＤＦＦ２６の反転出力端子（Ｑバー）からの出力信号が供給される。 また、ＮＡＮＤゲート３３ａの他方の入力端子には、ＤＦＦ２７の出力端子（Ｑ）からの出力信号が供給される。 ＮＡＮＤゲート３３ａは、否定論理積を演算して出力する。 出力信号は、ＳＷ１に供給されるとともに、ＥＸＯＲゲート３３ｃの一方の入力端子にも供給される。

ＮＯＲゲート３３ｂの一方の入力端子には、ＤＦＦ２６の反転出力端子（Ｑバー）からの出力信号が供給される。 また、ＮＯＲゲート３３ｂの他方の入力端子には、ＤＦＦ２７の出力端子（Ｑ）からの出力信号が供給される。 ＮＯＲゲート３３ｂは、両信号の否定論理和を演算して出力する。 出力信号は、ＳＷ２に供給されるとともに、ＥＸＯＲゲート３３ｃの他方の入力端子にも供給される。

ＥＸＯＲゲート３３ｃの一方の入力端子には、ＮＡＮＤゲート３３ａからの信号が供給される。 また、ＥＸＯＲゲート３３ｃの他方の入力端子には、ＮＯＲゲート３３ｂからの信号が供給される。 ＥＸＯＲゲート３３ｃは、排他的論理和を演算して出力する。 出力信号は、ＳＷ３に供給される。

このような構成において、各論理ゲート３３ａ，３３ｂ，３３ｃの出力信号である信号は、ＳＷ１〜ＳＷ３のそれぞれの制御信号として機能し、ＳＷ１〜ＳＷ３の状態は以下のように変化する。

ＤＦＦ２６の反転出力端子の信号が「１」（論理値）でＤＦＦ２７の出力端子の信号が「０」の場合、ＮＡＮＤゲート３３ａからの出力信号は「１」となり、ＳＷ１はオフとなる。 また、ＮＯＲゲート３３ｂからの出力信号は「０」となり、ＳＷ２はオフとなる。 さらに、ＥＸＯＲゲート３３ｃからの出力信号は「１」となり、ＳＷ３はオンとなる。 従って、ＳＷ１：オフ、ＳＷ２：オフ、ＳＷ３：オンとなり、出力電位はＳＷ３がオンすることで第３電位に設定される。

ＤＦＦ２６の反転出力端子の信号が「１」でＤＦＦ２７の出力端子の信号が「１」の場合、ＮＡＮＤゲート３３ａからの出力信号は「０」となり、ＳＷ１はオンとなる。 また、ＮＯＲゲート３３ｂからの出力信号は「０」となり、ＳＷ２はオフとなる。 さらに、ＥＸＯＲゲート３３ｃからの出力信号Ｖ５は「０」となり、ＳＷ３はオフとなる。 従って、ＳＷ１：オン、ＳＷ２：オフ、ＳＷ３：オフとなり、出力電位はＳＷ１がオンすることで第１電位に設定される。

ＤＦＦ２６の反転出力端子の信号が「０」でＤＦＦ２７の出力端子の信号が「０」の場合、ＮＡＮＤゲート３３ａからの出力信号は「１」となり、ＳＷ１はオフとなる。 また、ＮＯＲゲート３３ｂからの出力信号は「１」となり、ＳＷ２はオンとなる。 さらに、ＥＸＯＲゲート３３ｃからの出力信号は「０」となり、ＳＷ３はオフとなる。 従って、ＳＷ１：オフ、ＳＷ２：オン、ＳＷ３：オフとなり、出力電位はＳＷ２がオンすることで第２電位に設定される。

ＤＦＦ２６の反転出力端子の信号が「０」でＤＦＦ２７の出力端子の信号が「１」の場合、ＮＡＮＤゲート３３ａからの出力信号は「１」となり、ＳＷ１はオフとなる。 また、ＮＯＲゲート３３ｂからの出力信号は「０」となり、ＳＷ２はオフとなる。 さらに、ＥＸＯＲゲート３３ｃからの出力信号は「１」となり、ＳＷ３はオンとなる。 従って、ＳＷ１：オフ、ＳＷ２：オフ、ＳＷ３：オンとなり、出力電位はＳＷ３がオンすることで第３電位に設定される。

従って、図７の回路構成においても、ＤＦＦ２６，２７からの２つのパルスが合成され、＋１，０，−１の３値信号が生成される。

また、図８において、パルス合成回路３２は、論理ゲートと、３つのスイッチＳＷ１〜ＳＷ３から構成される。 論理ゲートは、ＮＯＲゲート３３ａと、ＮＡＮＤゲート３３ｂと、ＥＸＯＲゲート３３ｃを備える。 スイッチＳＷ１は、入力端子が第１電位に接続されたスリーステートバッファから構成され、スイッチＳＷ２は、入力端子が第２電位に接続されたスリーステートバッファから構成され、スイッチＳＷ３は、入力端子が第３電位に接続されたアナログスイッチから構成される。 ここで、第１電位＞第３電位＞第２電位である。

ＮＯＲゲート３３ａの一方の入力端子には、ＤＦＦ２６の出力端子（Ｑ）からの出力信号が供給される。 また、ＮＯＲゲート３３ａの他方の入力端子には、ＤＦＦ２７の反転出力端子（Ｑバー）からの出力信号が供給される。 ＮＯＲゲート３３ａの出力信号は、ＳＷ１に供給されるとともに、ＥＸＯＲゲート３３ｃの一方の入力端子にも供給される。

ＮＡＮＤゲート３３ｂの一方の入力端子には、ＤＦＦ２６の出力端子（Ｑ）からの出力信号が供給される。 また、ＮＡＮＤゲート３３ｂの他方の入力端子には、ＤＦＦ２７の反転出力端子（Ｑバー）からの出力信号が供給される。 ＮＡＮＤゲート３３ｂの出力信号は、ＳＷ２に供給されるとともに、ＥＸＯＲゲート３３ｃの他方の入力端子にも供給される。

ＥＸＯＲゲート３３ｃの一方の入力端子には、ＮＯＲゲート３３ａからの信号が供給される。 また、ＥＸＯＲゲート３３ｃの他方の入力端子には、ＮＡＮＤゲート３３ｂからの信号が供給される。 ＥＸＯＲゲート３３ｃの出力信号は、ＳＷ３に供給される。

各論理ゲート３３ａ，３３ｂ，３３ｃの出力信号である信号は、ＳＷ１〜ＳＷ３のそれぞれの制御信号として機能し、同様にして第１電位，第３電位，第２電位の信号が出力される。 当業者であれば、本発明の技術思想の範囲内で、図７，図８以外の論理ゲートとＳＷ１〜ＳＷ３の任意の組み合わせを推考し得る。

また、図１の構成において、積分器２０とチョッパ回路２２との間、及び位相反転回路２１とチョッパ回路２３との間に、バイアス生成回路を設けて信号レベルを調整してもよい。 また、バイアス生成回路を設けて信号レベルを調整する場合、信号のパルスの有無を検出してバイアスレベルを調整してもよい。

また、本実施形態では、パルス合成回路３２は、ＤＦＦ２６からの１ビットデジタル信号とＤＦＦ２７からの１ビットデジタル信号を合成する、つまりパルス密度変調（ＰＤＭ）信号を合成する場合について説明したが、必ずしもこれに限定されるわけではなく、パルス幅変調（ＰＷＭ）信号にも同様に適用することが可能である。 すなわち、本発明におけるパルス合成回路３２は、２つの信号を入力し、これら２つの信号の状態に応じて３つのスイッチＳＷ１〜ＳＷ３をオン／オフ制御し、第１の電位、第２の電位、及び第１の電位と第２の電位の間の第３の電位のいずれかに出力電位を設定するものであり、特に、互いに直列接続されたＳＷ１及びＳＷ２がともにオンとなるときにＳＷ３により第３の電位に設定する点に意義があり、入力信号の種類は特に限定されない。

１０ 積分器、１２ 遅延器、１４ 量子化器、１６ 減算器、２０ 積分器、２１ 位相反転回路、２２，２３ チョッパ回路、２４ １／２分周器、２６，２７ Ｄ型フリップフロップ（ＤＦＦ）、２８ 反転器、３２ パルス合成回路。

本発明の他の実施形態では、前記第１スイッチは入力端子が第１電位に接続された第１スリーステートバッファであり、前記第２スイッチは入力端子が第２電位に接続された第２スリーステートバッファであり、前記第３スイッチは入力端子が第３電位に接続されたアナログスイッチであり、第１及び第２及び第３スイッチの出力端子が接続され、前記論理ゲート群は、前記第１の１ビットデジタル信号の反転信号及び前記第２の１ビットデジタル信号が入力され、論理演算を行って前記第１スイッチの制御端子に信号を出力する第１ＮＯＲゲートと、前記第１の１ビットデジタル信号及び前記第２の１ビットデジタル信号の反転信号が入力され、論理演算を行って前記第２スイッチの制御端子に信号を出力する第２ＮＯＲゲートと、前記第１ＮＯＲゲートからの制御信号及び前記第２ＮＯＲゲートからの制御信号が入力され、論理演算を行って前記第３スイッチに制御信号を出力する第３ＮＯＲゲートと、を備えることを特徴とする。

本発明の他の実施形態では、前記第１スイッチはＰチャンネルＭＯＳＦＥＴであり、前記第２スイッチは ＮチャンネルＭＯＳＦＥＴであり、 前記第３スイッチはアナログスイッチであり、前記論理ゲート群は、前記第１の１ビットデジタル信号及び前記第２の１ビットデジタル信号が入力され、論理演算を行って前記第１スイッチのゲートに制御信号を出力するＮＡＮＤゲートと、前記第１の１ビットデジタル信号及び前記第２の１ビットデジタル信号が入力され、論理演算を行って前記第２スイッチのゲートに制御信号を出力するＮＯＲゲートと、前記ＮＡＮＤゲートからの制御信号及び前記ＮＯＲゲートからの制御信号が入力され、論理演算を行って前記第３スイッチに制御信号を出力するＥＸＯＲゲートとを備えることを特徴とする。

積分器２０は、差分信号を積分してチョッパ回路２２に出力する。 また、積分器２０は、差分信号を積分して位相反転回路２１に出力し、位相反転回路２１は、積分して得られた信号の位相を反転してチョッパ回路２３に出力する。

パルス合成回路３２は、上記のように、ＤＦＦ２６，２７からの２つの２値信号を合成して、＋１，０，−１の３値信号を生成して出力する。 １ビットデジタル信号で出力する場合、ＳＮＲを確保するためには積分の次数を上げ、発振周波数を高めに設定する必要があるためコスト増加を招く懸念があるが、＋１，０，−１の３値信号を生成して出力することで、コスト増加を招くことなくＳＮＲを向上させ得る。 但し、上記の特許文献３のような構成では、量子化器の出力が３値化以上の多値化信号であることが前提となっており、本実施形態におけるＤＦＦ２６，２７の出力には適用できず、汎用性に欠ける。 また、一般に、パルス信号を合成する場合、出力を第１の電位と第２の電位に短絡する２つのスイッチを設け、これら２つのスイッチを交互にオン／オフして合成する構成が公知であるが、２つのスイッチがともにオンとなって第１の電位と第２の電位が短絡してしまう問題が生じ得る。 さらに、かかる短絡の問題を防止するために、２つのスイッチの切り替わりタイミングに、必ず両者がともにオフする期間を設けるようにタイミングを調整するデッドタイム調整回路を用いることも提案されているが、この期間分がスイッチ段の歪として発生してしまう問題が新たに生じる。