| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 1 | 两用晶体管 | CN201080044046.3 | 2010-07-16 | CN102549916B | 2015-03-25 | 塞夫尔·塞斯拉鲁 |
| 一种用于放大射频信号的电路，包括：用于连接至天线的终端；共用放大器，以共用栅极结构配置在第一节点和所述终端之间；发射放大器，可操作为放大输入节点处存在的射频信号，并将放大的信号提供给第一节点；以及接收放大器，可操作为放大所述第一节点处存在的射频信号，并将放大的信号提供给输出节点；其中，电路可以以两种模式进行操作：在接收模式中，配置共用放大器和接收放大器，从而一起形成用于放大在终端处接收的射频信号的接收串叠结构；以及在发射模式中，配置共用放大器和发射放大器，从而一起形成用于放大在输入节点处施加的射频信号的发射串叠结构。 | ||||||
| 2 | 偏压电路 | CN201510099962.1 | 2015-03-06 | CN104898751B | 2017-01-04 | 王毓驹; 储青云 |
| 一种偏压电路，适用于偏压一个待偏压转导元件，使得该待偏压转导元件的转导值是恒定的。该偏压电路包含一个转换器及一个控制器。该转换器接收一个第一电流信号及一个第二电流信号，且根据该第一电流信号及该第二电流信号，产生一个第一电压信号、一个第二电压信号及一个用于偏压该待偏压转导元件的偏压电压。该控制器从该转换器接收该第一电压信号及该第二电压信号，且根据该第一电压信号及该第二电压信号，产生给该转换器的该第一电流信号及该第二电流信号，以使该第一电压信号的幅值相同于该第二电压信号的幅值。本发明的偏压电路相对较有弹性。 | ||||||
| 3 | 使用低阻抗偏置的记忆效应减小 | CN201480060307.9 | 2014-11-04 | CN105684302A | 2016-06-15 | D·M·辛诺夫; 何明; W·A·洛伊布 |
| 一种电路包括用于被偏置的晶体管的偏置电路。偏置电路包括主从源极跟随器电路、基准晶体管和耦合到被偏置的晶体管并且被配置成提供偏置电压的偏置电路电压输出。基准晶体管具有与被偏置的晶体管的跨导基本相同的跨导。信号接地电路可以被耦合在被偏置的晶体管和偏置电路的不生成到电源接地的显著的返回电流的一个或多个部件之间。一种方法包括根据使用主源极跟随器电路生成的第一电压在基准晶体管中生成电流，使用从源极跟随器电路生成与第一电压基本相同的第二电压，以及向被偏置的晶体管提供第二电压。基准晶体管具有与被偏置的晶体管的跨导基本相同的跨导。 | ||||||
| 4 | 偏压电路 | CN201510099962.1 | 2015-03-06 | CN104898751A | 2015-09-09 | 王毓驹; 储青云 |
| 一种偏压电路，适用于偏压一个待偏压转导元件，使得该待偏压转导元件的转导值是恒定的。该偏压电路包含一个转换器及一个控制器。该转换器接收一个第一电流信号及一个第二电流信号，且根据该第一电流信号及该第二电流信号，产生一个第一电压信号、一个第二电压信号及一个用于偏压该待偏压转导元件的偏压电压。该控制器从该转换器接收该第一电压信号及该第二电压信号，且根据该第一电压信号及该第二电压信号，产生给该转换器的该第一电流信号及该第二电流信号，以使该第一电压信号的幅值相同于该第二电压信号的幅值。本发明的偏压电路相对较有弹性。 | ||||||
| 5 | 两用晶体管 | CN201080044046.3 | 2010-07-16 | CN102549916A | 2012-07-04 | 塞夫尔·塞斯拉鲁 |
| 一种用于放大射频信号的电路，包括：用于连接至天线的终端；共用放大器，以共用栅极结构配置在第一节点和所述终端之间；发射放大器，可操作为放大输入节点处存在的射频信号，并将放大的信号提供给第一节点；以及接收放大器，可操作为放大所述第一节点处存在的射频信号，并将放大的信号提供给输出节点；其中，电路可以以两种模式进行操作：在接收模式中，配置共用放大器和接收放大器，从而一起形成用于放大在终端处接收的射频信号的接收串叠结构；以及在发射模式中，配置共用放大器和发射放大器，从而一起形成用于放大在输入节点处施加的射频信号的发射串叠结构。 | ||||||
| 6 | DIFFERENTIAL AMPLIFIERS | EP15813514.5 | 2015-12-14 | EP3235126A1 | 2017-10-25 | CORBISHLEY, Phil |
| Stabilization of the common-mode output voltage of a differential amplifier by use of a replica circuit The common-mode output voltage of differential pair amplifier 2 is controlled by use of a replica circuit 4 with a control loop acting on the current sources 32 and 10. The amplifier 28 in the control loop adjusts the gate voltage applied to the current source transistor 32 so that the voltage at the drain of the replica transistor 30 equals the reference voltage 36. The common mode output voltage of the working amplifier 2 may thus be controlled without feedback from the output of the this amplifier, thereby avoiding stability problems and reducing power consumption. The components in the dummy circuit 4 are scaled with respect to the components in the amplifier 2 so that the dummy circuit 4 consumes little current. | ||||||
| 7 | MEMORY EFFECT REDUCTION USING LOW IMPEDANCE BIASING | EP14857354 | 2014-11-04 | EP3066753A4 | 2017-06-21 | SIGNOFF DAVID M; HE MING; LOEB WAYNE A |
| A circuit includes a bias circuit for a biased transistor. The bias circuit includes a master-slave source follower circuit, a reference transistor, and a bias circuit voltage output coupled to the biased transistor and configured to provide a bias voltage. The reference transistor has a transconductance substantially identical to a transconductance of the biased transistor. A signal ground circuit may be coupled between the biased transistor and one or more components of the bias circuit that do not generate significant return currents to a power supply ground. A method includes generating a current in a reference transistor according to a first voltage generated using a master source follower circuit, generating a second voltage substantially identical to the first voltage using a slave source follower circuit, and providing the second voltage to a biased transistor. The reference transistor has a transconductance substantially identical to a transconductance of the biased transistor. | ||||||
| 8 | Amplifier with non-linear current mirror | EP11150119.3 | 2011-01-04 | EP2472723A1 | 2012-07-04 | Fiocchi, Carlo |
An amplifier with a non-linear current mirror comprises an amplification stage having an input terminal for an input signal as well as an output stage coupled to the amplification stage by a current mirror stage. The current mirror stage comprises at least one mirror transistor coupled to the amplification stage and at least one output transistor coupled to the output stage. The amplifier comprises two variable resistive elements, each of them connected in series to one of the mirror transistor and the output transistor. A tuning stage is adapted to tune the variable resistive elements in response to the input signal.
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| 9 | AN AMPLIFIER CIRCUIT, A TRANSMITTER AND A WIRELESS TELEPHONE | EP98900041.9 | 1998-01-15 | EP0891650B1 | 2004-08-04 | VISSER, Hendrik, Arend |
| An amplifier circuit, particularly for RF-purposes comprises: a main current stream of a controllable RF-semiconductor device having a control input, a control means having a control output coupled to the control input for controlling the main current stream, and a compensation circuit having a compensation output coupled to the control input for compensating the controllable semiconductor device. The compensation circuit is constructed so as to be temporarily active during a period of time wherein the control means do not supply a control output signal to the control input of the controllable semiconductor device. This provides a suitable solution for IC's and for dealing with DC-adjustment disturbances in a low DC-current dissipating manner caused by a lack of pull-down capability when the amplifier circuit operates at very high frequencies or at relatively large amplitudes. | ||||||
| 10 | 差動増幅器 | JP2017531903 | 2015-12-14 | JP2017538363A | 2017-12-21 | コルビシュレイ、フィル |
| トランジスタの差動対6、8と、テールトランジスタ10と、を備えたロングテール対トランジスタ構成2と、自回路のフィードバック電流を変化させことによって複製電圧を基準電圧に一致させるように構成された複製回路4と、を備える差動増幅器であって、複製回路4のフィードバック電流を変化させることによって、ロングテール対トランジスタ構成2のテールトランジスタ10に、テールトランジスタ10を流れるテール電流を制御するバイアス電圧を供給し、ロングテール対トランジスタ構成2の同相電圧を決定する。【選択図】図1 | ||||||
| 11 | ベース電流を再使用する増幅器 | JP2015183588 | 2015-09-17 | JP2016063543A | 2016-04-25 | レートラ、フィリップ ジョン |
| 【課題】RF通信回路用の電力増幅器の電流消費を低減する。 【解決手段】電力増幅器10は、ドライバ段増幅器32a、及び最終段増幅器32bを含む。ドライバ段増幅器は、入力整合部66を介して入力信号RFIN_Aを受信するトランジスタ82を含む。入力信号には、バイアスネットワーク84を介してバイアスをかける。トランジスタ82のコレクタ86における出力は、最終段増幅器トランジスタ88のベース91に与えられる。最終段のベースに供給されるバイアス電流は、ドライバ段増幅器トランジスタ82のエミッタ97にも供給される。さらに、包絡線追跡変調器の出力が最終段増幅器の電源Vcc2に接続される。 【選択図】図5A |
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| 12 | Laminated buffer | JP2009522829 | 2007-07-31 | JP5309027B2 | 2013-10-09 | シンガー，ローレンス，エー．; カプスタ，ロナルド，エー． |
| Two or more buffers may configured and arranged such that a quiescent current that flows through and biases a first buffer also flows through and biases a second buffer. The first and second buffers may, for example, be source followers used as reference buffers that drive inputs of a switched-capacitor circuit. | ||||||
| 13 | Amplifier circuit, semiconductor device and control method | JP2006329074 | 2006-12-06 | JP2008147735A | 2008-06-26 | KOMORI KENJI; HIRABAYASHI ATSUSHI |
| PROBLEM TO BE SOLVED: To make it possible to correct variation in an MOS in manufacturing. SOLUTION: A PMOS transistor Qp 2n has a drain connected to a source of a PMOS transistor Qp 1n and a source connected to a Vdd, and a switch SW 1n is connected to a gate of the PMOS transistor Qp 2n and switches a gate voltage of the PMOS transistor Qp 2n to Vdd or VP. An NMOS transistor Qn 2n has a drain connected to the source of an NMOS transistor Qn 1n and a source connected to a GND, and a switch SW 2n is connected to the gate of the NMOS transistor Qn 2n and switches a gate voltage of the NMOS transistor Qn 2n to the GND or VN. The switches SW 1n and SW 2n each perform switching operation so that bias between an operation current of the PMOS transistor and an operation current of the NMOS transistor can be eliminated, and thus, the variation in MOS in manufacturing can be corrected. This configuration is applicable to an amplifier circuit. COPYRIGHT: (C)2008,JPO&INPIT | ||||||
| 14 | Semiconductor integrated circuit and radio communication device using the same | JP2001053406 | 2001-02-28 | JP2002261554A | 2002-09-13 | OUGIHARA TAKAHIRO |
| PROBLEM TO BE SOLVED: To solve the problem of exceeding of the specifications of the system design, which occurs when a part of inputted signals is made to bypass to the ground side for improving the IIP3 characteristics in exchange for the reduction in gain. SOLUTION: An amplification circuit 11, including an FET Q1 for signal amplification, is provided with a first bypass circuit 12 which bypasses a part of input signals RFin to the ground side, in response to the intensity of the input signals RFin, and a second bypass circuit 13 which bypasses a part of the input signals RFin to the side of the output, in response to the intensity of the input signals RFin for controlling the gain attenuation; also when the part of the input signal RFin is bypassed to the ground side by the first bypass circuit 12, the drain bias current of the FET Q1 for signal amplification is decreased; and when the part of the input signal RFin is bypassed to the output side by the second bypass circuit 13, a control circuit 21 is provided for blocking the drain bias current of the FET Q1 for signal amplification for performing drain bypass current control. COPYRIGHT: (C)2002,JPO | ||||||
| 15 | Amplification circuit, a transmitter and a wireless phone | JP52918498 | 1998-01-15 | JP2000508869A | 2000-07-11 | フィサー，ヘンドリク，アーラント |
| (57)【要約】 特にＲＦの目的にための増幅回路であって、制御入力を有する制御可能なＲＦ半導体デバイスの主電流と、主電流を制御するための制御入力と接続した制御出力を有する制御手段と、及び制御可能半導体デバイスを補償するための制御入力と接続した補償出力を有する補償回路とから構成される。 補償回路は、制御手段が制御可能半導体デバイスの制御入力に制御出力信号を供給しない時間の間、一時的に活性化するように構成される。 これは、ＩＣのためおよび増幅回路が非常に高い周波数または比較的大きな振幅で動作するときに、低い直流電流の損失において引き下げの能力の不足により起こされる直流調整障害に対処するための適切な解決方法を提供する。 | ||||||
| 16 | マイクロフォン用の集積回路構成体、マイクロフォンシステム、およびマイクロフォンシステムの１つ以上の回路パラメータを調整するための方法 | JP2017545292 | 2015-02-27 | JP2018511219A | 2018-04-19 | ロッカ, ギノ; ハンスリック, トマシュ |
| マイクロフォン(12)用の1つの集積回路構成体(20)は、1つの増幅器回路(22)および1つの制御ユニット(30)を備える。この増幅器回路(22)は、この増幅器回路(22)の増幅器電流を調整するための1つの第1の切り替え可能なネットワーク回路(26)を備える。この第1の切り替え可能なネットワーク回路(26)は、複数のスイッチ(SW1, ...,SWx)を備え、各々のスイッチはこの第1の切り替え可能なネットワーク回路(26)の1つの第1の制御ポートにカップリングされている。この制御ユニット(30)は、この第1の切り替え可能なネットワーク回路(26)の第1の制御ポートにカップリングされており、この第1の切り替え可能なネットワーク回路(26)のそれぞれのスイッチ(SW1, ...,SWx)の設定を制御するように構成されている。【選択図】図1 | ||||||
| 17 | 増幅回路 | JP2015095410 | 2015-05-08 | JP2016213651A | 2016-12-15 | 田中 啓二; 杉本 良之 |
| 【課題】差動利得の周波数特性の非平坦性を低減することを可能にする。 【解決手段】 増幅回路100は、差動増幅回路15と、補償回路40とを備える。差動増幅回路15は、信号Vinをトランジスタ10のベース10bにて受け、信号Vrefをトランジスタ20のベース20bにて受け、信号Vinと信号Vrefとの差に応じて電流源30を流れる定電流I1をエミッタ10e,20eを流れるエミッタ電流Ie1,Ie2に分配し、コレクタ10c,20cの電位の差に応じて差動信号を生成する。補償回路40は、第2のトランジスタのコレクタ電流が増加する場合に第2のトランジスタの消費電力を減少させ、コレクタ電流が減少する場合に消費電力を増加させ、第2のトランジスタのベースの電位を信号Vrefとして生成する。 【選択図】図1 |
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| 18 | 可変利得多段増幅器及び受信機 | JP2014040452 | 2014-03-03 | JP2015165639A | 2015-09-17 | 森下 陽平; 北村 遼; 齊藤 典昭 |
| 【課題】増幅器の性能の劣化を抑制して、増幅器の利得を制御できる可変利得多段増幅器を提供する。 【解決手段】複数段の増幅器が直列に接続され、入力信号を増幅する可変利得多段増幅器であって、複数段の増幅器のうち、最終段を含み連続する1つ以上の増幅器は、カスコード増幅器を含む、又は、複数の信号経路に分岐されて各信号経路において直列に配置される。 【選択図】図13 |
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| 19 | Laminated buffer | JP2009522829 | 2007-07-31 | JP2009545915A | 2009-12-24 | カプスタ，ロナルド，エー．; シンガー，ローレンス，エー． |
| Two or more buffers may configured and arranged such that a quiescent current that flows through and biases a first buffer also flows through and biases a second buffer. The first and second buffers may, for example, be source followers used as reference buffers that drive inputs of a switched-capacitor circuit. | ||||||
| 20 | fet amplifier with adjustable negative feedback resistor | JP2007538990 | 2005-10-20 | JP2008518559A | 2008-05-29 | ヘストン，スコット，エム |
| 増幅器（６８）は、そのソースを調整可能な負帰還抵抗（８０）を介して接地へ接続される増幅電界効果トランジスタ（７０）を有する。 コンデンサ（７６）は、可変負帰還抵抗（８０）へ並列に接続される。 負帰還抵抗は、電界効果トランジスタを有し、所望の値で増幅トランジスタ（７０）のドレイン電流を安定させるよう増幅トランジスタ（７０）へ調整可能な電流フィードバックを与える。
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