Amplifier circuit, semiconductor device and control method

本発明は、増幅回路、並びに半導体装置および制御方法に関し、特に、CMOS（Complementary Metal Oxide Semiconductor）を構成するPMOS（P-channel Metal-Oxide Semiconductor）トランジスタおよびNMOS（N-channel Metal Oxide Semiconductor）トランジスタについて、製造プロセスごとに生じる素子特性に係るバラツキに起因して発生するDC（Direct Current）オフセットを除去するとともに、ゲイン制御が可能である増幅回路、並びに半導体装置および制御方法に関する。

近年、デジタル信号処理技術の進歩に伴ったデジタル機器製造の増大に応じて、デジタル機器内部に設けられた半導体装置においては、CMOS集積回路が広く使用されるようになっている。

ところが、高周波信号、映像信号、音声信号等については、アナログ信号として処理するほうが容易な場合があり、またA/D（Analog/Digital）変換回路、D/A（Digital/Analog）変換回路、クロック発信回路等を実現するためには、アナログ信号処理が必要となってくる。

CMOSインバータ回路を使用した増幅回路は、簡素な構成で高利得性能が得られる為、上記のアナログ信号処理の回路に適している。 然るに、出力DCバイアスを最適状態で使用するには、CMOSインバータ回路を構成するPMOSトランジスタと、NMOSトランジスタの閾値電圧、飽和電流等の動作パラメータが完全に一致する必要があるが、製造上PMOSトランジスタとNMOSトランジスタの動作パラメータを完全に一致させることは不可能であり、回路上の工夫が必要になってくる。

そこで、本出願人は、CMOSインバータ回路において、出力バイアス電位を最適値に設定し、バイアス電流を可変することで、ゲイン制御を可能にしている増幅回路を先に提案している（例えば、特許文献１参照）。

上記特許文献１においては、図１に示すように、増幅回路１は、PMOSトランジスタQp ₁ ，PMOSトランジスタQp ₂ ，NMOSトランジスタQn ₁ ，およびNMOSトランジスタQn ₂から構成されるCMOSインバータ回路（以下、第１のCMOSインバータ回路と称する）と、第１のCMOSインバータ回路と同一に形成される参照用の回路で、PMOSトランジスタQp ₃ ，PMOSトランジスタQp ₄ ，NMOSトランジスタQn ₃ ，NMOSトランジスタQn ₄から構成されるCMOSインバータ回路（以下、第２のCMOSインバータ回路と称する）との２つのCMOSインバータ回路からなる。

また、図１の増幅回路１においては、入力端子１１に入力される信号源１３からの信号電圧Vinが、出力端子１２から出力電圧Voutとして出力される。 つまり、図１において、入力端子１１は、信号源１３およびPMOSトランジスタQp ₁のゲートとNMOSトランジスタQn ₁のゲートとの接続部位に接続され、出力端子１２は、PMOSトランジスタQp ₁のドレインとNMOSトランジスタQn ₁のドレインとの接続部位に接続される。

バイアス用電圧源Eaは、バイアス電圧Vgを印加する電圧源であり、その一端が信号源１３に接続され、その他端がGND（グランド）に接続されている（すなわち、接地されている）。 また、電圧源Ebは、交流信号解析を実施するうえで出力側において発生するバイアス電圧を印加するように仮想的に設定される電圧源であり、その一端が負荷抵抗R0に接続され、その他端がGNDに接続されている。

演算増幅器１４においては、その非反転入力端子（＋）がPMOSトランジスタQp ₃のドレインとNMOSトランジスタQn ₃のドレインとの接続部位に接続され、その反転入力端子（−）がPMOSトランジスタQp ₃のゲートとNMOSトランジスタQn ₃のゲートとの接続部位に接続され、その出力端子がNMOSトランジスタQn ₂のゲートおよびNMOSトランジスタQn ₄のゲートに接続されている。 なお、NMOSトランジスタQn ₅は、電源起動時に生じるラッチアップ現象を防止するために設けられている。

また、図１の増幅回路１においては、電源電圧をVdd、バイアス用電圧源Ecにより印加されるバイアス電圧をVg、可変電圧源Edにより印加される電圧をVc、PMOSトランジスタQp ₁とPMOSトランジスタQp ₂とのソース電位およびPMOSトランジスタQp ₃とPMOSトランジスタQp ₄とのソース電位をVsp、並びに演算増幅器１４の出力電圧をVnと表現している。

つまり、図１の増幅回路１においては、PMOSトランジスタQp ₂およびPMOSトランジスタQp ₄のゲートには、同じ制御電圧Vc（可変電圧源Edからの電圧）が印加され、NMOSトランジスタQn ₂およびNMOSトランジスタQn ₄のゲートには、同じ調整用電圧Vn（演算増幅器１４からの出力電圧）が印加されている。

このようにすることで、図１の増幅回路１では、PMOSトランジスタQp ₂のゲートに与える制御電圧Vcにより、CMOSインバータを構成するPMOSトランジスタQp ₁とNMOSトランジスタQn ₁に流れる動作電流を制御することが可能となる。

また、PMOSトランジスタQp ₁とNMOSトランジスタQn ₁との閾値電圧や飽和電流等の動作パラメータが製造上のバラツキ等の理由により一致しない為、第１のCMOSインバータ回路と同一形状の第２のCMOSインバータ回路の出力DCバイアスの最適なバイアス状態（例えば、GND電圧とVdd電圧との中間電圧）からの誤差であるDCオフセットを検出し、これを最小とするようにNMOSトランジスタQn ₄のゲート電圧（調整用電圧Vn）を設定する。

そして、この第２のインバータ回路を構成するNMOSトランジスタQn ₄に設定したゲート電圧を、第１のCMOSインバータ回路を構成するNMOSトランジスタQn ₂のゲート電圧として与えることで、第１のCMOSインバータ回路の出力DCバイアスを最適なバイアス状態としている。

以上のように、図１の増幅回路１では、出力バイアス電位を最適値に設定し、動作電流を可変にすることで、ゲイン制御が可能となる。

特開２００３−１６３５５０号公報

しかしながら、図１の増幅回路１では、出力バイアス電位を最適化に設定し、バイアス電流を可変にすることで、ゲイン制御を行うことが可能であるが、製造時のMOSバラツキにより、必要な利得を得る為には、動作電流が大きく変動してしまうという問題があった。

このため、MOSバラツキの方向が電流を低くするときに、出力信号の歪みが増大し、例えば、RF（Radio Frequency）システムの増幅器に使用した場合には、混変調特性が劣化する等の特性悪化が生じる懸念がある。 また、ノイズおよび歪みを低減するために動作電流を多く流す場合、構成するMOSトランジスタのサイズを大きくする必要もでてくる。

そして、例えば、この最悪条件に合わせて回路定数を設定すると、MOSバラツキの方向が逆に電流を多くするときに、このサイズのままでは、必要以上に電流が流れてしまい消費電力の増大を招く懸念があった。

本発明はこのような状況に鑑みてなされたものであり、オフセット電流と、ゲインを制御することで、製造時のMOSバラツキを補正することができるようにするものである。

本発明の第１の側面の増幅回路は、第１のPMOSトランジスタと、前記第１のPMOSトランジスタのドレインにドレインが接続される第１のNMOSトランジスタとから構成され、前記第１のPMOSトランジスタのゲートおよび前記第１のNMOSトランジスタのゲートとが入力端子に接続され、前記第１のPMOSトランジスタのドレインと前記第１のNMOSトランジスタのドレインとが出力端子に接続されるCMOSインバータ回路を複数並列に接続する増幅回路において、前記CMOSインバータ回路は、前記第１のPMOSトランジスタのソースにドレインが接続され、電源電圧源にソースが接続される第２のPMOSトランジスタと、前記第２のPMOSトランジスタのゲートに接続され、前記第２のPMOSトランジスタのゲート電圧を、電源電圧または第１の動作時電圧に切り替える第１のスイッチと、前記第１のNMOSトランジスタのソースにドレインが接続され、グランドにソースが接続される第２のNMOSトランジスタと、前記第２のNMOSトランジスタのゲートに接続され、前記第２のNMOSトランジスタのゲート電圧を、前記グランドまたは第２の動作時電圧に切り替える第２のスイッチとを有し、前記第１のスイッチおよび前記第２のスイッチは、複数の前記CMOSインバータ回路におけるPMOSトランジスタの第１の動作電流と、NMOSトランジスタの第２の動作電流との偏りがなくなるように、スイッチング動作をする。

前記第１のスイッチおよび前記第２のスイッチは、前記第１の動作電流の電流和の値と、前記第２の動作電流の電流和の値との差分であるオフセット電流の値が最小となるように、スイッチング動作することができる。

前記第１のスイッチおよび前記第２のスイッチは、複数の前記CMOSインバータ回路におけるPMOSトランジスタの相互コンダクタンスの和の値と、NMOSトランジスタの相互コンダクタンスの和の値とを加算した相互コンダクタンスの値が最適値となるように、スイッチング動作することができる。

前記第１の動作時電圧を印加して、バイアス電流を設定するバイアス電流設定手段と、前記第２の動作時電圧を印加して、DCオフセットを補正するDCオフセット補正手段とをさらに設けることができる。

前記第１の動作時電圧を印加して、DCオフセットを補正するDCオフセット補正手段と、前記第２の動作時電圧を印加して、バイアス電流を設定するバイアス電流設定手段とをさらに設けることができる。

前記バイアス電流設定手段は、前記第２のPMOSトランジスタのゲートと、前記電源電圧源との間に設けられた可変電圧源により構成させて、前記可変電圧源には、前記第１のスイッチが自分側に切り替えられた場合、可変電圧を、前記第１の動作時電圧として、前記第２のPMOSトランジスタのゲートに印加させることができる。

前記DCオフセット補正手段は、高周波を除去するフィルタと演算増幅器により構成させて、前記演算増幅器には、前記第２のスイッチが自分側に切り替えられた場合、前記フィルタにより取り出された電圧のレベルと、基準電圧源により印加される電圧のレベルとを比較し、比較の結果を表わすレベルの電圧を、前記第２の動作時電圧として、前記第２のNMOSトランジスタのゲートに印加させることができる。

前記DCオフセット補正手段は、高周波を除去するフィルタと演算増幅器により構成させて、前記演算増幅器には、前記第１のスイッチが自分側に切り替えられた場合、前記フィルタにより取り出された電圧のレベルと、基準電圧源により印加される電圧のレベルとを比較し、比較の結果を表わすレベルの電圧を、前記第１の動作時電圧として、前記第２のPMOSトランジスタのゲートに印加させることができる。

前記バイアス電流設定手段は、前記第２のNMOSトランジスタのゲートと、前記電源電圧源との間に設けられた可変電圧源により構成させて、前記可変電圧源には、前記第２のスイッチが自分側に切り替えられた場合、可変電圧を、前記第２の動作時電圧として、前記第２のNMOSトランジスタのゲートに印加させることができる。

前記入力端子と前記出力端子との間に、オフセットを低減させる帰還抵抗をさらに設けることができる。

本発明の第１の側面においては、第１のスイッチおよび第２のスイッチは、複数のCMOSインバータ回路におけるPMOSトランジスタの第１の動作電流と、NMOSトランジスタの第２の動作電流との偏りがなくなるように、スイッチング動作される。

本発明の第２の側面の半導体装置は、請求項１に記載の増幅回路と、前記増幅回路からの出力を計測する計測手段と、計測された出力に基づいて、複数の前記CMOSインバータ回路におけるPMOSトランジスタの前記第１の動作電流と、NMOSトランジスタの前記第２の動作電流との偏りがなくなるように、前記第１のスイッチおよび前記第２のスイッチのスイッチング動作を制御する制御手段とを備える。

前記制御手段には、前記第１の動作電流の電流和の値と、前記第２の動作電流の電流和の値との差分であるオフセット電流の値が最小となるように、前記第１のスイッチおよび前記第２のスイッチのスイッチング動作を制御させることができる。

前記制御手段には、複数の前記CMOSインバータ回路におけるPMOSトランジスタの相互コンダクタンスの和の値と、NMOSトランジスタの相互コンダクタンスの和の値とを加算した相互コンダクタンスの値が最適値となるように、前記第１のスイッチおよび前記第２のスイッチのスイッチング動作を制御させることができる。

本発明の第２の側面の制御方法は、請求項１に記載の増幅回路を有する半導体装置の制御方法において、前記増幅回路からの出力を計測し、計測された出力に基づいて、複数の前記CMOSインバータ回路におけるPMOSトランジスタの前記第１の動作電流と、NMOSトランジスタの前記第２の動作電流との偏りがなくなるように、前記第１のスイッチおよび前記第２のスイッチのスイッチング動作を制御するステップを含む。

本発明の第２の側面においては、増幅回路からの出力が計測され、計測された出力に基づいて、増幅回路を構成する複数のCMOSインバータ回路におけるPMOSトランジスタの第１の動作電流と、NMOSトランジスタの第２の動作電流との偏りがなくなるように、第１のスイッチおよび第２のスイッチのスイッチング動作が制御される。

以上のように、本発明の第１の側面によれば、オフセット電流と、ゲインを制御することで、製造時のMOSバラツキを補正することができる。

本発明の第２の側面によれば、増幅回路に設けられたスイッチのスイッチング動作を制御して、オフセット電流と、ゲインを制御することで、製造時のMOSバラツキを補正することができる。

以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。 この記載は、本発明をサポートする実施の形態が、明細書または図面に記載されていることを確認するためのものである。 従って、明細書または図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。 逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。

本発明の第１の側面の増幅回路（例えば、図２の増幅回路１１２）は、第１のPMOSトランジスタ（例えば、図３のPMOSトランジスタQp ₁₁乃至PMOSトランジスタQp _1n ）と、前記第１のPMOSトランジスタのドレインにドレインが接続される第１のNMOSトランジスタ（例えば、図３のNMOSトランジスタQn ₁₁乃至NMOSトランジスタQn _1n ）とから構成され、前記第１のPMOSトランジスタのゲートおよび前記第１のNMOSトランジスタのゲートとが入力端子（例えば、図３の入力端子１２１）に接続され、前記第１のPMOSトランジスタのドレインと前記第１のNMOSトランジスタのドレインとが出力端子（例えば、図３の出力端子１２２）に接続されるCMOSインバータ回路（例えば、図３の第１のCMOS対乃至第ｎのCMOS対）を複数並列に接続する増幅回路において、前記CMOSインバータ回路は、前記第１のPMOSトランジスタのソースにドレインが接続され、電源電圧源にソースが接続される第２のPMOSトランジスタ（例えば、図３のPMOSトランジスタQp ₂₁乃至PMOSトランジスタQp _2n ）と、前記第２のPMOSトランジスタのゲートに接続され、前記第２のPMOSトランジスタのゲート電圧を、電源電圧または第１の動作時電圧に切り替える第１のスイッチ（例えば、図３のスイッチSW ₁₁乃至スイッチSW _1n ）と、前記第１のNMOSトランジスタのソースにドレインが接続され、グランドにソースが接続される第２のNMOSトランジスタ（例えば、図３のNMOSトランジスタQn ₂₁乃至NMOSトランジスタQn _2n ）と、前記第２のNMOSトランジスタのゲートに接続され、前記第２のNMOSトランジスタのゲート電圧を、前記グランドまたは第２の動作時電圧に切り替える第２のスイッチ（例えば、図３のスイッチSW ₂₁乃至スイッチSW _2n ）とを有し、前記第１のスイッチおよび前記第２のスイッチは、複数の前記CMOSインバータ回路におけるPMOSトランジスタの第１の動作電流と、NMOSトランジスタの第２の動作電流との偏りがなくなるように、スイッチング動作をする。

前記第１のスイッチおよび前記第２のスイッチは、前記第１の動作電流の電流和の値と、前記第２の動作電流の電流和の値との差分であるオフセット電流の値が最小となるように、スイッチング動作することができる。

前記第１のスイッチおよび前記第２のスイッチは、複数の前記CMOSインバータ回路におけるPMOSトランジスタの相互コンダクタンスの和の値と、NMOSトランジスタの相互コンダクタンスの和の値とを加算した相互コンダクタンスの値が最適値となるように、スイッチング動作することができる。

前記第１の動作時電圧を印加して、バイアス電流を設定するバイアス電流設定手段（例えば、図４のバイアス電流設定部１３１）と、前記第２の動作時電圧を印加して、DCオフセットを補正するDCオフセット補正手段（例えば、図４のDCオフセット補正部１３２）とをさらに設けることができる。

前記第１の動作時電圧を印加して、DCオフセットを補正するDCオフセット補正手段（例えば、図５のDCオフセット補正部１４１）と、前記第２の動作時電圧を印加して、バイアス電流を設定するバイアス電流設定手段（例えば、図５のバイアス電流設定部１４２）とをさらに設けることができる。

前記バイアス電流設定手段は、前記第２のPMOSトランジスタのゲートと、前記電源電圧源との間に設けられた可変電圧源により構成され、前記可変電圧源は、前記第１のスイッチが自分側に切り替えられた場合、可変電圧を、前記第１の動作時電圧として、前記第２のPMOSトランジスタのゲートに印加することができる。

前記DCオフセット補正手段は、高周波を除去するフィルタと演算増幅器により構成され、前記演算増幅器は、前記第２のスイッチが自分側に切り替えられた場合、前記フィルタにより取り出された電圧のレベルと、基準電圧源により印加される電圧のレベルとを比較し、比較の結果を表わすレベルの電圧を、前記第２の動作時電圧として、前記第２のNMOSトランジスタのゲートに印加することができる。

前記DCオフセット補正手段は、高周波を除去するフィルタと演算増幅器により構成され、前記演算増幅器は、前記第１のスイッチが自分側に切り替えられた場合、前記フィルタにより取り出された電圧のレベルと、基準電圧源により印加される電圧のレベルとを比較し、比較の結果を表わすレベルの電圧を、前記第１の動作時電圧として、前記第２のPMOSトランジスタのゲートに印加することができる。

前記バイアス電流設定手段は、前記第２のNMOSトランジスタのゲートと、前記電源電圧源との間に設けられた可変電圧源により構成され、前記可変電圧源は、前記第２のスイッチが自分側に切り替えられた場合、可変電圧を、前記第２の動作時電圧として、前記第２のNMOSトランジスタのゲートに印加することができる。

前記入力端子と前記出力端子との間に、オフセットを低減させる帰還抵抗（例えば、図３の抵抗R0）をさらに有することができる。

本発明の第２の側面の半導体装置（例えば、図２の半導体装置１０１）は、請求項１に記載の増幅回路（例えば、図２の増幅回路１１２）と、前記増幅回路からの出力を計測する計測手段（例えば、図２の計測部１１３）と、計測された出力に基づいて、複数の前記CMOSインバータ回路におけるPMOSトランジスタの前記第１の動作電流と、NMOSトランジスタの前記第２の動作電流との偏りがなくなるように、前記第１のスイッチおよび前記第２のスイッチのスイッチング動作を制御する制御手段（例えば、図２の調整制御部１１４）とを備える。

前記制御手段は、前記第１の動作電流の電流和の値と、前記第２の動作電流の電流和の値との差分であるオフセット電流の値が最小となるように、前記第１のスイッチおよび前記第２のスイッチのスイッチング動作を制御することができる。

前記制御手段は、複数の前記CMOSインバータ回路におけるPMOSトランジスタの相互コンダクタンスの和の値と、NMOSトランジスタの相互コンダクタンスの和の値とを加算した相互コンダクタンスの値が最適値となるように、前記第１のスイッチおよび前記第２のスイッチのスイッチング動作を制御することができる。

本発明の第２の側面の制御方法は、請求項１に記載の増幅回路を有する半導体装置の制御方法において、前記増幅回路からの出力を計測し（例えば、図８のステップＳ１１の処理）、計測された出力に基づいて、複数の前記CMOSインバータ回路におけるPMOSトランジスタの前記第１の動作電流と、NMOSトランジスタの前記第２の動作電流との偏りがなくなるように、前記第１のスイッチおよび前記第２のスイッチのスイッチング動作を制御する（例えば、図８のステップＳ１２およびステップＳ１３の処理）ステップを含む。

以下、図面を参照しながら本発明の実施の形態について説明する。

図２は、本発明を適用した半導体装置１０１の一実施の形態の構成を示すブロック図である。 この半導体装置１０１は、信号源１１１、増幅回路１１２、計測部１１３、および調整制御部１１４を含むようにして構成される。

増幅回路１１２は、複数のCMOSインバータ回路から構成され、信号源１１１から入力される入力信号を増幅し、計測部１１３に出力する。 なお、増幅回路１１２の詳細は、図３乃至図７を参照して後述する。

計測部１１３は、例えば、電流計として構成され、増幅回路１１２による出力（出力信号）から、増幅回路１１２の複数のCMOSインバータ回路を構成するPMOSトランジスタとNMOSトランジスタに流れる電流を計測し、計測した計測値を調整制御部１１４に供給する。

調整制御部１１４は、計測部１１３から供給される計測値に基づいて、例えば、増幅回路１１２の複数のCMOSインバータ回路を構成するPMOSトランジスタに流れる電流と、NMOSトランジスタに流れる電流との偏りがなくなるように制御する信号（以下、制御ビットと称する）を増幅回路１１２に供給する。 具体的には、例えば、調整制御部１１４は、CMOSインバータ回路のオフセット電流を最小にする制御ビットを増幅回路１１２に供給する。

そして、増幅回路１１２は、調整制御部１１４から供給される制御ビットに基づいて、複数のCMOSインバータ回路を構成するPMOSトランジスタに流れる電流と、NMOSトランジスタに流れる電流との偏りがなくなるように動作する。

なお、上述した、複数のCMOSインバータ回路を構成するPMOSトランジスタに流れる電流と、NMOSトランジスタに流れる電流との偏りがなくなるように制御するための制御ビットは、例えば、PMOSトランジスタの動作電流の電流和の値と、NMOSトランジスタの動作電流の電流和の値との差分であるオフセット電流の値が最小となるように制御する信号や、PMOSトランジスタとNMOSトランジスタの相互コンダクタンスの値を最適値となるように制御する信号等である。 また、制御ビットは、オフセット電流が最小となり、かつ、相互コンダクタンスが最適値となる信号であってももちろんよい。

次に、図３乃至図７の回路図を参照して、調整制御部１１４からの制御ビットに基づいて動作する増幅回路１１２の詳細について説明する。

図３は、図２の増幅回路１１２の詳細な構成の例を示す回路図である。

増幅回路１１２は、PMOSトランジスタQp ₁₁乃至PMOSトランジスタQp _1n 、NMOSトランジスタQn ₁₁乃至NMOSトランジスタQn _1n 、PMOSトランジスタQp ₂₁乃至PMOSトランジスタQp _2n 、NMOSトランジスタQn ₂₁乃至NMOSトランジスタQn _2n 、スイッチSW ₁₁乃至スイッチSW _1n 、スイッチSW ₂₁乃至スイッチSW _2n 、可変電圧源E1、可変電圧源E2、抵抗R0、入力端子（INPUT）１２１、出力端子（OUTPUT）１２２、端子１２３、および端子１２４を有する回路である。

なお、増幅回路１１２では、図３に示すように、電源電圧源（図示せず）からの電源電圧をVdd、可変電圧源E1により印加される電圧をVcp、可変電圧源E2により印加される電圧をVcnとする。 つまり、端子１２３には、可変電圧源E1からのVcpが、PMOSバイアス設定電圧VPとして入力され、端子１２４には、可変電圧源E2からのVcnが、NMOSバイアス設定電圧VNとして入力される。 言い換えれば、端子１２３に対しては、可変電圧源E1が、端子１２３と電源電圧源（Vdd）との間でVcpを印加し、端子１２４に対しては、可変電圧源E2が、端子１２４とグランド（GND）との間でVcnを印加することで、必要となるバイアス電流を設定しているとも言える。

PMOSトランジスタQp ₁₁とNMOSトランジスタQn ₁₁とは、図３の例では、一対のCMOSインバータ回路として構成される。 PMOSトランジスタQp ₁₁において、そのゲートは、NMOSトランジスタQn ₁₁のゲートに接続され、そのドレインは、NMOSトランジスタQn ₁₁のドレインに接続されている。 つまり、PMOSトランジスタQp ₁₁とNMOSトランジスタQn ₁₁においては、ゲートとドレインが互いに接続されている。

また、PMOSトランジスタQp ₁₁のソースと電源電圧源（Vdd）との間には、PMOSトランジスタQp ₂₁が接続されている。 PMOSトランジスタQp ₂₁において、そのゲートは、VddまたはVP（PMOSバイアス設定電圧）を選択して、ゲート電圧を切り替えるスイッチSW ₁₁に接続され、そのドレインは、PMOSトランジスタQp ₁₁のソースに接続され、そのソースは、電源電圧源（Vdd）に接続されている。

スイッチSW ₁₁は、調整制御部１１４からの制御ビットに応じて、スイッチング動作をして、VddまたはVPを、ゲート電圧として、PMOSトランジスタQp ₂₁のゲートに供給する。 すなわち、PMOSトランジスタQp ₂₁のゲートには、スイッチSW ₁₁のスイッチング動作に応じて、VddまたはVPがゲート電圧として入力される。

さらにまた、NMOSトランジスタQn ₁₁のソースとGND（グランド）との間には、NMOSトランジスタQn ₂₁が接続されている。 NMOSトランジスタQn ₂₁において、そのゲートは、GNDまたはVN（NMOSバイアス設定電圧）を選択し、ゲート電圧を切り替えるスイッチSW ₂₁に接続され、そのドレインは、NMOSトランジスタQn ₁₁のソースに接続され、そのソースは、GNDに接続されている（すなわち、接地されている）。

スイッチSW ₂₁は、調整制御部１１４からの制御ビットに応じて、スイッチング動作をして、GNDまたはVNを、NMOSトランジスタQn ₂₁のゲートに供給する。 すなわち、NMOSトランジスタQn ₂₁のゲートには、スイッチSW ₂₁のスイッチング動作に応じて、GNDまたはVNがゲート電圧として入力される。

なお、以下、PMOSトランジスタQp ₁₁ 、NMOSトランジスタQn ₁₁ 、PMOSトランジスタQp ₂₁ 、NMOSトランジスタQn ₂₁ 、スイッチSW ₁₁ 、およびスイッチSW ₂₁から構成される回路を、図３における１組目のCMOS対となるので、第１のCMOS対と称する。

そして、第１のCMOS対においては、スイッチSW ₁₁がVP側に切り替えられた場合、PMOSトランジスタには電流が流れ、スイッチSW ₁₁がVdd側に切り替えられた場合、PMOSトランジスタには電流が流れないことになる。 また、スイッチSW ₂₁がVN側に切り替えられた場合、NMOSトランジスタには電流が流れ、スイッチSW ₂₁が、GND側に切り替えられた場合、NMOSトランジスタには電流が流れないことになる。

図３の例において、２組目のCMOS対である第２のCMOS対は、第１のCMOS対と同様に、PMOSトランジスタQp ₁₂ 、NMOSトランジスタQn ₁₂ 、PMOSトランジスタQp ₂₂ 、NMOSトランジスタQn ₂₂ 、スイッチSW ₁₂ 、およびスイッチSW ₂₂から構成される。

また、第２のCMOS対においては、第１のCMOS対と同様に、PMOSトランジスタQp ₁₂とNMOSトランジスタQn ₁₂とは、一対のCMOSインバータ回路として構成され、PMOSトランジスタQp ₁₂のソースと電源電圧源（Vdd）との間には、PMOSトランジスタQp ₂₂が接続され、NMOSトランジスタQn ₁₂のソースとGNDとの間には、NMOSトランジスタQn ₂₂が接続されている。

PMOSトランジスタQp ₂₂において、そのゲートは、スイッチSW ₁₂に接続され、そのドレインは、PMOSトランジスタQp ₁₂のソースに接続され、そのソースは、電源電圧源（Vdd）に接続されている。 スイッチSW ₁₂は、調整制御部１１４からの制御ビットに応じて、スイッチング動作をして、VddまたはVPを、ゲート電圧として、PMOSトランジスタQp ₂₂のゲートに供給する。

NMOSトランジスタQn ₂₂において、そのゲートは、スイッチSW ₂₂に接続され、そのドレインは、NMOSトランジスタQn ₁₂のソースに接続され、そのソースは、GNDに接続されている。 スイッチSW ₂₂は、調整制御部１１４からの制御ビットに応じて、スイッチング動作をして、GNDまたはVNを、NMOSトランジスタQn ₂₂のゲートに供給する。

つまり、第２のCMOS対においては、スイッチSW ₁₂がVP側に切り替えられた場合、PMOSトランジスタには電流が流れ、スイッチSW ₁₂がVdd側に切り替えられた場合、PMOSトランジスタには電流が流れないことになる。 また、スイッチSW ₂₂がVN側に切り替えられた場合、NMOSトランジスタには電流が流れ、スイッチSW ₂₂が、GND側に切り替えられた場合、NMOSトランジスタには電流が流れないことになる。

さらにまた、第３のCMOS対乃至第ｎのCMOS対（ｎは自然数）においては、第１のCMOS対と同様に、PMOSトランジスタQp ₁₃乃至PMOSトランジスタQp _1nのそれぞれと、NMOSトランジスタQn ₁₃乃至NMOSトランジスタQn _1nのそれぞれとは、一対のCMOSインバータ回路としてそれぞれ構成され、PMOSトランジスタQp ₁₃乃至PMOSトランジスタQp _1nのそれぞれのソースと電源電圧源（Vdd）との間には、PMOSトランジスタQp ₂₃乃至PMOSトランジスタQp _2nのそれぞれが接続され、NMOSトランジスタQn ₁₃乃至NMOSトランジスタQn _1nのそれぞれのソースとGNDとの間には、NMOSトランジスタQn ₂₃乃至NMOSトランジスタQn _2nのそれぞれが接続されている。

PMOSトランジスタQp ₂₃乃至PMOSトランジスタQp _2nにおいて、そのゲートは、スイッチSW ₁₃乃至スイッチSW _1nにそれぞれ接続され、そのドレインは、PMOSトランジスタQp ₁₃乃至PMOSトランジスタQp _1nのソースにそれぞれ接続され、そのソースは、電源電圧源（Vdd）にそれぞれ接続されている。 スイッチSW ₁₃乃至スイッチSW _1nのそれぞれは、調整制御部１１４からの制御ビットに応じて、スイッチング動作をして、VddまたはVPを、ゲート電圧として、PMOSトランジスタQp ₂₃乃至PMOSトランジスタQp _2nのゲートにそれぞれ供給する。

NMOSトランジスタQn ₂₃乃至NMOSトランジスタQn _2nにおいて、そのゲートは、スイッチSW ₂₃乃至スイッチSW _2nにそれぞれ接続され、そのドレインは、NMOSトランジスタQn ₁₃乃至NMOSトランジスタQn _1nのソースにそれぞれ接続され、そのソースは、GNDにそれぞれ接続されている。 スイッチSW ₂₃乃至スイッチSW _2nのそれぞれは、調整制御部１１４からの制御ビットに応じて、スイッチング動作をして、GNDまたはVNを、NMOSトランジスタQn ₂₃乃至NMOSトランジスタQn _2nのゲートにそれぞれ供給する。

つまり、第３のCMOS対乃至第ｎのCMOS対においては、スイッチSW ₁₃乃至スイッチSW _1nのそれぞれがVP側に切り替えられた場合、PMOSトランジスタには電流が流れ、スイッチSW ₁₃乃至スイッチSW _1nのそれぞれがVdd側に切り替えられた場合、PMOSトランジスタには電流が流れないことになる。 また、スイッチSW ₂₃乃至スイッチSW _2nのそれぞれがVN側に切り替えられた場合、NMOSトランジスタには電流が流れ、スイッチSW ₂₃乃至スイッチSW _2nのそれぞれが、GND側に切り替えられた場合、NMOSトランジスタには電流が流れないことになる。

また、上記各CMOS対において、ゲート接続点には、入力端子１２１が接続され、ドレイン接続点には、出力端子１２２が接続されている。 そして、入力端子１２１と出力端子１２２との間には、いわゆる帰還抵抗として用いられ、DCオフセットを低減させる抵抗R0が接続され、出力端子１２２には、負荷１２５が接続される。

なお、図３の増幅回路１１２の例では、ｎ組（ｎは自然数）のCMOS対について説明したが、本実施の形態では、説明の便宜上、CMOS対が４組（第１のCMOS対乃至第４のCMOS対）で構成されているとして説明する。 すなわち、CMOS対の組数は、本発明を限定するものではない。

次に、増幅回路１１２の動作について説明する。

なお、上記CMOS対を構成する、２つのPMOSトランジスタ（例えば、第１のCMOS対のPMOSトランジスタQp ₁₁とPMOSトランジスタQp ₂₁等）の形状は同一であり、同じく、２つのNMOSトランジスタ（例えば、第１のCMOS対のNMOSトランジスタQn ₁₁とNMOSトランジスタQn ₂₁等）の形状は同一であるとする。

ここで、第１のCMOS対において、PMOSトランジスタの変換係数をMP1、閾値電圧をVTP1とし、NMOSトランジスタの変換係数をMN1、閾値電圧をVTN1とする。 また、PMOSトランジスタの動作電流をIP1、NMOSトランジスタの動作電流をIN1とすると、スイッチSW ₁₁およびスイッチSW ₂₁の選択により、IP1は式（１）、IN1は式（２）で表わされる。

また、同様にして、第２のCMOS対の電流IP2およびIN2は、スイッチSW ₁₂およびスイッチSW ₂₂の選択により、それぞれ、式（３）と式（４）で表わされる。

なお、式（３）において、MP2，VTP2は、それぞれ、第２のCMOS対のPMOSトランジスタの変換係数、閾値電圧を示している。 また、式（４）において、MN2，VTN2は、それぞれ、第２のCMOS対のNMOSトランジスタの変換係数、閾値電圧を示している。

さらにまた、同様にして、第３のCMOS対の電流IP3およびIN3は、スイッチSW ₁₃およびスイッチSW ₂₃の選択により、それぞれ、式（５）と式（６）で表わされる。

なお、式（５）において、MP3，VTP3は、それぞれ、第３のCMOS対のPMOSトランジスタの変換係数、閾値電圧を示している。 また、式（６）において、MN3，VTN3は、それぞれ、第３のCMOS対のNMOSトランジスタの変換係数、閾値電圧を示している。

また、同様にして、第４のCMOS対の電流IP4およびIN4は、スイッチSW ₁₄およびスイッチSW ₂₄の選択により、それぞれ、式（７）と式（８）で表わされる。

なお、式（７）において、MP4，VTP4は、それぞれ、第４のCMOS対のPMOSトランジスタの変換係数、閾値電圧を示している。 また、式（８）において、MN4，VTN4は、それぞれ、第４のCMOS対のNMOSトランジスタの変換係数、閾値電圧を示している。

したがって、式（１）乃至式（８）により、図３の増幅回路１１２における４組のCMOS対の合計のオフセット電流I0は、次式で表わされる。

つまり、式（９）に示すように、オフセット電流I0は、PMOSトランジスタの電流和の値と、NMOSトランジスタの電流和の値との差分をとることで求められる。

この為、製造時のMOSバラツキにて、上記、MPn，VTPn，MNn，VTNn（ｎは自然数）のそれぞれが分散することで、PMOSトランジスタの電流とNMOSトランジスタの電流に偏差が生じるので、オフセット電流I0が変動する。 然るに、本実施の形態においては、増幅回路１１２は、調整制御部１１４からの制御ビットに基づいて、ゲート電圧を切り替えるスイッチ（図３の例では、スイッチSW ₁₁乃至スイッチSW _1n 、スイッチSW ₂₁乃至スイッチSW _2n ）を選択することで、オフセット電流I0を最小とすることが可能となる。

具体的には、増幅回路１１２においては、スイッチSW ₁₁乃至スイッチSW _1nの全てのスイッチがオンしたとき（VP側に切り替えられたとき）、PMOSトランジスタには最も多く電流が流れ、スイッチSW ₂₁乃至スイッチSW _2nの全てのスイッチがオンしたとき（VN側に切り替えられたとき）、NMOSトランジスタには最も多く電流が流れるので、例えば、PMOSトランジスタの動作電流IPと、NMOSトランジスタの動作電流INとの比が、「動作電流IP：動作電流IN＝２：１」となる場合、PMOSトランジスタ側のスイッチSW ₁₁乃至スイッチSW _1nのうち、スイッチSW ₁₁を１つだけオンにし、NMOSトランジスタ側のスイッチSW ₂₁乃至スイッチSW _2nのうち、スイッチSW ₂₁とスイッチSW ₂₂を２つオンすることで、PMOSトランジスタとNMOSトランジスタに流れる電流が一致して、オフセット電流I0を最小にすることが可能となる。

言い換えれば、スイッチSW ₁₁乃至スイッチSW _1nおよびスイッチSW ₂₁乃至スイッチSW _2nは、複数のCMOS対におけるPMOSトランジスタの動作電流IPと、NMOSトランジスタの動作電流INとの偏りがなくなるように、スイッチング動作をしているとも言える。

なお、上述したように、本実施の形態では、４組のCMOS対を一例にして説明しているが、増幅回路１１２においては、CMOS対の組数を多くすればするほど、スイッチの数も増加して、より細かな電流の調整を行うことが可能となる。

次に、小信号時の相互コンダクタンスgm0について考えると、第１のCMOS対のPMOSトランジスタの相互コンダクタンスgmp1は、スイッチSW ₁₁の選択により、式（１０）で表わされる。

また、同様にして、第２のCMOS対、第３のCMOS対、第４のCMOS対のそれぞれのPMOSトランジスタの相互コンダクタンス、gmp2，gmp3，gmp4のそれぞれは、スイッチSW ₁₂ ，スイッチSW ₁₃ ，スイッチSW ₁₄のそれぞれの選択により、式（１１）乃至式（１３）で表わされる。

同様に、第１のCMOS対のNMOSトランジスタの相互コンダクタンスgmn1は、スイッチSW ₂₁の選択により、式（１４）で表わされる。

また、同様にして、第２のCMOS対、第３のCMOS対、第４のCMOS対のそれぞれのNMOSトランジスタの相互コンダクタンス、gmn2，gmn3，gmn4のそれぞれは、スイッチSW ₂₂ ，スイッチSW ₂₃ ，スイッチSW ₂₄のそれぞれの選択により、式（１５）乃至式（１７）で表わされる。

なお、式（１０）乃至式（１７）において、MP1乃至MP4，VTP1乃至VTP4，MN1乃至MN4，VTN1乃至VTN4のそれぞれは、式（１）乃至式（８）のMP1乃至MP4，VTP1乃至VTP4，MN1乃至MN4，VTN1乃至VTN4と同様の係数である。

したがって、式（１０）乃至式（１７）により、４組のCMOS対の相互コンダクタンスgm0は、次式で表わされる。

つまり、式（１８）に示すように、相互コンダクタンスgm0は、PMOSトランジスタのgm和の値と、NMOSトランジスタのgm和の値とを加算することで求められる。

この為、製造時のMOSバラツキにて、上記、MPn，VTPn，MNn，VTNn（ｎは自然数）のそれぞれが分散することで、PMOSトランジスタの相互コンダクタンス（上記の例ではgmp1乃至gmp4）と、NMOSトランジスタの相互コンダクタンス（上記の例ではgmn1乃至gmn4）に偏差が生じるので、相互コンダクタンスgm0が変動する。 然るに、本実施の形態においては、調整制御部１１４からの制御ビットに基づいて、ゲート電圧を切り替えるスイッチ（図３の例では、スイッチSW ₁₁乃至スイッチSW _1n 、スイッチSW ₂₁乃至スイッチSW _2n ）を選択することで、相互コンダクタンスgm0を最適値とすることが可能となる。

言い換えれば、増幅回路１１２においては、スイッチを切り替えて相互コンダクタンスgm0を最適値とすることで、ゲインを制御しているとも言える。

以上のように、本実施の形態において、MOS回路の動作性能を規定するオフセット電流I0と相互コンダクタンスgm0は、製造時のMOSバラツキにより、MPn，VTPn，MNn，VTNn（ｎは自然数）が分散することで変動が生じるが、調整制御部１１４からの制御ビットに基づいて、ゲート電圧を選択するスイッチを選択することにより、最適値とすることが可能となる。

次に、図４の回路図を参照して、図３の増幅回路１１２の他の構成の例について説明する。

なお、図４の増幅回路１１２では、図３の増幅回路１１２と同様の箇所には、同一の符号が付してあり、動作が同じ部分に関しては、その説明は繰り返しになるので省略する。

つまり、図４の増幅回路１１２は、図３の増幅回路１１２と比べて、可変電圧源E1および可変電圧源E2の代わりに、端子１２３に接続されたバイアス電流設定部１３１と、端子１２４に接続されたDCオフセット補正部１３２を有する点が異なっているが、その他の構成は、図３の増幅回路１１２と同様である。 なお、図４の増幅回路１１２においては、図３の増幅回路１１２と比べて、抵抗R0が設けられていないが、これは、図４の増幅回路１１２では、DCオフセット補正部１３２を設けている為に、電圧を帰還する必要がないからである。

バイアス電流設定部１３１は、VP（PMOSバイアス設定電圧）を与えて、バイアス電流を設定する。

これにより、図４の増幅回路１１２は、調整制御部１１４からの制御ビットに基づいて、ゲート電圧を切り替えるスイッチ（図４の例では、スイッチSW ₁₁乃至スイッチSW _1n 、スイッチSW ₂₁乃至スイッチSW _2n ）を選択することによる相互コンダクタンスgm0の最適化に加えて、さらに、バイアス電流設定部１３１によりバイアス電流を設定することで厳密なgmの設定を実現することが可能となる。

DCオフセット補正部１３２は、VN（NMOSバイアス設定電圧）を設定して、DCオフセットを補正する。

これにより、図４の増幅回路１１２は、調整制御部１１４からの制御ビットに基づいて、ゲート電圧を切り替えるスイッチ（図４の例では、スイッチSW ₁₁乃至スイッチSW _1n 、スイッチSW ₂₁乃至スイッチSW _2n ）を選択することによるオフセット電流I0の最小化に加えて、さらに、DCオフセット補正部１３２によりDCオフセット補正をすることで厳密なオフセット低減を実現することが可能となる。

以上のように、図４の増幅回路１１２は、ゲート電圧を切り替えるスイッチを選択することによる、相互コンダクタンスgm0の最適化とオフセット電流I0の最小化に加えて、さらに、バイアス電流設定部１３１によりバイアス電流設定をすることで厳密なgm設定を実現することを可能とし、併せて、DCオフセット補正部１３２によりDCオフセット補正をすることで厳密なオフセット低減を実現することが可能となる。

次に、図５の回路図を参照して、図３の増幅回路１１２のさらに他の構成の例について説明する。

なお、図５の増幅回路１１２では、図３の増幅回路１１２と同様の箇所には、同一の符号が付してあり、動作が同じ部分に関しては、その説明は繰り返しになるので省略する。

つまり、図５の増幅回路１１２は、図３の増幅回路１１２と比べて、可変電圧源E1および可変電圧源E2の代わりに、端子１２３に接続されたDCオフセット補正部１４１と、端子１２４に接続されたバイアス電流設定部１４２を有する点が異なっているが、その他の構成は、図３の増幅回路１１２と同様である。

言い換えれば、図５の増幅回路１１２は、図３の増幅回路１１２の他の構成として説明した図４の増幅回路１１２と比べて、端子１２３に対して、バイアス電流設定部１３１の代わりに、DCオフセット補正部１４１が接続され、端子１２４に対して、DCオフセット補正部１３２の代わりに、バイアス電流設定部１４２が接続されているとも言える。

DCオフセット補正部１４１は、VP（PMOSバイアス設定電圧）を設定して、DCオフセットを補正する。

これにより、図５の増幅回路１１２は、調整制御部１１４からの制御ビットに基づいて、ゲート電圧を切り替えるスイッチ（図５の例では、スイッチSW1 ₁₁乃至スイッチSW1 _1n 、スイッチSW2 ₂₁乃至スイッチSW2 _2n ）を選択することによるオフセット電流I0の最小化に加えて、さらに、DCオフセット補正部１４１によりDCオフセット補正をすることで厳密なオフセット低減を実現することが可能となる。

バイアス電流設定部１４２は、VN（NMOSバイアス設定電圧）を設定して、バイアス電流を設定する。

これにより、図５の増幅回路１１２は、調整制御部１１４からの制御ビットに基づいて、ゲート電圧を切り替えるスイッチ（図５の例では、スイッチSW ₁₁乃至スイッチSW _1n 、スイッチSW ₂₁乃至スイッチSW _2n ）を選択することによる相互コンダクタンスgm0の最適化に加えて、さらに、バイアス電流設定部１４２によりバイアス電流を設定することで厳密なgm設定を実現することが可能となる。

以上のように、図５の増幅回路１１２は、ゲート電圧を切り替えるスイッチを選択することによる、相互コンダクタンスgm0の最適化とオフセット電流I0の最小化に加えて、さらに、DCオフセット補正部１４１によりDCオフセット補正をすることで厳密なオフセット低減を実現することを可能とし、併せて、バイアス電流設定部１４２によりバイアス電流設定をすることで厳密なgm設定をすることが可能となる。

次に、図６の回路図を参照して、図４の増幅回路１１２における、バイアス電流設定部１３１とDCオフセット補正部１３２の詳細な構成の例について説明する。

なお、図６の増幅回路１１２では、図４の増幅回路１１２と同様の箇所には、同一の符号が付してあり、動作が同じ部分に関しては、その説明は繰り返しになるので省略する。

バイアス電流設定部１３１においては、可変電圧源E3が、電源電圧源（Vdd）と端子１２３との間に設けられている。 すなわち、可変電圧源E3からの可変電圧Vcpが、VP（PMOSバイアス設定電圧）として端子１２３に印加される。

これにより、バイアス電流設定部１３１は、可変電圧源E3からの可変電圧VcpによりVPを印加することで、バイアス電流を設定する。

DCオフセット補正部１３２は、図６の例では、抵抗R1とコンデンサC1とからなる信号成分除去用のローパスフィルタ、並びに比較器１５１、平滑用のコンデンサC2、および基準電圧源E4からなる比較回路を有する回路である。

比較器１５１においては、その正相入力（＋）が、抵抗R1とコンデンサC1とから構成されるローパスフィルタを介してドレイン接続点と出力端子１２２に接続され、その逆相入力（−）が、基準電圧源E4に接続されている。 また、その出力端は、端子１２４に接続されている。

比較器１５１は、その正相入力（＋）に入力される電圧（抵抗R1とコンデンサC1とから構成されるローパスフィルタにより取り出されたDC成分の電圧）のレベルと、その逆相入力（−）に入力される電圧（基準電圧源E4により印加される電圧）のレベルとを比較し、比較の結果を表わすレベルの電圧を出力する。 コンデンサC2は、比較器１５１からの出力電圧（脈流電圧）を平滑して、端子１２４に出力する。

これにより、DCオフセット補正部１３２は、コンデンサC2により平滑された比較器１５１からの出力電圧を、VN（NMOSバイアス設定電圧）として印加することで、DCオフセットを補正する。

なお、図６を参照して説明した、バイアス電流設定部１３１およびDCオフセット補正部１３２の回路構成は一例であり、バイアス電流設定部１３１においては、可変電圧源E3の代わりに、例えば、カレントミラー回路等を用いてもよいし、DCオフセット補正部１３２においては、DCオフセットを補正できる他の回路を用いてもよい。

次に、図７の回路図を参照して、図５の増幅回路１１２における、DCオフセット補正部１４１とバイアス電流設定部１４２の詳細な構成の例について説明する。

なお、図７の増幅回路１１２では、図５の増幅回路１１２と同様の箇所には、同一の符号が付してあり、動作が同じ部分に関しては、その説明は繰り返しになるので省略する。

言い換えれば、図７の増幅回路１１２は、図４のバイアス電流設定部１３１とDCオフセット補正部１３２の詳細な構成として説明した図６の増幅回路１１２と比べて、端子１２３に対して、バイアス電流設定部１３１の代わりに、DCオフセット補正部１４１が接続され、端子１２４に対して、DCオフセット補正部１３２の代わりに、バイアス電流設定部１４２が接続されているとも言える。

DCオフセット補正部１４１は、図７の例では、図６のDCオフセット補正部１３２と同様に、抵抗R2とコンデンサC3とからなる信号成分除去用のローパスフィルタ、並びに比較器１６１、平滑用のコンデンサC4、および基準電圧源E5からなる比較回路を有する回路である。

比較器１６１においては、その正相入力（＋）が、抵抗R2とコンデンサC3とから構成されるローパスフィルタを介してドレイン接続点と出力端子１２２に接続され、その逆相入力（−）が、基準電圧源E5に接続されている。 また、その出力端は、端子１２３に接続されている。

比較器１６１は、その正相入力（＋）に入力される電圧（抵抗R2とコンデンサC3とから構成されるローパスフィルタにより取り出されたDC成分の電圧）のレベルと、その逆相入力（−）に入力される電圧（基準電圧源E5により印加される電圧）のレベルとを比較し、比較の結果を表わすレベルの電圧を出力する。 コンデンサC4は、比較器１６１からの出力電圧（脈流電圧）を平滑して、端子１２３に出力する。

これにより、DCオフセット補正部１４１は、コンデンサC4により平滑された比較器１６１からの出力電圧を、VP（PMOSバイアス設定電圧）として印加することで、DCオフセットを補正する。

バイアス電流設定部１４２においては、可変電圧源E6が、GNDと端子１２４との間に設けられている。 すなわち、可変電圧源E6からの可変電圧Vcnが、VN（NMOSバイアス設定電圧）として端子１２４に印加される。

これにより、バイアス電流設定部１４２は、可変電圧源E6からの可変電圧VcnによりVNを印加することで、バイアス電流を設定する。

なお、図７を参照して説明した、DCオフセット補正部１４１およびバイアス電流設定部１４２の回路構成は一例であり、DCオフセット補正部１４１においては、DCオフセットを補正できる他の回路を用いてもよいし、バイアス電流設定部１４２においては、可変電圧源E6の代わりに、例えば、カレントミラー回路等を用いてもよい。

次に、図８のフローチャートを参照して、計測部１１３および調整制御部１１４による、増幅回路１１２におけるスイッチのスイッチング動作制御の処理について説明する。

ステップＳ１１において、計測部１１３は、増幅回路１１２から出力される出力信号から、増幅回路１１２を構成する複数のCMOSインバータ回路のPMOSトランジスタの動作電流IPと、NMOSトランジスタの動作電流INを計測し、計測値を調整制御部１１４に供給する。

ステップＳ１２において、調整制御部１１４は、計測部１１３からの計測値に基づいて、PMOSトランジスタの動作電流IPとNMOSトランジスタの動作電流INとの偏りがなくなるように、スイッチSW ₁₁乃至スイッチSW _1nおよびスイッチSW ₂₁乃至スイッチSW _2nの動作を制御する制御ビットを生成する。

つまり、例えば、調整制御部１１４は、複数のCMOSインバータ回路におけるPMOSトランジスタの電流和である動作電流IPの値（例えば、IP1+IP2+IP3+IP4）と、NMOSトランジスタの電流和である動作電流INの値（例えば、IN1+IN2+IN3+IN4）との差分であるオフセット電流I0の値（例えば、（IP1+IP2+IP3+IP4）-（IN1+IN2+IN3+IN4））が最小となるように、スイッチSW ₁₁乃至スイッチSW _1nおよびスイッチSW ₂₁乃至スイッチSW _2nの動作を制御する制御ビットを生成する。

また、例えば、調整制御部１１４は、複数のCMOSインバータ回路におけるPMOSトランジスタの相互コンダクタンスの和の値（例えば、gmp1+gmp2+gmp3+gmp4）と、NMOSトランジスタの相互コンダクタンスの和の値（例えば、gmn1+gmn2+gmn3+gmn4）とを加算した相互コンダクタンスgm0の値（例えば、gmp1+gmp2+gmp3+gmp4+gmn1+gmn2+gmn3+gmn4）が最適値となるように、スイッチSW ₁₁乃至スイッチSW _1nおよびスイッチSW ₂₁乃至スイッチSW _2nの動作を制御する制御ビットを生成する。

ステップＳ１３において、調整制御部１１４は、生成した制御ビットを増幅回路１１２に供給して、図８のスイッチング動作制御の処理は、終了する。

これにより、増幅回路１１２においては、調整制御部１１４からの制御ビットに応じて、スイッチSW ₁₁乃至スイッチSW _1nおよびスイッチSW ₂₁乃至スイッチSW _2nがスイッチング動作して、PMOSトランジスタの動作電流IPとNMOSトランジスタの動作電流INとの偏りがなくなる。 その結果、例えば、PMOSトランジスタの電流和である動作電流IPとNMOSトランジスタの電流和である動作電流INとが同じになり、オフセット電流I0を最小化することが可能となる。

以上のように、増幅回路１１２においては、調整制御部１１４からの制御ビットに応じて、スイッチSW ₁₁乃至スイッチSW _1nおよびスイッチSW ₂₁乃至スイッチSW _2nがスイッチング動作をすることで、オフセット電流IOが最小化され、相互コンダクタンスgm0が最適化される。

ところで、増幅回路１１２における、スイッチSW ₁₁乃至スイッチSW _1nおよびスイッチSW ₂₁乃至スイッチSW _2nのスイッチング動作の制御方法であるが、スイッチング動作を制御する制御ビットとして、工場検査時に最適なビットを抽出しておき、その最適なビットを用いてスイッチング動作を制御することも可能である。 そこで、次に、図９を参照して、工場検査時に最適なビットを抽出して、その最適なビットによりスイッチング動作を制御する方法について説明する。

図９は、本発明を適用した半導体装置の他の構成を示すブロック図である。

なお、図９の半導体装置２０１では、図２の半導体装置１０１と同様の箇所には、同一の符号が付してあり、動作が同じ部分に関しては、その説明は繰り返しになるので省略する。

つまり、図９の半導体装置２０１は、図２の半導体装置１０１と比べて、増幅回路１１２と調整制御部１１４との間に、記憶部２１１およびスイッチ２１２が設けられている点が異なっているが、その他の構成は、図２の半導体装置１０１と同様である。

調整制御部１１４は、計測部１１３から供給される計測値に基づいて、複数のCMOSインバータ回路における、PMOSトランジスタの動作電流IPとNMOSトランジスタの動作電流INとの偏りがなくなるように、スイッチSW ₁₁乃至スイッチSW _1nおよびスイッチSW ₂₁乃至スイッチSW _2nの動作を制御する制御ビットを生成する。 調整制御部１１４は、工場検査時である場合、生成した制御ビットをスイッチ２１２に供給する。

スイッチ２１２は、外部から与えられるフラグに基づいて、工場検査時には調整制御部１１４から供給される制御ビットを増幅回路１１２に供給する。 これにより、増幅回路１１２においては、スイッチ２１２からの制御ビットに応じて、スイッチSW ₁₁乃至スイッチSW _1nおよびスイッチSW ₂₁乃至スイッチSW _2nがスイッチング動作をする。

そして、調整制御部１１４は、増幅回路１１２からの出力信号を計測する計測部１１３からの計測値に基づいて生成した制御ビットが最適なビットとなった場合、その最適な制御ビットを記憶部２１１に記憶させる。 これにより、例えば不揮発性メモリ等から構成される記憶部２１１には、最適な制御ビットが記憶される。

その後、工場検査が終了し、出荷時となったとき、半導体装置２０１においては、スイッチ２１２のフラグが切り替えられて、制御ビットの入力が調整制御部１１４側から記憶部２１１側に切り替えられる。 つまり、半導体装置２０１の出荷時には、計測部１１３および調整制御部１１４は取り外され、スイッチ２１２のフラグは、記憶部２１１側に選択固定される。

これにより、半導体装置２０１においては、ユーザ使用時となったとき、スイッチ２１２は、記憶部２１１に記憶されている制御ビットを、増幅回路１１２に供給する。 そして、増幅回路１１２においては、スイッチ２１２からの制御ビットに応じて、スイッチSW ₁₁乃至スイッチSW _1nおよびスイッチSW ₂₁乃至スイッチSW _2nがスイッチング動作をする。

このように、半導体装置２０１においては、工場検査時にあらかじめ最適な制御ビットを記憶部２１１に記憶させておくことができるので、計測部１１３および調整制御部１１４を設けない構成とすることができる。

以上のように、本実施の形態では、図３に示したように、ゲート電圧を切り替えるスイッチを選択することにより、オフセット電流I0を制御することが可能となる。 また、ゲート電圧を切り替えるスイッチを選択することにより、相互コンダクタンスgm0を制御することが可能となる。 その結果、電流の歪みを抑制しながら、利得を得ることが可能となる。

また、図３に示したように、MOS回路の動作性能を規定するオフセット電流I0と相互コンダクタンスgm0は、製造時のMOSバラツキによって、MPn，VTPn，MNn，VTNn（ｎは自然数）が分散することで変動するが、ゲート電圧を切り替えるスイッチを選択することにより制御して、最適値とすることが可能となる。

図４および図５に示したように、ゲート電圧を切り替えるスイッチを選択することによる相互コンダクタンスgm0の最適化に加えて、さらに、バイアス電流を設定することにより厳密なgm設定を実現することが可能となり、併せて、ゲート電圧を切り替えるスイッチを選択することによるオフセット電流I0の最小化に加えて、さらに、オフセットを補正することにより厳密なオフセット低減を実現することを可能とする。

図６および図７に示したように、ゲート電圧を切り替えるスイッチを選択することによる相互コンダクタンスgm0の最適化に加えて、さらに、バイアス電流を設定することより厳密なgm設定を電圧制御することが可能となる。 併せて、ゲート電圧を切り替えるスイッチを選択することによるオフセット電流I0の最小化に加えて、さらに、比較回路にてオフセットを補正することにより、バイアス電流設定をすることでgm設定を電圧制御した場合に追従してオフセット低減を実現することが可能となる。

なお、本明細書において、記録媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

従来の増幅回路の構成を示す回路図である。

本発明を適用した半導体装置の一実施の形態の構成を示すブロック図である。

図２の増幅回路の詳細な構成の例を示す回路図である。

図２の増幅回路の他の構成の例を示す回路図である。

図２の増幅回路の他の構成の例を示す回路図である。

バイアス電流設定部とDCオフセット補正部の詳細な構成の例を示す回路図である。

バイアス電流設定部とDCオフセット補正部の詳細な構成の例を示す回路図である。

スイッチング動作制御の処理を説明するフローチャートである。

本発明を適用した半導体装置の他の構成を示すブロック図である。

符号の説明

１０１ 半導体装置， １１１ 信号源， １１２ 増幅回路， １１３ 計測部， １１４ 調整制御部， １２１ 入力端子， １２２ 出力端子， １２５ 負荷， １３１ バイアス電流設定部， １３２ DCオフセット補正部， １４１ DCオフセット補正部， １４２ バイアス電流設定部， ２０１ 半導体装置， ２１１ 記憶部， ２１２ スイッチ， Qp ₁₁乃至Qp _1n PMOSトランジスタ， Qp ₂₁乃至Qp _2n PMOSトランジスタ， Qn ₁₁乃至Qn _1n NMOSトランジスタ， Qn ₂₁乃至Qn _2n NMOSトランジスタ， SW ₁₁乃至SW _1nスイッチ， SW ₂₁乃至SW _2nスイッチ， R0 抵抗