Semiconductor integrated circuit and radio communication device using the same

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路およびこれを用いた無線通信装置に関し、特に高周波用途に適した化合物系ＦＥＴ（電界効果トランジスタ）半導体集積回路およびこれをＲＦフロントエンド部の利得制御僧服回路として用いた携帯電話などの無線通信装置に関する。

【０００２】

【従来の技術】携帯電話に代表される高周波無線通信装置において、そのＲＦフロントエンド部には高周波用途に適した化合物ＦＥＴ半導体集積回路が一般的に用いられる。 このような半導体集積回路の一つであるＲＦフロントエンド増幅器では、他チャンネル信号波の相互変調歪みによる妨害を避けるために、その特性が低歪み（低歪み特性）であることが要求される。

【０００３】増幅器において、上記歪み特性を表す指標としては、入力３次インターセプトポイント（ＩＩＰ
３）が一般的に用いられる。 国内ディジタルセルラー電話（ＰＤＣ）やパーソナルハンディホン（ＰＨＳ）では、フロントエンド増幅器として要求されるＩＩＰ３は−数ｄＢｍ程度であり、ドレインバイアス電流が２〜３
ｍＡ程度で利得が１５ｄＢ前後、ＩＩＰ３として−５ｄ
Ｂｍ程度が容易に実現可能であることから、実用上問題は生じない。

【０００４】しかし、他のシステムとして最近サービスが開始されたＣＤＭＡ(Code Division Multiple Acces
s)方式では、送受信が同時に行われるＦＤＤ(Frequency
Division Duplex)方式のため、同一周波数帯を使用している他システムの信号波と送信波の回り込みによる混変調歪み妨害波が新たに生ずる。 この妨害波の影響を避けるためにはより一層の低歪み特性が要求され、ＩＩＰ
３としては＋数ｄＢｍ程度の性能が必要となる。

【０００５】ＩＩＰ３として＋数ｄＢｍ程度の性能を実現するためには、ドレインバイアス電流として上記の２
〜３倍程度は必要となる。 また、さらに他チャンネル信号の相互変調歪みによる妨害に対しても、強電界、中電界、弱電界の３規格への対応が必要となるため、利得制御機能は必須である。

【０００６】図５は、斯かるＣＤＭＡ方式で一般的に使用される１段利得制御増幅回路の従来例を示す回路図である。

【０００７】図５において、従来例に係る利得制御増幅回路は、増幅回路部１０１および利得制御回路部１０２
からなり、入力信号ＲＦｉｎが印加される信号入力端子１０３、出力信号ＲＦｏｕｔが導出される信号出力端子１０４、バイアス電圧ＶＤＤ１，ＶＤＤ２がそれぞれ印加されるバイアス入力端子１０５，１０６、バイアス電圧ＶＧＧが印加されるバイアス入力端子１０７および外部から利得制御電圧ＣＴＬが印加される利得制御端子１
０８とを有する構成となっている。

【０００８】増幅回路部１０１は、信号入力端子１０３
を通して入力される入力信号ＲＦｉｎを増幅するための信号増幅用ＦＥＴＱ１と、このＦＥＴＱ１に対してゲートバイアス電圧を与えるためのバイアス抵抗Ｒｇ１と、
ＦＥＴＱ１に対してドレインバイアス電圧を与えるためのチョークコイルＬｂとから構成されている。

【０００９】利得制御回路部１０２は、入力信号ＲＦｉ
ｎを接地側にバイパスするための信号バイパス用ＦＥＴ
Ｑ２と、このＦＥＴＱ２のゲートに利得制御電圧ＣＴＬ
を与えるための抵抗Ｒｇ２と、ＦＥＴＱ２に対してソースバイアス電圧を与えるための抵抗Ｒｇ３と、ＦＥＴＱ
２に対してドレインバイアス電圧を与えるための抵抗Ｒ
ｇ４と、入力信号ＲＦｉｎをバイパスさせるための結合容量Ｃｂと、接地容量Ｃｓとから構成されている。

【００１０】この利得制御増幅回路においては、信号バイパス用ＦＥＴＱ２のドレイン-ソース間抵抗が、利得制御端子１０８へ印加する利得制御電圧ＣＴＬを変化させることで可変抵抗として動作することを利用している。 そして、入力信号ＲＦｉｎの強度に応じて当該入力信号ＲＦｉｎの一部を接地側へバイパスさせることによって本利得制御増幅回路の利得制御を行っている。

【００１１】

【発明が解決しようとする課題】しかしながら、上記構成の従来例に係る半導体集積回路、即ち利得制御増幅回路では、入力信号ＲＦｉｎの一部を接地側へバイパスさせていることから、利得制御によって利得を減衰させた分だけＩＩＰ３特性を向上できるものの、これはシステム設計上オーバースペックとなる。

【００１２】なぜなら、システム上利得制御を行わなければならない理由は、後段ブロックが前段で入力信号Ｒ
Ｆｉｎが増幅されている分だけ歪み特性に対する負荷が大きくなるために、これを緩和する必要があるためだからである。 したがって、前段の歪み特性、即ちＩＩＰ３
特性が必要以上に改善されても、システム全体を考えれば意味が無い。

【００１３】其れよりは寧ろ、利得減衰によるＩＩＰ３
特性の向上分をドレインバイアス電流、即ち消費電流の低減に振り向けた方が得策である。 特に携帯電話の場合、電源がバッテリであり、小型化のためにバッテリ容量が限られている。 このことから、通話や待ち受け時間を確保するためには出来るだけ低消費電流であることが要求され、低消費電流化は非常に重要である。

【００１４】図６に、ＧａＡｓＦＥＴを用いた従来の利得制御増幅回路において、最大利得（利得減衰制御を行わない）時の利得とＩＩＰ３のドレインバイアス電流依存性の一例を示す。 ここで、ドレインバイアス電流の調整は、バイアス入力端子１０７に与えられるバイアス電圧ＶＧＧを制御することによって行われる。

【００１５】図６より明らかなように、ドレインバイアス電流を低減するにつれて利得が減少し、ＩＩＰ３も劣化していくことが判る。 ＣＤＭＡ携帯電話システムにおいて必要とされる強電界、中電界、弱電界の規格を利得制御ステップ幅に換算すれば約１０ｄＢに相当することから、図６において、ＩＩＰ３を４〜５ｄＢｍ程度に保ちながら最大利得１５ｄＢ付近から、５ｄＢと−５ｄＢ
付近に変化させるための条件はおおよそ図７に示すようになる。 なお、図７には、ＩＩＰ３を一定に保持するための利得減衰時におけるドレインバイアス電流と入力信号減衰量との関係を示している。

【００１６】したがって、ドレインバイアス電流と利得減衰条件を上手く組み合わせれば、中および弱電界時において、消費電流を激減できる利点を得ることができる。 しかしながら、先述した従来例に係る利得制御増幅回路では、特に１ｍＡ前後の低ドレインバイアス電流時においては、電流変動に対する利得変動が非常に大きくなるため、利得安定性やバラツキの点で問題となっていた。

【００１７】本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ＩＩＰ３特性を劣化させない程度に保ちながら利得減衰時の低消費電流化を図るとともに、減衰（負の利得）時における高安定化を可能とした半導体集積回路およびこれを用いた無線通信装置を提供することにある。

【００１８】

【課題を解決するための手段】本発明による半導体集積回路は、ゲートに与えられる入力信号を増幅する少なくとも１段の信号増幅用トランジスタと、入力信号の強度に応じて当該入力信号の一部を接地側へバイパスさせる第１のバイパス手段と、入力信号の強度に応じて当該入力信号の一部を出力側へバイパスさせる第２のバイパス手段とを備えた構成となっている。

【００１９】上記構成の半導体集積回路において、入力信号の強度に応じて、第１のバイパス手段が当該入力信号の一部を接地側へバイパスさせ、第２のバイパス手段が当該入力信号の一部を出力側へバイパスさせることから、これらを組み合わせて例えば強電界、中電界、弱電界の電界強度に応じてステップ的にコントロールすることにより、ＩＩＰ３特性を劣化させない程度に保ちながら利得減衰制御を実現できる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態について図面を参照して詳細に説明する。

【００２１】［第１実施形態］図１は、本発明の第１実施形態に係る半導体集積回路である利得制御高周波増幅回路を示す回路図である。

【００２２】本実施形態に係る利得制御高周波増幅回路は、増幅回路部１１および第１，第２のバイパス回路部１２，１３からなり、入力信号ＲＦｉｎが印加される信号入力端子１４、出力信号ＲＦｏｕｔが導出される信号出力端子１５、バイアス電圧ＶＤＤ１，ＶＤＤ２がそれぞれ印加されるバイアス入力端子１６，１７、バイアス電圧ＶＧＧが印加されるバイアス入力端子１８および外部からバイパス制御電圧ＣＴＬ１，ＣＴＬ２がそれぞれ印加されるバイパス制御端子１９，２０を有する構成となっている。 第１，第２のバイパス回路部１２，１３
は、利得制御回路部としての機能を持つ。

【００２３】増幅回路部１１は、少なくとも１段の信号増幅用ＦＥＴＱ１、バイアス抵抗Ｒｇ１およびチョークコイルＬｂから構成されている。 信号増幅用ＦＥＴＱ１
はゲートが信号入力端子１４に、ドレインが信号出力端子１５にそれぞれ接続され、ソースが接地されており、
信号入力端子１４を通して入力される入力信号ＲＦｉｎ
を増幅して出力する。

【００２４】バイアス抵抗Ｒｇ１は信号増幅用ＦＥＴＱ
１のゲートとバイアス入力端子１８との間に接続されており、バイアス入力端子１８に印加されるバイアス電圧ＶＧＧに応じたゲートバイアス電圧を信号増幅用ＦＥＴ
Ｑ１のゲートに与える。 チョークコイルＬｂは信号増幅用ＦＥＴＱ１のドレインとバイアス入力端子１６との間に接続されており、バイアス入力端子１６に印加されるバイアス電圧ＶＤＤ１に応じたドレインバイアス電圧を信号増幅用ＦＥＴＱ１のドレインに与える。

【００２５】第１のバイパス回路部１２は、信号バイパス用ＦＥＴＱ２、バイパス信号強度調整用抵抗Ｒｃ１、
抵抗Ｒｇ２〜Ｒｇ４、結合容量Ｃｂ１および接地容量Ｃ
ｓ１から構成されている。 結合容量Ｃｂ１はその一端が入力端子１４、即ち信号増幅用ＦＥＴＱ１のゲートに接続されている。 信号バイパス用ＦＥＴＱ２は、そのドレインが結合容量Ｃｂ１の他端に接続されている。

【００２６】抵抗Ｒｇ２は信号バイパス用ＦＥＴＱ２のゲートとバイパス制御端子１９との間に接続されており、バイパス制御端子１９に印加されるバイパス制御電圧ＣＴＬ１を信号バイパス用ＦＥＴＱ２のゲートに与える。 バイパス信号強度調整用抵抗Ｒｃ１はその一端が信号バイパス用ＦＥＴＱ２のソースに接続され、その他端が接地容量Ｃｓ１を介して接地されている。

【００２７】抵抗Ｒｇ３はバイパス信号強度調整用抵抗Ｒｃ１の他端とバイアス入力端子１７との間に接続されており、バイアス入力端子１７に印加されるバイアス電圧ＶＤＤ２に応じたソースバイアス電圧を、バイパス信号強度調整用抵抗Ｒｃ１を通して信号バイパス用ＦＥＴ
Ｑ２のソースに与える。 抵抗Ｒｇ４は信号バイパス用Ｆ
ＥＴＱ２のドレインとバイアス入力端子１７との間に接続されており、バイアス入力端子１７に印加されるバイアス電圧ＶＤＤ２に応じたドレインバイアス電圧を信号バイパス用ＦＥＴＱ２のドレインに与える。

【００２８】第２のバイパス回路部１３は、信号バイパス用ＦＥＴＱ３、バイパス電力調整用抵抗Ｒｃ２、抵抗Ｒｇ５，Ｒｇ６および結合容量Ｃｂ２から構成されている。 信号バイパス用ＦＥＴＱ３はそのドレインが信号バイパス用ＦＥＴ２のドレインに接続されている。 抵抗Ｒ
ｇ５は信号バイパス用ＦＥＴＱ３のゲートとバイパス制御端子２０との間に接続されており、バイパス制御端子２０に印加されるバイパス制御電圧ＣＴＬ２を信号バイパス用ＦＥＴＱ３のゲートに与える。

【００２９】バイパス電力調整用抵抗Ｒｃ２はその一端が信号バイパス用ＦＥＴＱ３のソースに接続され、その他端が結合容量Ｃｂ２を介して信号増幅用ＦＥＴＱ１のドレイン（信号出力端子１５）に接続されている。 抵抗Ｒｇ６はバイパス電力調整用抵抗Ｒｃ２の他端とバイアス入力端子１７との間に接続されており、バイアス入力端子１７に印加されるバイアス電圧ＶＤＤ２に応じたソースバイアス電圧を、バイパス電力調整用抵抗Ｒｃ２を介して信号バイパス用ＦＥＴＱ３のソースに与える。

【００３０】斯かる構成の第１実施形態に係る利得制御高周波増幅回路では、バイパス制御端子１９，２０に印加するバイパス制御電圧ＣＴＬ１，ＣＴＬ２を入力信号ＲＦｉｎの強度、例えば強電界、中電界、弱電界に応じてステップ的にコントロールすることによって利得減衰制御が行われることになる。 なお、信号増幅用ＦＥＴＱ
１および信号バイパス用ＦＥＴＱ２，Ｑ３は、化合物半導体を用いた素子で形成されている。

【００３１】ここで、例えばＪ−ＣＤＭＡ（ｃｄｍａＯ
ｎｅ）の妨害波規格については、ＦＥＲ(Frame Error R
ate)≦１％を次の条件で満足する必要がある。 その条件は、妨害２波入力レベルについては強電界で−２１ｄＢ
ｍ、中電界で−３２ｄＢｍ、弱電界で−４３ｄＢｍ、希望波入力レベルについては強電界で−７９ｄＢｍ、中電界で−９０ｄＢｍ、弱電界で−１０１ｄＢｍである。

【００３２】次に、上記構成の利得制御高周波増幅回路における利得制御の動作について、高利得時、中利得時、低利得（減衰）時に分けて説明する。

【００３３】高利得時には、バイパス制御端子１９，２
０に印加するバイパス制御電圧ＣＴＬ１，ＣＴＬ２をコントロールすることにより、信号バイパス用ＦＥＴＱ
２，Ｑ３を共にオフさせる。 これは、信号バイパス用Ｆ
ＥＴＱ２，Ｑ３のドレイン-ソース間抵抗をいずれも無限大に設定することに相当する。 また、バイアス入力端子１８に印加するバイアス電圧ＶＧＧ１をコントロールすることにより、信号増幅用ＦＥＴＱ１のドレインバイアス電流を所望の値、例えば図７に示した高利得条件に設定する。 これにより、本利得制御高周波増幅回路は、
バイパス経路（第１，第２のバイパス回路部１２，１
３）への信号が完全に遮断させるため、最大利得を得ることができる。

【００３４】中利得時には、バイパス制御電圧ＣＴＬ
１，ＣＴＬ２をコントロールすることにより、信号バイパス用ＦＥＴＱ２を完全にオン、信号バイパス用ＦＥＴ
Ｑ３をオフさせる。 これにより、第２のバイパス回路部１３側については、信号バイパス用ＦＥＴＱ３がオフであることから、出力側への信号のバイパス経路は完全に遮断される。 一方、第１のバイパス回路部１２側については、信号バイパス用ＦＥＴＱ２のドレイン-ソース間オン抵抗とバイパス信号強度調整用抵抗Ｒｃ１とで決定づけられる信号強度分だけ接地側へバイパスされる。 その結果、利得が減衰される。

【００３５】また、バイアス電圧ＶＧＧをコントロールすることにより、信号増幅用ＦＥＴＱ１のドレインバイアス電流を所望の値に設定する。 例えば、接地側へのバイパス信号強度（減衰量）およびドレインバイアス電流を図７に示す中利得条件に設定する。 これにより、本利得制御高周波増幅回路は、所望の中利得を得ることができる。

【００３６】低利得（減衰）時には、バイパス制御電圧ＣＴＬ１，ＣＴＬ２をコントロールすることにより、信号バイパス用ＦＥＴＱ２をオフ、信号バイパス用ＦＥＴ
Ｑ３をオンさせる。 これにより、第１のバイパス回路部１２側については、信号バイパス用ＦＥＴＱ２がオフであることから、接地側への信号のバイパス経路は完全に遮断される。 一方、第２のバイパス回路部１３側については、信号バイパス用ＦＥＴＱ３のドレイン-ソース間オン抵抗とバイパス電力調整用抵抗Ｒｃ２とで決定づけられる信号強度分だけ出力側へバイパスされる。

【００３７】また、バイアス電圧ＶＧＧをコントロールすることにより、信号増幅用ＦＥＴＱ１のドレインバイアス電流を遮断する。 信号増幅用ＦＥＴＱ１のドレインバイアス電流を遮断すれば、信号増幅用ＦＥＴＱ１は増幅器（能動素子）としてはもはや動作しない。 そして、
信号増幅用ＦＥＴＱ１のゲートとドレインとの間にはゲート-ドレイン間容量Ｃｇｄで決定される結合容量しか存在しない。

【００３８】しかも、例えばゲート幅４００μｍのＧａ
ＡｓＦＥＴのゲート-ドレイン間容量Ｃｇｄは０．１ｐ
Ｆ程度であることから、８００ＭＨｚ帯の周波数では信号増幅用ＦＥＴＱ１のゲート-ドレイン間経路の信号減衰量は２０数ｄＢに達し、信号バイパス用ＦＥＴＱ３のバイパス経路の減衰量を数ｄＢ程度に設定すれば、信号増幅用ＦＥＴＱ１による減衰量の寄与分も無視できる。

【００３９】以上から、本条件での信号は信号バイパス用ＦＥＴＱ３のドレイン-ソース間オン抵抗とバイパス電力調整用抵抗Ｒｃ２とで決定づけられる信号強度分だけ減衰して出力される受動動作であることから、本質的に低歪みである。 また、信号増幅用ＦＥＴＱ１を低バイアスドレイン電流設定にした利得が不安定な能動動作条件を利用していないため、安定動作が実現可能である。
さらに、信号増幅用ＦＥＴＱ１のバイアスドレイン電流を完全に遮断できることから、低消費電流化という点でも優れた構成と言える。

【００４０】［第２実施形態］図２は、本発明の第２実施形態に係る半導体集積回路である利得制御高周波増幅回路を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。 本実施形態に係る利得制御高周波増幅回路は、第１実施形態に係る利得制御高周波増幅回路における増幅回路部１１および第１,第２のバイパス回路部１２，１３に加えて、信号増幅用ＦＥＴＱ
１のバイアスドレイン電流を利得減衰ステップに合わせて減ずる制御を行う制御回路部２１を新たに構成要素として有する構成となっている。

【００４１】なお、増幅回路部１１および第１,第２のバイパス回路部１２，１３の具体的な構成については、
第１実施形態の場合と全く同じであるため、ここではその説明を省略するものとする。 以下、制御回路部２１の具体的な回路構成について説明する。

【００４２】制御回路部２１は、複数個、例えば２個のバイアス電流遮断用ＦＥＴＱ４，Ｑ５、抵抗Ｒｇ７，Ｒ
ｇ８、セルフバイアス抵抗Ｒｓ１，Ｒｓ２および接地容量Ｃｓ２を有する構成となっている。 ここで、バイアス電流遮断用ＦＥＴＱ４，Ｑ５も、信号増幅用ＦＥＴＱ１
および信号バイパス用ＦＥＴＱ２，Ｑ３と同様に、化合物半導体を用いた素子で形成されている。

【００４３】信号増幅用ＦＥＴＱ１のソースは、接地容量Ｃｓ２を介して接地されている。 この信号増幅用ＦＥ
ＴＱ１のソースには、バイアス電流遮断用ＦＥＴＱ４，
Ｑ５の各ドレインが接続されている。 抵抗Ｒｇ７，Ｒｇ
８は、バイアス電流遮断用ＦＥＴＱ４，Ｑ５の各ゲートと制御端子２２，２３との間にそれぞれ接続されており、制御端子２２，２３に印加されるドレインバイアス電流制御電圧ＣＴＬ３，ＣＴＬ４をバイアス電流遮断用ＦＥＴＱ４，Ｑ５の各ゲートに与える。 セルフバイアス抵抗Ｒｓ１，Ｒｓ２は、バイアス電流遮断用ＦＥＴＱ
４，Ｑ５の各ソースと接地との間に接続されている。

【００４４】斯かる構成の第２実施形態に係る利得制御高周波増幅回路では、バイアス入力端子１８に印加されるバイアス電圧ＶＧＧを固定とし、信号増幅用ＦＥＴＱ
１のソース側に接続された抵抗Ｒｓ１，Ｒｓ２によるセルフバイアス回路でのバイアス電流の安定化を実現しつつセルフバイアス抵抗値をステップ的に変化させることで、ドレインバイアス電流の制御をステップで行うことを可能としている。 利得制御回路部、即ち第１，第２のバイパス回路部１２，１３の回路動作については第１実施形態の場合と同じであるため、以下に、制御回路部２
１におけるドレインバイアス電流の制御についてのみ、
高利得時、中利得時、低利得（減衰）時に分けて回路動作を説明する。

【００４５】高利得時には、制御端子２２，２３に印加されるドレインバイアス電流制御電圧ＣＴＬ３，ＣＴＬ
４をコントロールすることにより、バイアス電流遮断用ＦＥＴＱ４，Ｑ５を共にオンさせる。 このとき、ドレインバイアス電流は、抵抗Ｒｓ１，Ｒｓ２の並列合成のセルフバイアス抵抗値、即ちＲｓ１・Ｒｓ２／（Ｒｓ１＋
Ｒｓ２）で与えられる値に設定される。

【００４６】中利得時には、制御端子２２，２３に印加されるドレインバイアス電流制御電圧ＣＴＬ３，ＣＴＬ
４をコントロールすることにより、バイアス電流遮断用ＦＥＴＱ４をオン、ＦＥＴＱ５をオフさせる。 このとき、ドレインバイアス電流は、抵抗Ｒｓ１のみのセルフバイアス抵抗値で与えられる値に減じられる。 当然のことながら、Ｒｓ１＞Ｒｓ１・Ｒｓ２／（Ｒｓ１＋Ｒｓ
２）である。

【００４７】低利得（減衰）時には、制御端子２２，２
３に印加されるドレインバイアス電流制御電圧ＣＴＬ
３，ＣＴＬ４をコントロールすることにより、バイアス電流遮断用ＦＥＴＱ４，Ｑ５を共にオフさせる。 このとき、セルフバイアス抵抗値は無限大になるため、ドレインバイアス電流は完全に遮断される。

【００４８】上述したように、本実施形態に係る利得制御高周波増幅回路では、制御回路部２１においてドレインバイアス電流制御電圧ＣＴＬ３，ＣＴＬ４をコントロールすることによってドレインバイアス電流の切り替えを、高利得時、中利得時、低利得時に対応してステップ的に行う構成となっているため、バイアス電圧ＶＧＧをコントロールする構成の第１実施形態に係る利得制御高周波増幅回路に比較して、ドレインバイアス電流の切り替えを容易に実現することができる。

【００４９】なお、本実施形態に係る制御回路部２１では、２個のバイアス電流遮断用ＦＥＴＱ４，Ｑ５を用いてドレインバイアス電流の切り替えを高利得時、中利得時、低利得時に対応して３段階で行うとしたが、必ずしも３段階の切り替えに限られるものではなく、バイアス電流遮断用ＦＥＴの数を増やしてさらに多段階の切り替えを行うようにすることも可能である。

【００５０】［第３実施形態］図３は、本発明の第３実施形態に係る半導体集積回路である利得制御高周波増幅回路を示す回路図である。

【００５１】本実施形態に係る利得制御高周波増幅回路は、増幅回路部３１、第１，第２のバイパス回路部３
２，３３および制御回路部３４からなり、入力信号ＲＦ
ｉｎが印加される信号入力端子３５、出力信号ＲＦｏｕ
ｔが導出される信号出力端子３６、バイアス電圧ＶＤＤ
１，ＶＤＤ２がそれぞれ印加されるバイアス入力端子３
７，３８、バイアス電圧ＶＧＧ１，ＶＧＧ２がそれぞれ印加されるバイアス入力端子３９，４０、外部からバイパス制御電圧ＣＴＬ１，ＣＴＬ２がそれぞれ印加されるバイパス制御端子４１，４２および外部からドレインバイアス電流制御電圧ＣＴＬ３，ＣＴＬ４がそれぞれ印加される制御端子４３，４４を有する構成となっている。

【００５２】続いて、増幅回路部３１、第１，第２のバイパス回路部３２，３３および制御回路部３４の具体的な回路構成について説明する。 なお、図１と同等の機能を持つ回路素子については同一符号を付して示している。

【００５３】増幅回路部３１は、信号増幅用ＦＥＴＱ
１、バイアス抵抗Ｒｇ１およびチョークコイルＬｂに加えて、ＦＥＴＱ６、バイパス容量Ｃｓ３およびバイアス抵抗Ｒｇ９を有している。 ＦＥＴＱ６は信号増幅用ＦＥ
ＴＱ１とカスコード接続されている。 具体的には、ＦＥ
ＴＱ６のソースが信号増幅用ＦＥＴＱ１のドレインに接続され、ＦＥＴＱ６のドレインから出力を取り出す構成となっている。

【００５４】カスコード接続の増幅回路は、１段のＦＥ
Ｔ増幅回路に比較してより高利得を得ることが可能である。 ＦＥＴＱ６のゲートは、バイパス容量Ｃｓ３を介して接地されている。 このＦＥＴＱ６のゲートバイアス電圧として、バイアス入力端子４０に印加されるバイアス電圧ＶＧＧ２がバイアス抵抗Ｒｇ９を介して与えられる。

【００５５】信号増幅用ＦＥＴＱ１、バイアス抵抗Ｒｇ
１およびチョークコイルＬｂの接続関係については第１
実施形態に係る増幅回路部１１と同じである。 なお、第２実施形態の場合と同様に、制御回路部３４が設けられていることから、信号増幅用ＦＥＴＱ１のソースは、制御回路部３４の接地容量Ｃｓ２を介して接地されている。

【００５６】第１のバイパス回路部３２については、信号バイパス用ＦＥＴＱ２、バイパス信号強度調整用抵抗Ｒｃ１、抵抗Ｒｇ２〜Ｒｇ４、結合容量Ｃｂ１および接地容量Ｃｓ１からなる基本的な構成は第１実施形態に係る第１のバイパス回路部１２と同じである。 ただし、信号バイパス用ＦＥＴＱ２がＭ個（Ｍは１以上の整数）直列に接続された構成となっている。

【００５７】すなわち、１段目のＦＥＴＱ２１のドレインが結合容量Ｃｂ１を介して信号増幅用ＦＥＴＱ１のゲートに接続され、そのソースが２段目のＦＥＴＱ２２のドレインに、以下各段同様の接続関係となり、最終的に、Ｍ−１段目のＦＥＴＱ２Ｍ−１のソースが最終段のＦＥＴＱ２Ｍのドレインに接続されている。 そして、これら各段のＦＥＴＱ２１〜ＦＥＴＱ２Ｍの各ゲートには、バイパス制御端子４１に印加されるバイパス制御電圧ＣＴＬ１が抵抗Ｒｇ２１〜抵抗Ｒｇ２Ｍを介して与えられる。

【００５８】第１のバイパス回路部３２における他の回路素子、即ちバイパス信号強度調整用抵抗Ｒｃ１、抵抗Ｒｇ３，Ｒｇ４、結合容量Ｃｂ１および接地容量Ｃｓ１
の接続関係については、第１実施形態に係る第１のバイパス回路部１２の場合と同じである。

【００５９】第２のバイパス回路部３３についても、信号バイパス用ＦＥＴＱ３、バイパス電力調整用抵抗Ｒｃ
２、抵抗Ｒｇ５，Ｒｇ６および結合容量Ｃｂ２からなる基本的な構成は、第１実施形態に係る第２のバイパス回路部１３と同じである。 ただし、信号バイパス用ＦＥＴ
Ｑ３がＮ個（Ｎは１以上の整数）直列に接続された構成となっている。

【００６０】すなわち、１段目のＦＥＴＱ３１のドレインが結合容量Ｃｂ１を介して信号増幅用ＦＥＴＱ１のゲートに接続され、そのソースが２段目のＦＥＴＱ３２のドレインに、以下各段同様の接続関係となり、最終的に、Ｎ−１段目のＦＥＴＱ３Ｎ−１のソースが最終段のＦＥＴＱ３Ｎのドレインに接続されている。 そして、これら各段のＦＥＴＱ３１〜ＦＥＴＱ３Ｎの各ゲートには、バイパス制御端子４２に印加されるバイパス制御電圧ＣＴＬ２が抵抗Ｒｇ５１〜抵抗Ｒｇ５Ｎを介して与えられる。

【００６１】第２のバイパス回路部３３における他の回路素子、即ちバイパス電力調整用抵抗Ｒｃ２、抵抗Ｒｇ
６および結合容量Ｃｂ２の接続関係については、第１実施形態に係る第２のバイパス回路部１３と同じである。

【００６２】斯かる構成の第３実施形態に係る利得制御高周波増幅回路は、信号バイパス用ＦＥＴＱ２，Ｑ３がそれぞれ複数個直列に接続された構成となっている以外は、第２実施形態に係る利得制御高周波増幅回路の構成と同じである。 したがって、利得制御の基本的な動作についても、第２実施形態に係る利得制御高周波増幅回路のそれと同じである。 ただし、本実施形態に係る利得制御高周波増幅回路は、より高周波帯向けに適用する場合に有利となる。

【００６３】なぜなら、ＦＥＴをオフしたときのドレイン-ソース間抵抗は無限大と仮定して差し支えないものの、ドレインとソース間の容量ＣｏｆｆはＧａＡｓＦＥ
Ｔの場合ゲート幅４００μｍ当たりでは０．１ｐＦ程度であるため、信号バイパス用ＦＥＴＱ２，Ｑ３が１段では特により高周波用途において無視できず、接地側および出力側へのバイパスＦＥＴ（Ｑ２，Ｑ３）の遮断時における最大利得低下を招いてしまうからである。

【００６４】したがって、本実施形態に係る利得制御高周波増幅回路のように、信号バイパス用ＦＥＴＱ２，Ｑ
３を多段接続した構成を採ることにより、ドレイン-ソース間の総合容量Ｃｏｆｆを低減させることができるため、利得低下の悪影響を避けることが可能となる。 なお、信号バイパス用ＦＥＴＱ２，Ｑ３を多段接続する段数Ｍ，Ｎとしてはそれぞれ任意の数を設定可能であり、
また各段数が同じ（Ｍ＝Ｎ）が同じであっても良い。

【００６５】［適用例］以上説明した第１〜第３実施形態に係る利得制御高周波増幅回路は、例えばＣＤＭＡ方式携帯電話装置におけるＲＦフロントエンド部の利得制御高周波増幅回路（ＡＧＣアンプ）を構成するのに用いられる。 図４は、ＣＤＭＡ方式携帯電話装置におけるＲ
Ｆフロントエンド部の構成の一例を示すブロック図である。

【００６６】図４において、アンテナ４１で受信された受信波は、送信／受信に共用される帯域振分けフィルタ４２を通過し、ＡＧＣアンプ４３で信号レベルが一定にされた後ミキサ４４に供給される。 ミキサ４４では、局部発振器４５からの局部発振周波数と混合されることによって中間周波（ＩＦ）に変換された後、信号強度検出回路４６および後段のベースバンドＩＣ（図示せず）に供給される。

【００６７】一方、送信側では、前段のベースバンドＩ
Ｃから供給されるＩＦ信号がミキサ４７に供給され、ここで局部発振器４８からの局部発振周波数と混合されてＲＦ信号に変換される。 そして、このＲＦ信号は、パワーアンプ４９で増幅された後帯域振分けフィルタ４２を経てアンテナ４１に供給され、このアンテナ４１から電波として送信される。

【００６８】上記構成のＣＤＭＡ方式携帯電話装置のＲ
Ｆフロントエンド部において、受信側のＡＧＣアンプ４
３として、先述した第１〜第３実施形態に係る利得制御高周波増幅回路が用いられる。 また、信号強度検出回路４６は、例えばＩＦ信号に基づいて受信入力信号の信号強度を検出し、その強度に応じた制御信号を、バイパス制御電圧ＣＴＬ１，ＣＴＬ２やドレインバイアス電流制御電圧ＣＴＬ３，ＣＴＬ４としてＡＧＣアンプ４３に与える。

【００６９】このように、携帯電話などの低消費電流化の要求が厳しい携帯型無線通信装置における受信フロントエンド部において、ＡＧＣアンプ４３として第１〜第３実施形態に係る利得制御高周波増幅回路を用いることにより、ＩＩＰ３特性を劣化させない程度に保ちながら利得減衰時の低消費電流化を図ることができるため、消費電流を従来技術に比較して平均的には半分以下へ低減可能である。 したがって、小型バッテリ駆動が必要である携帯端末に適用することで、長時間動作に大きく貢献できることになる。

【００７０】なお、上記適用例では、ＣＤＭＡ方式携帯電話装置に適用した場合を例にとって説明したが、本発明はこの適用例に限定されるものではなく、無線通信装置全般に適用することが可能である。

【００７１】

【発明の効果】以上説明したように、本発明によれば、
少なくとも１段の信号増幅用トランジスタを有する半導体集積回路あるいはこれをＲＦフロントエンド部に用いた無線通信装置において、入力信号の強度に応じて当該入力信号の一部を接地側へバイパスさせる手段と、入力信号の強度に応じて当該入力信号の一部を出力側へバイパスさせる手段とを設けて利得減衰制御を行うことにより、ＩＩＰ３特性を劣化させない程度に保ちながら利得減衰時の低消費電流化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る利得制御高周波増幅回路を示す回路図である。

【図２】本発明の第２実施形態に係る利得制御高周波増幅回路を示す回路図である。

【図３】本発明の第３実施形態に係る利得制御高周波増幅回路を示す回路図である。

【図４】ＣＤＭＡ方式携帯電話装置におけるＲＦフロントエンド部の構成の一例を示すブロック図である。

【図５】従来例に係る利得制御高周波増幅回路を示す回路図である。

【図６】従来例に係る利得制御高周波増幅回路における非利得減衰時の利得およびＩＩＰ３のドレインバイアス電流依存性を示す図である。

【図７】ＩＩＰ３を一定に保持するための利得減衰時におけるドレインバイアス電流と入力信号減衰量との関係を示す図である。

【符号の説明】

１１，３１…増幅回路部、１２，３２…第１のバイパス回路部、１３，３３…第２のバイパス制御部、２１，３
４…制御回路部、Ｑ１…信号増幅用ＦＥＴ、Ｑ２，Ｑ２
１〜Ｑ２Ｍ…接地側への信号バイパス用ＦＥＴ、Ｑ３，
Ｑ３１〜Ｑ３N…出力側への信号バイパス用ＦＥＴ