Laminated buffer

本発明は、積層バッファ（stacked buffers）の回路および方法に関する。

ソースフォロワ（source follower）およびエミッタフォロワ（emitter follower）は、よく知られているバッファトポロジーである。 ｐ型金属酸化膜半導体（ＰＭＯＳ）ソースフォロワおよびｎ型金属酸化膜半導体（ＮＭＯＳ）ソースフォロワが、図１Ａおよび図１Ｂにそれぞれ示されている。 いずれの場合にも、電流源１０２を使用して、入力ノード１０８と出力ノード１１０の間に結合されたトランジスタ１０４、１０６に対するバイアス電流が生成される。 当該技術においてよく理解されているように、トランジスタ１０４、１０６に適正にバイアスがかけられていると、それぞれのトランジスタは、実質的に一定のゲート・ソース間電圧を維持するように、そのドレインとソースの間の電流を調整する。 すなわち、図１Ａの例において、出力ノード１１０における電圧Ｖ _ＯＵＴは、出力ノード１１０に接続された負荷のインピーダンスに何らかの変化があるにもかかわらず、入力ノード１０８における電圧Ｖ _ＩＮより下で、実質的に一定のゲート・ソース間電圧降下（Ｖ _ＧＳ ）に維持される。 同様に、図１Ｂの例において、出力ノード１１０における電圧Ｖ _ＯＵＴは、出力ノードに接続された負荷のインピーダンスに何らかの変化があるにもかかわらず、入力ノード１０８における電圧Ｖ _ＩＮより上で、実質的に一定のゲート・ソース間電圧降下（Ｖ _ＧＳ ）に維持される。 さらに複雑な多くのバッファトポロジーが確かに存在するが、これらのフォロワは、最も簡潔なものであり、また電力効率とノイズ効率の最も高いものの内に含まれる。

本発明の一観点によれば、回路は、第１および第２のバッファを含み、第１のバッファ中を流れてそれにバイアスをかける零入力電流（quiescent current）が、第２のバッファ中を流れてそれにバイアスをかけるように構成かつ配設されている。
別の観点によれば、方法は、第１のバッファ中を流れてそれにバイアスをかける零入力電流を、第２のバッファ中にも流れてそれにバイアスをかけるようにさせることを含む。
別の観点によれば、回路は、第１および第２のバッファと、第１および第２のバッファの両方中を流れてそれらにバイアスをかける零入力電流の値を決定する手段とを含む。

複数バッファを必要とする多くの用途がある。 我々は、２つ以上のバッファを高電圧源（high supply）と低電圧源（low supply）の間に積層することによって、電力の点で、利点が得られることを認識した。 それぞれの異なるバッファに対して個別のバイアス電流を必要とするのではなく、積層体内のバッファのすべてにバイアスをかけるのに同一の零入力電流を使用することによって、回路によって消費される合計電力を大幅に低減することができる。

本明細書に示す実施例は、相補型金属酸化膜半導体（ＣＭＯＳ）トポロジーにおける積層ソースフォロワのものであるが、その他様々なトポロジーを使用する多数の異なるタイプのバッファの任意のものを代替的に使用できること、および本発明は説明した特定のタイプのバッファに限定されないことを理解すべきである。 例えば、以下の回路、またはそのある部分を、バイポーラトポロジーにおけるエミッタフォロワとして追加的または代替的に実装してもよい。

図１Ａは、従来技術型ＮＭＯＳソースフォロワ回路の概略図である。

図１Ｂは、従来技術型ＰＭＯＳソースフォロワ回路の概略図である。

図２は、本発明のある観点を具現化する積層バッファの一実施例の部分概略、部分構成図である。

図３は、図２に示された回路の説明用の一態様を示す概略図である。

図４は、図２に示された回路の説明用の別の態様を示す概略図である。

図５は、本発明のある観点を具現化する積層バッファの別の実施例の構成図である。

図２は、本発明のある観点を具現化する積層バッファ回路の実施例の部分概略、部分ブロック図である。 図のように、この回路は、高電圧源ノード２０２（例えば、Ｖ _ＤＤ ）と低電圧源ノード２０４（例えば、ＧＮＤ）との間に積層された、ＮＭＯＳトランジスタＭ１およびＰＭＯＳトランジスタＭ２を含む。 この実施例において、ＮＭＯＳ、ＰＭＯＳトランジスタＭ１、Ｍ２のソース間には、電流バイアス要素２０６が接続されており、この電流バイアス要素２０６は、２つのトランジスタＭ１、Ｍ２中を流れる零入力電流を決定する働きをする。 以下により詳細に説明するように、電流バイアス要素２０６は、多数の形態の内の任意の形態をとることができるとともに、バッファに対する多数の場所の内の任意の場所に配置することが可能であり、本発明は、この目的に対する、いかなる特定のタイプの装置または回路の使用にも限定されるものではない。 重要なことは、電流バイアス要素が、バッファトランジスタＭ１、Ｍ２中、およびその間を流れる零入力電流を、手近の応用に好適な精度レベルで決定することができることである。 態様によっては、回路の負荷（図２には示さず）の一つが、バッファのための電流バイアス要素としての役割を果たすこともできる。 好適な電流バイアス要素のいくつかの実施例を以下で考察するが、本発明は、記述される特定の電流バイアス回路および技法の使用に限定されないことを理解すべきである。

図２の回路における、それぞれのソースフォロワ・バッファは、図１Ａおよび１Ｂに関して上述した従来技術型の個々のソースフォロワ・バッファと同様に動作してもよい。 特に、トランジスタＭ１は、そのドレインとソースの間の電流を制御して、第１の出力ノード２１０に接続された負荷のインピーダンスにおける何らかの変化があるにもかかわらず、（ＮＭＯＳトランジスタＭ１のソースに接続された）第１の出力ノード２１０における電圧Ｖ _ＯＵＴ１が、（ＮＭＯＳトランジスタＭ１のゲートに接続された）第１の入力ノード２０８における電圧Ｖ _ＩＮ１より下で、実質的に一定のゲート・ソース間電圧降下（Ｖ _ＧＳ ）となるように維持してもよい。 同様に、トランジスタＭ２は、そのドレインとソースの間の電流を調整して、（ＰＭＯＳトランジスタＭ２のソース接続された）第２の出力ノード２１４における電圧Ｖ _ＯＵＴ２が、第２の出力ノード２１４に接続された負荷のインピーダンスにおける何らかの変化にもかかわらず、（ＰＭＯＳトランジスタＭ２のゲートに接続された）第２の入力ノード２１２における電圧Ｖ _ＩＮ２より上で、実質的に一定のゲート・ソース間電圧降下（Ｖ _ＧＳ ）に維持してもよい。

図３は、図２に示すものと同様の積層バッファの実施態様の概略図であり、ここで、電流バイアス要素２０６は、ＮＭＯＳ、ＰＭＯＳトランジスタＭ１、Ｍ２のソース間に抵抗Ｒ _ＢＩＡＳを導入する、抵抗器３０２を含む。 第１および第２の出力ノード２１０、２１４における電圧が既知であれば、抵抗Ｒ _ＢＩＡＳは、以下に式（１）で示す、零入力電流Ｉ _ＢＩＡＳを決定するように選択することができる。

図３の態様において使用された、抵抗器式電流バイアス付与技法（resistor-based current biasing technique）は、用途によっては機能するが、出力ノード２１０、２１４における電圧Ｖ _ＯＵＴ１ 、Ｖ _ＯＵＴ２が、動作中に大きく変化することが予期される環境においては、最良の選択肢ではないことがある。 この理由は、零入力電流Ｉ _ＢＩＡＳは、出力ノード２１０、２１４における電圧Ｖ _ＯＵＴ１ 、Ｖ _ＯＵＴ２が変化すると、大きく変動する可能性があり、抵抗器３０２はまた、２つの出力ノード２１０、２１４間のクロストークの経路を導入する可能性があるためである。

図４は、図２に示されたものと同様の積層バッファ回路の別の実施態様の概略図であり、ここで、電流バイアス要素２０６は、より複雑で、かつより頑強である。 図示のように、この実施例では、電流バイアス要素２０６は、電流源４０２、一対のＮＭＯＳトランジスタＭ３、Ｍ４、およびＰＭＯＳトランジスタＭ５を含む。 ＮＭＯＳトランジスタＭ３のドレインおよびソースは、それぞれ、ＮＭＯＳトランジスタＭ１のソースと、ＰＭＯＳトランジスタＭ２のソースとに接続されている。 ＮＭＯＳトランジスタＭ４は、ダイオード接続されており、そのゲート／ドレイン（陽極端子）がＮＭＯＳトランジスタＭ３のゲートに接続されており、そのソース（陰極端子）がＰＭＯＳトランジスタＭ５のソースに接続されている。 ＰＭＯＳトランジスタＭ５のゲートおよびドレインは、ＰＭＯＳトランジスタ２０４とまったく同様に、それぞれ、入力ノード２１２と低電圧源ノード２０４とに接続されている。 電流Ｉ _ＢＩＡＳを生成する電流源４０２は、高電源ノード２０２とダイオード接続されたＮＭＯＳトランジスタＭ４の陽極端子との間に接続されている。

動作に際して、ＮＭＯＳトランジスタＭ３は、ソースフォロワ装置Ｍ１、Ｍ２に対して、フローティング電流源として作用する。 ＮＭＯＳトランジスタＭ３、Ｍ４は、トランジスタＭ１、Ｍ２、Ｍ３における零入力電流が、ＮＭＯＳトランジスタＭ３、Ｍ４の大きさの比に応じてスケーリングされる、電流源４０２からの入力電流Ｉ _ＢＩＡＳに実質的に等しくなるように、擬似電流ミラー（pseudo current mirror）を形成する。 ＰＭＯＳトランジスタＭ５は、ＰＭＯＳトランジスタＭ２に対して適正にスケーリングされて、それらのソースにおける電圧が同一となるようにされる。

態様によっては、電流バイアス要素２０６に、電圧制御または電流制御された抵抗を有するように構成された１つまたは２つ以上の装置、例えばそのトライオード領域で動作する装置などを、追加的または代替的に含めてもよい。 そのような態様においては、そのような要素によって導入された抵抗Ｒ _ＢＩＡＳは、所望の動作パラメータに基づいて、選択的に調節してもよい。 追加的または代替的に、電流バイアス要素２０６の１つまたは２つ以上の構成要素を、周期的なスイッチ制御信号によって選択的に起動して、すなわちスイッチを入れて、例えば、制御してもよい。

本明細書において記述される様々な回路の入力ノード２０８、２１２は、多数の種類の信号源（図示せず）のいずれに結合してもよく、本発明は、いかなる特定の種類の信号源との使用にも限定されるものではない。 態様によっては、例えば、回路を参照バッファとして使用する場合には、入力ノード２０８、２１２は、１つまたは２つ以上の直流（ＤＣ）信号源に結合してもよい。 その他の態様においては、入力ノード２０８、２１２の１つまたは２つ以上を、時間の関数として変化する信号を生成する信号源に結合してもよい。 態様によっては、制御回路（図２〜４に図示せず）は、１つまたは２つ以上の信号源に結合するとともに、入力ノード２０８、２１２に供給される信号を独立に調節するように、そのような信号源を制御するように、構成かつ配設してもよい。

本明細書において考察する様々な回路の出力ノード２１０、２１４は、多数の種類の負荷の任意のものに結合して、それを駆動するのに使用してもよく、本発明は、いかなる特定の種類の負荷での使用に限定されるものではない。 態様によっては、回路は、例えば、参照バッファとして動作して、出力ノード２１０、２１４がそれに接続されている負荷を、１つまたは２つ以上のスイッチドキャパシタ回路（図示せず）の入力として、このスイッチドキャパシタ回路は、クロック同期されたスイッチの動作によって、出力ノード２１０、２１４からそれぞれのキャパシタへ、またはその逆に、電荷が選択的に転送されるように構成かつ配設してもよい。 この種のスイッチドキャパシタ回路の例は、例えば、参照により本明細書に組み入れてある、特許文献１〜３に記載されている。

上記のように、本発明のある態様を実施するために、上述のような特定の種類のバッファや電流バイアス要素を使用することは必要ではない。 相補型バッファ（例えば、ＮＭＯＳソースフォロワとＰＭＯＳソースフォロワ）の間に電流バイアス要素２０６を配置することは、同一のバイアス電流を共有するように２つ以上のバッファを積層できるようにする一方法であるが、その他多数の実装方法も可能である。 ここで、図５を参照して、いくつかの可能な代替実装形態について説明する。

図５に示すように、態様によっては、回路に、バッファの１つ５０２を通過して流れてそれにバイアスをかける零入力電流Ｉ _ＢＩＡＳが、別のバッファ５０４中を流れてそれにバイアスをかけるように、高電圧源ノード２０２（例えば、Ｖ _ＤＤ ）と低電圧源ノード２０４（例えば、ＧＮＤ）との間に積層される、２つ以上のバッファ５０２、５０４（これは任意好適な種類または構成のものでよい）を含めてもよい。 図示した例においては、２つのバッファだけを示しているが、２つのバッファ５０２、５０４と共に、任意の数の追加のバッファを、高電圧源ノード２０２と低電圧源ノード２０４の間に積層してもよいことを理解すべきである。

２つ以上のバッファ５０２、５０４によって共有される電流Ｉ _ＢＩＡＳは、多数の方法の内の任意の方法で設定することが可能であり、本発明は、それを行うためのいかなる特定の回路または技法にも限定されるものではない。 上述の例と関係して考察するように、そのような結果を得る一つの方法は、バッファの間、例えば、図５における場所５０６に電流バイアス要素２０６を導入することである。 そのような方法でバイアス電流Ｉ _ＢＩＡＳを生成することは、例えば、上述した図２〜４の例における場合のように、２つ以上の相補型トランジスタがバッファ５０２、５０４として使用されている場合に意味があるといえる。 他の態様においては、好適な電流バイアス要素２０６を、例えば、場所５０８、５１０のいずれか、または両方に追加的または代替的に配置してもよい。 例えば、バッファ５０２、５０４の両方がＮＭＯＳソースフォロワである場合には、電流バイアス要素２０６を場所５１０に配置して、場所５０６、５０８にいかなる構成要素も配置しないことにも意味がある。 同様に、バッファ５０２、５０４の両方がＰＭＯＳソースフォロワである場合には、電流バイアス要素２０６を場所５０８に配置して、場所５０６、５１０にはいかなる構成要素も配置しないことにも意味がある。

態様によっては、さらに、好適な電流バイアス要素を、場所５０６、５０８、５１０の２つ以上またはおそらく全部に配置してもよい。 その他の態様においては、回路は、いかなる電流バイアス要素を使用することなく、その代わりにバッファ５０２、５０４によって駆動される負荷５１６、５１８の１つまたは２つ以上に依存して、バイアス電流Ｉ _ＢＩＡＳのレベルを設定してもよい。 図５における場所５０６、５０８、５１０における省略符号は、したがって、１つまたは２つ以上の電流バイアス要素２０６、追加のバッファ、その他の回路要素、あるいはおそらく図示した回路ノード間の単なる直接接続、の可能な位置を示すことを意図している。 電流バイアス要素または使用されるその他の構成要素の、特定の数、種類および場所は、使用されるバッファの特定の種類、およびそのようなバッファが使用される特定の環境に応じて選択することができる。

上述の観点に加えて、図５は、異なる信号源５１２、５１４を使用して、バッファ５０２、５０４のそれぞれを駆動する方法、およびそれらのバッファ５０２、５０４によって異なる負荷５１６、５１８を駆動する方法を示している。 上記のように、態様によっては、例えば、バッファ５０２、５０４の１つまたは２つ以上を参照バッファとして使用する場合には、信号源５１２、５１４の１つまたは２つ以上に、直流（ＤＣ）信号源を含めてもよい。 その他の態様においては、信号源５１２、５１４の１つまたは２つ以上を、時間の関数として変化する信号を生成するように構成してもよい。 やはり上述したように、制御回路５２０は、さらに、信号源５１２、５１４の１つまたは２つ以上に結合してもよく、またそのような信号源を制御してバッファ５０２、５０４の入力に供給される信号を独立して調節するように、構成かつ配設してもよい。

態様によっては、バッファ５０２、５０４の１つまたは２つ以上からの出力を、制御回路５２０にフィードバックして、制御回路５２０に信号源５１２、５１４を制御させて、バッファ５０２、５０４の１つまたは２つ以上が、より正確に参照信号を追跡するようにしてもよい。 例えば、信号源５１２の一方または両方に、差分入力とシングルエンド出力を有する、演算増幅器（図示せず）の出力を含めてもよく、制御回路５２０には演算増幅器自体を含めてもよい。 バッファ５０２、５０４の出力を、そのような演算増幅器の反転入力にフィードバックするとともに、参照電圧を増幅器の非反転入力に供給することによって、増幅器は、バッファの出力の電圧が、参照電圧と厳密に一致するようにバッファの入力に供給される信号を制御することになる。 バッファ５０２、５０４の入力と出力の間に固有の電圧差がある態様においては、例えばバッファ５０２、５０４が、（例えば、図２〜４の態様におけるように）特定のゲート・ソース間電圧降下を有するソースフォロワを含む場合には、そのような実装形態によって、演算増幅器の非反転入力に供給される参照電圧を、負荷に対してそのような電圧差を導入することなく、バッファリングすることが可能となる。

上記で考察した他の例と同様に、図５に示された負荷５１６、５１８には、ある数の装置または回路の任意のものを含めてもよく、本発明は、いかなる特定の種類の負荷での使用にも限定されるものではない。 態様によっては、バッファ５０２、５０４は、例えば、参照バッファとして動作させてもよく、またバッファ５０２、５０４によって駆動される負荷５１６、５１８には、１つまたは２つ以上のスイッチドキャパシタ回路（図示せず）を含め、これらのスイッチドキャパシタ回路を、クロックで同期されたスイッチの動作によって電荷がバッファ５０２、５０４の出力からそれぞれのキャパシタへ、またはその逆に選択的に転送されるように構成かつ配設してもよい。 この種のスイッチドキャパシタ回路の例は、例えば、参照によりその全内容を本明細書に組み入れてある、特許文献１〜３に記載されている。

本発明のいくつかの態様を詳細に述べたが、当業者は様々な改変および改良を容易に思いつくであろう。 そのような改変および改良は、本発明の趣旨の範囲に含めることを意図するものである。 したがって、前記の説明は、例としてだけのものであり、限定をするものではない。 本発明は、以下の請求項とその均等物によって定義する内容だけによって限定される。