可変利得多段増幅器及び受信機

本開示は、可変利得多段増幅器及び受信機に関する。

従来、低雑音増幅器(LNA:Low Noise Amplifier)として、信号を増幅する場合の利得を変更可能な可変利得増幅器が知られている。

従来の可変利得増幅器として、第1カスコード増幅器、第2カスコード増幅器、及び利得調節部を備える可変利得増幅器が知られている。第1カスコード増幅器は、第1コモンソーストランジスタと第1コモンゲートトランジスタとを含む。第2カスコード増幅器は、第1カスコード増幅器と差動対をなす、第2コモンソーストランジスタと第2コモンゲートトランジスタとを含む。利得調節部は、第2コモンソーストランジスタのドレインと第2コモンゲートトランジスタのソースとに一端が接続され、第2コモンソーストランジスタのドレインと第2コモンゲートトランジスタのソースとに他端が接続される。また、利得調節部は、制御バイアス電圧によって開閉されるトランジスタ対と抵抗とを含む(例えば、特許文献1参照)。

また、特許文献1の可変利得増幅器は、差動間のインピーダンスを変更することで、利得調整する。

また、従来の可変利得増幅器として、増幅素子、負荷、出力端子、バイアス回路、可変電流原、利得検出回路、及び直流出力電圧検出回路を備える可変利得増幅器が知られている。増幅素子は、制御電極、接地電極及び出力電極を含む。負荷は、増幅素子の出力電極に接続される。出力端子は、増幅素子の出力電極と負荷との接続点に形成される。バイアス回路は、制御電極に接続され、増幅素子の利得を制御するための回路である。可変電流源は、出力電極に接続され、出力端子における直流出力電圧を制御するための電源である。利得検出回路は、出力端子に接続され、増幅素子の利得を検出する。直流出力電圧検出回路は、出力端子に接続され、直流出力電圧を検出する。また、バイアス回路は、利得検出回路の出力によって制御される。可変電流源は、直流出力電圧検出回路の出力によって制御される(例えば特許文献2参照)。

また、特許文献2の可変利得増幅器は、ソース接地増幅回路のゲート電位の制御によって利得を変更する。

特開2006−109409号公報

特開2003−234629号公報

特許文献1,2の可変利得増幅器では、増幅器の利得を制御する場合、増幅器の性能(例えば、周波数特性、雑音特性(NF:Noise Figure)、線形性、耐圧性能)が劣化することがあった。

本開示は、上記事情に鑑みてなされたものであり、増幅器の性能の劣化を抑制して、増幅器の利得を制御できる可変利得多段増幅器及び受信機を提供する。

本開示の可変利得多段増幅器は、複数段の増幅器が直列に接続され、入力信号を増幅する可変利得多段増幅器であって、前記複数段の増幅器のうち、最終段を含み連続する1つ以上の増幅器は、カスコード増幅器を含む、又は、複数の信号経路に分岐されて各信号経路において直列に配置される。

本開示によれば、増幅器の性能の劣化を抑制して、増幅器の利得を制御できる。

第1の実施形態に係る受信機の構成例を示すブロック図

第1の実施形態に係る可変利得増幅器の回路図

(A)第1の実施形態に係るカスコード増幅器の各パラメータをシミュレーションするための回路図、(B)〜(E)第1の実施形態に係るカスコード増幅器の各パラメータのシミュレーション結果の一例を示す模式図

(A),(B)第1の実施形態に係るバイアス回路の構成例を示す模式図

(A),(B)第1の実施形態に係るバイアス回路の構成例を示す模式図

第2の実施形態に係る可変利得増幅器の第1構成例を示す回路図

第2の実施形態に係る可変利得増幅器の第2構成例を示す回路図

第3の実施形態に係る可変利得増幅器の構成例を示す回路図

(A),(B)第3の実施形態に係る可変リアクタンス回路の構成例を示す模式図

第4の実施形態に係るプロセスばらつきの補償フローの一例を示すフローチャート

(A)第4の実施形態に係るDC電位モニタ回路の一例を示す模式図、(B)第4の実施形態に係るDC電位モニタ回路によりモニタリング位置の電位を測定した結果の一例を示す模式図

(A),(B)第4の実施形態に係るプロセスばらつきの補償フローを実行する回路の一例を示すブロック図

(A)第5の実施形態に係る可変利得増幅器の構成例を示す模式図、(B)第5の実施形態に係る可変利得増幅器に含まれる増幅器の第1構成例を示す回路図、(C)第5の実施形態に係る可変利得増幅器に含まれる増幅器の第2構成例を示す回路図

第6の実施形態に係る可変利得増幅回路の構成例を示す模式図

第6の実施形態に係る可変利得増幅回路の構成例を示す模式図

第6の実施形態に係る可変利得増幅回路の構成例を示す模式図

以下、本開示の実施形態について、図面を用いて説明する。

(本開示の一形態を得るに至った経緯) 特許文献1の可変利得増幅器では、信号経路に、トランジスタスイッチの寄生容量と抵抗とを付加することとなる。この寄生容量及び抵抗は、高速動作を妨げるように作用するので、例えば高周波回路(例えばミリ波通信用の回路)に使用される場合、整合ずれによる利得低下が発生することがある。

特許文献2の可変利得増幅器では、ソース接地増幅回路のゲート電位の変化に伴ってトランジスタの入力における整合がずれ、増幅器の特性(例えば、周波数特性、利得特性、雑音特性(NF:Noise Figure)が劣化する可能性がある。この劣化は、例えば、高周波(例えばミリ波)信号を処理する高周波回路に増幅器を用いる場合に、特に 顕著になる。

また、可変利得増幅器において増幅器が増幅器が多段に接続された多段構成とされる場合、各増幅器において順次増幅された結果、後段の増幅器において信号振幅が所定振幅以上となり、耐圧を越えることがある。耐圧とは、例えば、トランジスタの寿命が保証される電圧値を指す。

また、可変利得増幅器を含む受信機は、通信対象の機器と近接された状態(例えば3mmの距離)で通信可能であり、かつ、通信対象の機器と遠く離れた状態(例えば10mの距離)で通信可能であることが望ましい。この場合、受信機と通信対象の機器との間の通信距離が大きく変動するので、利得の制御が困難となる。例えば、近接された状態での通信を基準に可変利得増幅器が設計されると、必要な信号対雑音電力比(SNR:Signal−Noise Ratio)を満たすことが困難となる。また、例えば、遠く離れた状態での通信を基準に可変利得増幅器が設計されると、可変利得増幅器のトランジスタにかかる電圧が耐圧を超えることがある。

以下の実施形態では、増幅器の性能の劣化を抑制して、増幅器の利得を制御できる可変利得多段増幅器及び受信機について説明する。

(第1の実施形態) 図1は、第1の実施形態に係る可変利得受信機10の構成例を示すブロック図である。可変利得受信機10は、アンテナ11、可変利得低雑音増幅器(LNA:Low Noise Amplifier)12、ミクサ回路(MIX)13、参照周波数発振部14、ベースバンド可変利得増幅器(VGA:Variable Gain Amplifier)15、A/D(Analog to Digital)変換処理部16、及びデジタル受信処理部17を有する。

可変利得受信機10は、搬送波周波数f_RFを用いて送信された電磁波21を受信し、この受信信号に対して利得制御とフィルタ処理とを施して、信号成分を抽出する。可変利得受信機10は、抽出された信号成分をデジタル信号に変換し、変換されたデジタル信号に対してデジタル受信処理し、デジタル受信処理された受信データ28を出力する。

アンテナ11は、送信局(不図示)から搬送波周波数f_RFを用いて送信された電磁波21を受信し、受信された信号をアナログRF(Radio Frequency)信号22に変換する。

可変利得低雑音増幅器12は、アンテナ11からのアナログRF信号22を増幅して出力する。つまり、アナログRF信号22は、増幅対象となる入力信号の一例である。また、可変利得低雑音増幅器12は、可変利得多段増幅器の一例である。

ミクサ回路13は、増幅されたアナログRF信号23と参照周波数信号24とを入力とし、アナログRF信号23を離散時間的に周波数変換してベースバンド信号25を出力する。なお、ミクサ回路13は、ベースバンド信号25の代わりに、中間周波数(IF:Intermediate Frequency)信号を出力してもよい。ミクサ回路13は、周波数変換部の一例である。

参照周波数発振部14は、ミクサ回路13による周波数変換処理に用いられる参照周波数信号24を生成し、ミクサ回路13へ出力する。

ベースバンド可変利得増幅器15は、ベースバンド信号25に対して、利得調整とフィ ルタ処理とを施し、ベースバンド信号26を出力する。

A/D変換処理部16は、入力されるベースバンド信号26を所定のサンプリング周波数を用いてデジタル値に量子化し、変換されたデジタルベースバンド信号27を出力する。

デジタル受信処理部17は、入力されるデジタルベースバンド信号27に対して、所定のデジタル受信処理(例えば、復調処理、復号処理)を行い、得られた受信データ28を出力する。デジタル受信処理部17は、信号処理部の一例である。

次に、可変利得低雑音増幅器12の構成例について説明する。 図2は、可変利得増幅器100の構成例を示す回路図である。可変利得増幅器100は、可変利得低雑音増幅器12の一部又は全部である。可変利得増幅器100は、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。

可変利得増幅器100は、入力整合回路110、カスコード増幅器(カスコード増幅回路)120、固定バイアス回路130、可変バイアス回路140、可変バイアス回路150、中間整合回路160、及び出力整合回路170を有する。

図2では、カスコード増幅器120は、第1のカスコード増幅器120A及び第2のカスコード増幅器120Bを含む。各カスコード増幅器120A,120Bにおいて共通に説明する場合には、単に、カスコード増幅器120と称する。

カスコード増幅器120は、カスコード接続された複数のトランジスタを含む。具体的には、カスコード増幅器120は、カスコード第1トランジスタ121と、カスコード第2トランジスタ122と、を含む。

なお、カスコード第1トランジスタ121のゲート121gを、「第1ゲート」とも称する。カスコード第2トランジスタ122のゲート122gを、「第2ゲート」とも称する。図2では、カスコード第1トランジスタ121は、下側に配置され、ソース接地回路に含まれる。図2では、カスコード第2トランジスタ122は、上側に配置され、ゲート接地回路に含まれる。

カスコード第1トランジスタ121は、第1のトランジスタの一例であり、カスコード第2トランジスタ122は、第2のトランジスタの一例である。第1ゲート121g及び第2ゲート122gは、トランジスタの制御入力端子の一例である。

固定バイアス回路130は、第1ゲート121gに印加される固定(不変)のバイアス電圧を生成する回路である。可変バイアス回路140は、第1ゲート121gに印加される可変のバイアス電圧を生成する回路である。可変バイアス回路150は、第2ゲート122gに印加される可変のバイアス電圧を生成する回路である。可変バイアス回路150は、バイアス電圧を制御するバイアス電圧制御部の一例である。

次に、可変利得増幅器100の動作例について説明する。

アンテナ11(図1参照)から入力された高周波の入力信号は、入力整合回路110を介して、第1のカスコード増幅器120Aに入力される。この場合、入力整合回路110は、第1のカスコード増幅器120Aの入力インピーダンスが、アンテナ11の出力インピーダンスの複素共役値になるように、インピーダンス変換する。

第1のカスコード増幅器120Aの第1ゲート121gに入力された信号は、第1のカスコード増幅器120Aによって増幅される。増幅された信号は、第1のカスコード増幅器120Aのカスコード第2トランジスタ122のドレインに出力される。

第1のカスコード増幅器120Aのカスコード第2トランジスタ122のドレインから出力された高周波信号は、中間整合回路160を介して第2のカスコード増幅器120Bの第1ゲート121gに入力される。この場合、中間整合回路160は、第2のカスコード増幅器120Bの入力インピーダンスが、第1のカスコード増幅器120Aの出力インピーダンスの複素共役値になるように、インピーダンス変換する。つまり、中間整合回路160は、隣接するカスコード増幅器120の出力インピーダンス(前段側)と入力インピーダンス(後段側)を整合する。

第2のカスコード増幅器120Bの第1ゲート121gに入力された信号は、第2のカスコード増幅器120Bによって増幅される。増幅された信号は、第2のカスコード増幅器120Bのカスコード第2トランジスタ122のドレインに出力される。

第2のカスコード増幅器120Bのカスコード第2トランジスタ122のドレインから出力された高周波信号は、出力整合回路170を介してミクサ回路13(図1参照)に入力される。この場合、出力整合回路170は、第2のカスコード増幅器120Bの出力インピーダンスが、ミクサ回路13の入力インピーダンスの複素共役値になるように、インピーダンス変換する。

次に、可変利得増幅器100の設計方法について説明する。

例えば、まず、可変利得受信機10と送信機(不図示)との間の最長距離における感度点付近において、可変利得増幅器100を考える。感度点とは、可変利得受信機10が通信可能な最小受信電力を指す。この場合に、可変利得増幅器100の利得、帯域内偏差、雑音指数が所定基準を満たすように(規格に定められた通信性能を持ち、製品として必要な通信性能を持つように)、可変利得増幅器100における各回路が設計される(高利得モードの設計)。

また、可変利得受信機10と送信機とが近づくと、可変利得受信機10のSNRが所定基準を十分満たすようになる。この場合、可変利得増幅器100が、可変利得増幅器100の歪みと耐圧の性能を高めるために、低利得モードに移行してもよい。低利得モードに移行する場合、低利得モードとして利得が異なるモードが複数段階あってもよい。

なお、高利得モード、低利得モードの切り替えは、例えば可変バイアス回路140,150により生成されるバイアス電圧の大きさに応じて変化する。例えば、バイアス電圧が高い場合には高利得モードとなり、バイアス電圧が低い場合には低利得モードとなる。

可変利得増幅器100は、例えば、可能な限り高利得モードを維持し、高利得モードにおいて、歪みや耐圧性能が限界に達した場合に低利得モードに切り替える。低利得モードでは、所定のSNRを満たし、例えば利得切り替え点において必要なSNRを確保可能な利得に設定し、可能な限り、大きな入力電圧にして耐圧できることが求められる。

図2に示した可変利得増幅器100では、2つのカスコード増幅器120が直列に接続される。複数のカスコード増幅器120のうち、入力側に位置する第1のカスコード増幅器120Aでは、第2ゲート122gの電位Vg2を調整し、出力側に位置する第2のカスコード増幅器120Bでは、第1ゲート121gの電位Vg1を調整する。これにより、増幅器の性能の劣化を抑制して、可変利得増幅器100の利得を調整できる。

ここで、カスコード増幅器120の第1ゲート121g及び第2ゲート122gによる利得調整について説明する。

まず、第1ゲート121gによる利得調整について説明する。第1ゲート121gの電位Vg1を下げることによってカスコード増幅器120の利得を低下させる場合、利得低下に伴ってカスコード第1トランジスタ121のゲート−ソース間の容量が変化する。そのため、カスコード増幅器120の入力側における整合がずれる。

一方、利得低下に対して、カスコード第1トランジスタ121のドレイン−ソース間の電圧の変化は小さいため、カスコード第1トランジスタ121とカスコード第2トランジスタ122のいずれか一方に信号電圧が偏ってかかることが少ない。信号電圧の偏りが少ないことは、カスコード増幅器120の耐圧性能が高いことを意味する。

また、第1ゲート121gの電位Vg2の低下に対して、カスコード増幅器120を流れる電流の低下が大きいので、利得低下に伴って、カスコード増幅器120の消費電流を低減できる。

次に、第2ゲート122gによる利得調整について説明する。第2ゲート122gの電位Vg2を下げることによってカスコード増幅器120の利得を低下させるとする。この場合、利得低下に伴うカスコード第1トランジスタ121のゲート−ソース間の容量の変化量は、比較的小さい。そのため、第1ゲート121gの調整に比べると、カスコード増幅器120の入力側における整合のずれは小さい。

一方、カスコード増幅器120の利得低下に伴って、カスコード第1トランジスタ121のドレイン−ソース間電圧が低下するため、カスコード第2トランジスタ122に信号電圧の大半が偏ってかかる。信号電圧が偏ってかかること、つまり信号電圧の偏りが多いことは、カスコード増幅器120の耐圧性能が低いことを意味する。

このように、第1ゲート121gによる利得調整によれば、第2ゲート122gの利得調整と比較すると、カスコード増幅器120の入力側における整合の劣化を招くが、カスコード増幅器120を省電力化でき、カスコード増幅器120の耐圧性能を向上できる。また、第2ゲート122gによる利得調整によれば、第1ゲート121gによる利得調整と比較すると、カスコード増幅器120の耐圧性能の劣化を招くが、カスコード増幅器120の入力側における整合の劣化を抑制できる。

図3(A)〜(E)は、トランスより入出力整合された1段のカスコード増幅器120のSパラメータのシミュレーション結果の一例を示す模式図である。ここでは、カスコード第1トランジスタ121のドレイン電圧をVd1とする。

図3(B)では、特性C1は、第1ゲート121gの電位Vg1を調整した場合の電圧Vd1を示す。特性C2は、第2ゲート122gの電位Vg2を調整した場合の電圧Vd1を示す。

図3(B)では、第1ゲート121gの電位Vg1を調整(例えば0〜1mVにおいて調整)した場合、電圧vd1は所定電位(例えば200mv)を維持でき、電圧Vd1が電位Vg1以上となるので、カスコード第2トランジスタ122にかかる電圧は低い。一方、第2ゲート122gの電位Vg2を調整した場合、電圧vd1は所定電位を維持できず、電位Vg2が電圧Vd1以下となるので、カスコード第2トランジスタ122に高電圧がかかる。

図3(C)は、カスコード増幅器120のSパラメータの1つであるS11のパラメータを示す模式図である。S11のパラメータは、カスコード増幅器120に含まれる各トランジスタの入力側のインピーダンスを示し、入力端子(IN)からカスコード増幅器120を見た場合の反射係数を示す。

図3(C)では、実線により示された特性は、第1ゲート121gの電位Vg1を調整した場合の周波数とS11のパラメータとの関係性の一例を示し、実線の異なる複数の特性は、電位Vg1を変化させた場合を示す。図3(C)では、点線により示された特性は、第2ゲート122gの電位Vg2を調整した場合の周波数とS11のパラメータとの関係の一例を示し、実線の異なる複数の特性は、電位Vg2を変化させた場合を示す。

S11のパラメータは、第2ゲート122gの電位Vg2の調整では、WiGigに使用される57〜65GHz付近の広い周波数範囲にわたって−10dB以下の値を維持する。一方、第1ゲート121gの電位Vg1の調整では、第1ゲート121gの利得を低下させた場合に、−10dB以上となる周波数範囲がある。

つまり、第1ゲート121gの電位Vg1を調整した場合、カスコード増幅器120の入力側のインピーダンスの整合が劣化することが理解できる。また、第2ゲート122gの電位Vg2を調整した場合、カスコード増幅器120の入力側のインピーダンスの整合の劣化を抑制できることが理解できる。

図3(D)は、カスコード増幅器120のSパラメータの1つであるS21のパラメータを示す模式図である。S21のパラメータは、カスコード増幅器120に含まれる各トランジスタのゲイン特性を示す。

図3(D)では、実線により示された特性は、第1ゲート121gの電位Vg1を調整した場合の周波数とS21のパラメータとの関係の一例を示し、実線の異なる複数の特性は、電位Vg1を変化させた場合を示す。図3(D)では、点線により示された特性は、第2ゲート122gの電位Vg2を調整した場合の周波数とS21のパラメータとの関係の一例を示し、実線の異なる複数の特性は、電位Vg2を変化させた場合を示す。

図3(D)では、周波数が60GHz付近の場合に、利得が最大化されることを理解できる。従って、このカスコード増幅器120を用いることで、例えば60GHzのミリ波帯の信号を感度良く受信できることが理解できる。

図3(E)は、カスコード増幅器120のSパラメータの1つであるS22のパラメータを示す模式図である。S22のパラメータは、出力端子(OUT)からカスコード増幅器120を見た場合の反射係数を示す。

図3(E)では、実線により示された特性は、第1ゲート121gの電位Vg1を調整した場合の周波数とS22のパラメータとの関係性の一例を示し、実線の異なる複数の特性は、電位Vg1を変化させた場合を示す。図3(E)では、点線により示された特性は、第2ゲート122gの電位Vg2を調整した場合の周波数とS22のパラメータとの関係の一例を示し、実線の異なる複数の特性は、電位Vg2を変化させた場合を示す。

S22のパラメータは、第1ゲート121gの電位Vg1及び第2ゲート122gの電位Vg2の調整において共に、60GHz付近において特性の値が小さくなっており、各特性のばらつきが少なく、整合の劣化が小さいことが理解できる。

図2に示したように、可変利得増幅器100では、第1のカスコード増幅器120Aの第2ゲート122gに、可変バイアス回路150が接続され、第2のカスコード増幅器120Bの第1ゲート121gに、可変バイアス回路140が接続される。

例えば、第2ゲート122gの電位Vg2の調整により、第1のカスコード増幅器120Aの利得を低下させるとする。この場合、第1のカスコード増幅器120Aは、アンテナ11(図1参照)と好適に整合できる。

また、例えば、第1ゲート121gの電位Vg1を調整することにより、第2のカスコード増幅器120Bの利得を低下させるとする。この場合、第2のカスコード増幅器120Bにおいて、信号振幅が大きくなり、耐圧を越えることを抑制できる。

このような可変利得増幅器100によれば、カスコード増幅器120の入力側の整合の劣化を抑制し、カスコード増幅器120の耐圧の仕様も満足して、利得制御できる。

次に、バイアス回路の構成例について説明する。

図4(A)は、固定バイアス回路130の構成例を示す回路図である。図4(A)では、固定バイアス回路130と第1のカスコード増幅器120Aとが、カレントミラーの構造になるように接続される。これにより、参照電流IrefのM倍の電流が第1のカスコード増幅器120Aのトランジスタに流れるようにする。Mは、任意の整数である。

図4(B)に可変バイアス回路150の構成例を示す回路図である。図4(B)では、可変バイアス回路150と第2のカスコード増幅器120Bとが、カレントミラーの構造になるように接続される。可変バイアス回路150のスイッチSW1のON/OFFにより、第2のカスコード増幅器120Bのトランジスタに流れる電流量を制御する。なお、スイッチSW1の制御は、例えば、可変利得受信機10における図示しない制御部により行われる。

可変利得増幅器100は、受信電力が大きい場合には低利得モードで動作し、受信電力が小さい場合には高利得モードで動作する。SNRと耐圧の観点から、利得切り替え点(ある受信電力)において、図4(B)のスイッチSW1のON/OFFを切り替えることで利得を切り替える。例えば、スイッチSW1が全てONにされた場合には、高利得モードとして、比較的高い電圧が、第2のカスコード増幅器120Bの第1ゲート121gに印加される。また、例えば、スイッチSW1の1つのスイッチがONにされた場合には、低利得モードとして、比較的低い電圧が、第2のカスコード増幅器120Bの第1ゲート121gに印加される。 利得切り替え点の決定方法には、様々な方法がある。例えば、高利得モードにおいて、トランジスタにかかる電圧振幅がトランジスタの耐圧を越える受信電力が、利得切り替え点として選択される。

図5(A),(B)は、可変バイアス回路140の構成例を示す回路図である。図5(A)では、制御信号SELがHighかLowかに応じて、第1のカスコード増幅器120Aの第2ゲート122gに対して、参照電流Irefが流れる抵抗の参照電位を印加するか、VDDを印加するか、が選択される。この選択は、例えば、制御部(不図示)により行われる。

図5(A)では、利得切り替え点(ある受信電力)において、スイッチに印加する電位を選択して、利得を切り替える。例えば、制御信号SELがLowの場合には、高利得モードとして、比較的高い電圧が、第1のカスコード増幅器120Aの第2ゲート122g に印加される。また、例えば、制御信号SELがHighの場合には、低利得モードとして、比較的低い電圧が、第1のカスコード増幅器120Aの第2ゲート122gに印加される。

図5(B)では、参照電流Irefを出力する電流源に接続された複数の抵抗のうち、どの抵抗と第1のカスコード増幅器120Aとを接続するかをスイッチL1,L2,L3により選択することによって、第2ゲート122gに印加される電圧を選択する。

図5(B)では、利得切り替え点(ある受信電力)において、スイッチL1,L2,L3を選択して、利得を切り替える。例えば、スイッチL1が選択された場合には、高利得モードとして、比較的高い電圧が、第1のカスコード増幅器120Aの第2ゲート122gに印加される。また、例えば、スイッチL2が選択された場合には、中利得モードとして、中程度の電圧が、第1のカスコード増幅器120Aの第2ゲート122gに印加される。また、例えば、スイッチL3が選択された場合には、低利得モードとして、比較的低い電圧が、第1のカスコード増幅器120Aの第2ゲート122gに印加される。

可変利得増幅器100によれば、前段側に位置する第1のカスコード増幅器120Aの第2ゲート122gの電位を調整することで、可変利得増幅器100の入力側の整合の劣化を抑制できる。整合の劣化を抑制することで、可変利得増幅器100において信号帯域内の受信電力偏差を抑制できるので、例えば可変利得増幅器100がミリ波回路に適用される場合でも、通信品質の低下を抑制できる。

また、後段側に位置する第2のカスコード増幅器120Bの第1ゲート121gの電位を調整することで、カスコード増幅器120を省電力化でき、カスコード増幅器120の耐圧性能を向上できる。

従って、高周波信号を扱う多段構成の可変利得増幅器100において、可変利得増幅器100の性能(例えば、周波数特性、雑音特性、線形性、耐圧性能)の劣化を抑制し、可変利得増幅器100の利得を変更できる。

また、可変利得増幅器100は、入力信号として差動信号ではなくシングルエンド信号を用いるので、差動信号を用いる場合と比較すると、消費電力及び実装面積を低減(例えば半減)できる。つまり、回路規模を縮小でき、省電力化できる。従って、例えば、可変利得増幅器100の面積を極力小さくして、感度点付近において可変利得増幅器100の性能に与える影響を抑制し、低利得モードに移行することも可能である。

また、可変利得増幅器100は、通信先の機器との間で近接通信する場合に低利得モードで動作する場合でも、通信先の機器との間で遠く離れて通信する場合に高利得モードで動作する場合でも、同一の可変利得増幅器を用いることができる。従って、可変利得増幅器100に要するコストを削減できる。

また、可変利得増幅器100は、高利得モードと低利得モードとを短時間に利得を切り替えでき、例えば、Wigig規格に記述された切り替え時間の制限を満たすことができる。なお、利得切り替え時間の観点において、WiGig規格を満たすためには、例えば、2段階程度の利得設定が適切と考えられる。

また、可変利得受信機10は、可変利得増幅器100を含むので、可変利得増幅器100と同様の作用効果が得られる。

(第2の実施形態) 第1の実施形態では、カスコード増幅器120が2段直列に接続されることを例示したが、第2の実施形態では、カスコード増幅器120がN段直列に接続されることを想定する。なお、N≧2である。第1の実施形態は、本実施形態において、N=2の場合を抜粋した形態とも言える。

図6は、第2の実施形態に係る可変利得増幅器100Bの構成例を示す回路図である。可変利得増幅器100Bは、可変利得低雑音増幅器12(図1参照)の一部又は全部である。可変利得増幅器100Bは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。

可変利得増幅器100Bは、入力整合回路110、カスコード増幅器120、バイアス回路230、可変バイアス回路140、中間整合回路160、及び出力整合回路170を有する。可変利得増幅器100Bにおいて、可変利得増幅器100と同様の構成については、同一の符号を付し、説明を省略又は簡略化する。

複数のカスコード増幅器120の初段をA段、最終段をN段とする。カスコード増幅器120は、N個のカスコード増幅器120A,・・・,120Nを含む。バイアス回路230は、N個のバイアス回路230A,・・・,230Nを含み、各カスコード増幅器120に接続される。バイアス回路230は、固定バイアス回路130又は可変バイアス回路150と同様である。また、可変バイアス回路140は、少なくとも可変バイアス回路140Aを含み、可変バイアス回路140Aはカスコード増幅器120Aに接続される。また、中間整合回路160は、隣接するカスコード増幅器120間に配置され、(N−1)個の中間整合回路160A,・・・、160(N−1)を含む。

図6では、カスコード増幅器120の第1ゲート121gに電圧を印加するためのバイアス回路230として、固定バイアス回路と可変バイアス回路とが使用される。例えば、初段のカスコード増幅器120Aには、固定バイアス回路としてのバイアス回路230Aが接続され、最終段のカスコード増幅器120Nには、可変バイアス回路としてのバイアス回路230Nが接続される。

可変利得増幅器100Bの入力側(前段側)に配置されたカスコード増幅器120Aでは、第2ゲート122gの電位Vg2の調整により利得が切り替えられる。可変利得増幅器100Bの出力側(後段側)に配置されたカスコード増幅器120では、第1ゲート121gの電位Vg1の調整により利得が切り替えられる。

(n1−1)段までのカスコード増幅器では、第1ゲート121gの電位Vg1が調整され、n1段以降のカスコード増幅器では、第2ゲート122gの電位Vg2が調整される。

ここで、各段のカスコード増幅器120の利得を同一の利得G1とする。電位Vg2の制御によって利得を低下させた場合、カスコード増幅器120にかかる電圧はほとんどが上側のトランジスタ(カスコード第2トランジスタ122)にかかる。そのため、可変利得増幅器100への入力振幅(ゲート電圧の振幅)を「A1」、可変利得増幅器100の段数を「n1」(変数)、トランジスタの許容最大電圧を「Vm1」とすると、以下の関係にある(n1−1)段目までが電位Vg2による利得低下制御が許され、n1段目からは電位Vg1による利得低下制御が必要となる。 Vm1>A1×(n1−1)×G1 ・・・(式1)

よって、1段目〜(n1−1)段目のカスコード増幅器120では、第1ゲート121gの電位Vg1を調整し、n1〜N段目のカスコード増幅器120では、第2ゲート12 2gの電位Vg2を調整した場合、可変利得増幅器100Bの耐圧性能を向上できる。

図7は、第2の実施形態に係る可変利得増幅器100Cの構成例を示す回路図である。可変利得増幅器100Cは、可変利得低雑音増幅器12(図1参照)の一部又は全部である。可変利得増幅器100Cは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。可変利得増幅器100Cは、可変利得増幅器100Bの変形例である。可変利得増幅器100Cにおいて、可変利得増幅器100,100Bと同様の構成については、同一の符号を付し、説明を省略又は簡略化する。

可変利得増幅器100Cでは、各カスコード増幅器120の第2ゲート122gに、可変バイアス回路140(140A,・・・,140N)が接続される。また、各カスコード増幅器120の第1ゲート121gに、可変バイアス回路150(150A,・・・,150N)が接続される。このように、各ゲートに可変バイアス回路140,150が接続されることで、カスコード増幅器120の利得を切り替えるために追加する回路の利得調整の多様性を増大できる。

例えば、可変利得増幅器100Cの入力側に配置されたカスコード増幅器120Aでは、第2ゲート122gの電位Vg2の制御によって利得が切り替えられる。また、出力側に配置されたカスコード増幅器120Nでは、第1ゲート121gの電位Vg2の調整によって利得が切り替えられる。また、可変利得増幅器100Cは、必要に応じて、各段の第1ゲート121gの電位Vg1又は第2ゲート122gの電位Vg2の両方又はいずれか一方を制御する。

このように、可変利得増幅器100Bによれば、可変利得増幅器100Cと比較すると、可変バイアス回路の数が少ないので、これにより、可変利得増幅器100Bの利得を切り替えるために追加する回路数を抑制できる。また、回路構成を単純化できる。

また、可変利得増幅器100Cによれば、可変利得増幅器100Bと比較すると、バイアス回路として全て可変バイアス回路を用いるので、各第1ゲート121g及び各第2ゲート122gの電位を調整できるので、利得の調整をより柔軟に実施できる。従って、可変利得増幅器100Cの出力として、所望の電圧を取得できる。

また、高周波信号(例えばミリ波信号)を扱う増幅器は、1段あたりの増幅度が小さく、増幅器が多段に接続された多段構成とされることが多い。多段構成の増幅器では、各増幅器において順次増幅された結果、後段の増幅器において信号振幅が大きくなるが、可変利得増幅器100B,100Cによれば、耐圧性能を向上できる。

(第3の実施形態) 第1の実施形態及び第2の実施形態では、バイアス回路によりカスコード増幅器120の利得を制御することを例示した。第3の実施形態では、リアクタンスの制御によりカスコード増幅器120の利得を制御することを想定する。

図8は、第3の実施形態に係る可変利得増幅器100Dの構成例を示す回路図である。可変利得増幅器100Dは、可変利得低雑音増幅器12(図1参照)の一部又は全部である。可変利得増幅器100Dは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。可変利得増幅器100Dにおいて、可変利得増幅器100,100B,100Cと同様の構成については、同一の符号を付し、説明を省略又は簡略化する。可変利得増幅器100Dは、可変利得増幅器100と比較すると、可変バイアス回路150の代わりに可変リアクタンス回路250を備える。

可変利得増幅器100Dでは、第2のカスコード増幅器120Bの利得が、トランスとしての中間整合回路160に接続された可変リアクタンス回路250により制御される。可変リアクタンス回路250は、第2のカスコード増幅器120Bのカスコード第1トランジスタ121の入力側(例えば中間整合回路160)のリアクタンスを制御する。つまり、可変リアクタンス回路250は、リアクタンス制御部の一例である。

図9(A),(B)は、可変リアクタンス回路250の構成例を示す回路図である。図9(A)に示す可変リアクタンス回路250は、スイッチSW2のオンオフ制御によって、第2のカスコード増幅器120Bに接続する容量の値を切り替える。

図9(B)に示す可変リアクタンス回路250は、MOS(Metal Oxide Semiconductor)バラクタ250aを含む。MOSバラクタ250aは、MOSバラクタ250aに印加されるバイアス電位の制御によって、第2のカスコード増幅器120Bに接続する容量の値を制御する。

なお、図9(A)におけるスイッチSW2及び図9(B)におけるバイアス電位の制御は、例えば、制御部(不図示)により行われる。図9(A),(B)のいずれにおいても、容量の値が切り替えられることで、例えば高利得モード、低利得モードが切り替えられる。

可変利得増幅器100Dによれば、リアクタンスを制御するので、第2のカスコード増幅器120Bのカスコード第1トランジスタ121のドレイン−ソース間の電圧Vdsを低下させずに利得制御できる。そのため、可変リアクタンス回路250を用いる場合、可変バイアス回路140を用いる場合と比較すると、カスコード第2トランジスタ122のドレイン−ソース間の電圧の上昇を抑制できるので、耐圧性能の観点で有利である。

なお、本実施形態では、第2のカスコード増幅器120Bにリアクタンス回路が接続されることを主に例示したが、可変利得増幅器100Dにおける他のカスコード増幅器120に可変リアクタンス回路が接続されてもよい。

また、本実施形態では、第1の実施形態と同様に、2段のカスコード増幅器120を含む可変利得増幅器を例示したが、第2の実施形態と同様に、N段のカスコード増幅器120を含む可変利得増幅器でもよい。

(第4の実施形態) 例えば、プロセス、電源電圧、又は温度(PVT:Process Supply Voltage,Temperature)のばらつき(PVTばらつき)は、回路特性を変化させる。このPVTばらつきによる回路特性への影響は、高周波回路(例えばミリ波回路)では特に顕著となる。

例えば、送信機が遠くから徐々に受信機に近づき、受信電力が非常に小さい状態から受信電力が増加していく場合を考える。可変利得増幅器は、受信電力が小さいときには高利得モードで動作するが、受信電力が大きくなってトランジスタの耐圧を越える受信電力になると、低利得モードに移行する。

ここで、PVTばらつきによる利得変動が±10dBあるときの利得切り替え点(受信電力)の設計を考える。

高利得モードでのPVTばらつきの最大利得条件において、トランジスタにかかる電圧がいずれも耐圧を超えないようにしなければならない。そのため、PVTばらつきがない ときのゲイン切り替え点に比べて、10dB低い受信電力を利得切り替え点とする必要がある。これによって、利得切り替え点のSNRが10dB低下する。 さらに、高利得モードから低利得モードへ切り替えられた場合、低利得モードにおいて通信のために必要なSNRを確保しなければならない。低利得モードでのワーストケースは、PVTばらつきによって最小利得条件となる場合である。この場合、利得が10dB低下し、NFが増加するため、更に10dB以上のSNRが低下する。

合計として、PVTばらつきがある場合には、PVTばらつきがない場合に比べて、低利得モードでのSNRが20dB以上劣化する。この場合、ゲイン切り替え点で必要なSNRを確保することは非常に困難である。耐圧性能を犠牲にするか、利得切り替え点で通信が切れることを許容するか、のいずれかを求められるが、どちらも製品として許され難いものである。

従って、耐圧及びSNRの観点でも、PVTばらつきの影響を抑制することが重要となる。

電源電圧の変動又はばらつきは、LDO(Low Drop Out)を用いることによって、影響を小さくできる。LDOは、低い入出力電位差でも動作するリニアレギュレータである。

温度の変動又はばらつきは、図4(A),(B)に示したバイアス回路の参照電流Irefを工夫することで、影響を小さくできる。例えば、図4(A),(B)に示した参照電流Irefの値に温度傾斜を持たせることにより、温度による可変利得増幅器の利得変動を抑制できる。例えば、温度に依存しない参照電流1/R及び温度に依存する参照電流Vt/Rに対して、カレントミラーの構造を用いて重み付けし、図4(B)と同様の回路によって合計することで、参照電流Irefの温度傾斜を自由に設定できる。 (参照電流Vt/R、参照電流1/Rの具体的な構造は参考文献参照)。 (参考文献:Behzad Razabi著,黒田忠広監訳,“アナログCMOS集積回路の設計 応用編,”丸善株式会社,pp.477,July,2000)

このように、電源電圧及び温度の変動又はばらつきに対しては、比較的補償し易い。

ここでは、プロセスばらつき(製造ばらつき)を抑える手法を提案する。図10は、プロセスばらつきの補償フローの一例を示すフローチャートである。図10の処理により、可変利得増幅器を制御するための制御パラメータを設定する。なお、プロセスばらつきは、トランジスタ毎に発生し、トランジスタが多数集積されて、IC(Integrated Circuit)が形成される。図10では、IC毎に補償フローを実行する。

なお、ICには、例えば、可変利得増幅器100E(例えば、図12(A),(B)参照)が含まれる。可変利得増幅器100Eは、例えば、可変利得増幅器100,100B,100C,100Dのいずれかを含む。可変利得増幅器100Eは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。また、ICには、可変利得受信機10Eが含まれてもよい。

まず、制御部(不図示)が、可変利得増幅器100EのDC電位モニタ回路310を起動し、モニタリング位置での電位を監視する(S101)。モニタリング位置は、例えば、後述する図11(A)の点Aである。

続いて、制御部(不図示)は、変数Xに、DC電位モニタ回路310により取得されたモニタ値を保持させる。このモニタ値は、例えば、後述する図11(A)におけるダイオード接続されたトランジスタのゲート電位(図11(A)の点Aの電位)の値である。

続いて、制御部(不図示)は、変数Xを所定の閾値(th_ss,ts_ff)と比較し、補償対象のICを、SS(Slow−Slow),TT(Typical),FF(Fast−Fast)のいずれかに分類する(S103,S104)。また、制御部(不図示)は、ICの分類結果としてのSS、TT、又はFFの値に応じて、制御値を設定する(S105,S106,S107)。この制御値は、例えば、プロセスばらつきの状態を示す値である。

SSは、ICに含まれるトランジスタの閾値電圧が所定範囲より高く、ICの動作が比較的低速であることを示す。FFは、ICに含まれるトランジスタの閾値電圧が所定範囲より低く、ICの動作が比較的高速であることを示す。TTは、ICに含まれるトランジスタの閾値電圧が所定範囲内であり、ICの動作がSSより高速であり、FFより低速であることを示す。

なお、図10では、プロセスばらつきを3段階に分類したが、例えばルックアップテーブルを用いて、より細かくプロセスばらつきが分類されてもよい。

プロセスばらつきは、製造されたICの閾値電圧Vthのばらつきであり、時々刻々と変化するものではない。そのため、図10に示した補償フローは、例えば、工場でのIC検査時、又は、ICの電源投入時、に実行される。

工場でのIC検査時に補償フローを実行する場合、図10に示した制御値の設定(S105,S106,S107)は、例えば、IC内に用意される電気ヒューズに書き込まれる。電気ヒューズを用いることで、ICを低コストに実装でき、ICが実装される可変利得増幅器を低コスト化できる。

ICの電源投入時に行う場合、例えば、ICのデジタル制御回路内に、図10の補償フローをコンピュータに実行させるための補償プログラムを記録することを想定している。これにより、ICの出荷後であっても、任意のタイミングで補償フローを実行でき、ICのプロセスばらつきを検出できる。

図11(A)は、DC電位モニタ回路310の一例を示す回路図である。DC電位モニタ回路310では、ダイオード接続されたNMOS(Negative channel MOS)トランジスタ311に、電源電圧と温度とに依存しない参照電流(例えば、参照電流1/R)を出力する電流源312が接続されている。DC電位モニタ回路310により、NMOSトランジスタ311のゲート電位(点Aの電位)を監視する(図10のS101参照)。

点Aの電位を検出することで、NMOSトランジスタ311のプロセスばらつきを判別でき、DC電位モニタ回路310が実装されたICのプロセスばらつきを判別できる。従って、DC電位モニタ回路310は、増幅器のプロセスばらつきを検出するプロセスばらつき検出部の一例である。

図11(B)は、図11(A)のDC電位モニタ回路310によりモニタリング位置(点A)の電位を測定した結果の一例を示す模式図である。図11(B)を参照すると、測定サンプルに応じて、TTと推定される領域、FFと推定される領域、SSと推定される領域に、点Aの電圧値が分離されていることが理解できる。

従って、TTと推定される領域とFFと推定される領域との間に閾値th_ffが設定されることで、TTとFFとを容易に判別できる。また、TTと推定される領域とSSと 推定される領域との間に閾値th_ssが設定されることで、TTとSSとを容易に判別できる。このように、DC電位モニタ回路310を用いることで、ICのプロセスばらつきがSS,TT,FFのいずれであるか容易に判別できる。 なお、プロセスモニタ回路として、電流調整用に使用されているカレントミラーを利用すれば、プロセスモニタ回路を追加で実装する必要がない。

図12(A),(B)は、図10の補償フローの実行する回路例を示すブロック図である。図12(A)は、工場でIC検査する場合の検査機320及び可変利得増幅器100Eを含む回路図である。図12(A)では、IC外部の検査機320により、図10に示した補償フローを実行する。図12(A)に示す回路は、DC電位モニタ回路310、検査機320、可変バイアス回路350、及び可変利得増幅器100Eを含む。DC電位モニタ回路310、可変バイアス回路350、及び可変利得増幅器100Eは、例えば同一のIC内に実装され、検査機320が外部装置として別個に用意される。図12(A)のIC内の構成は、例えば、可変利得受信機10Eの一部が示されたものでもよい。

検査機320は、例えばROM(Read Only Memory)、CPU(Central Processing Unit)を有する。検査機320は、例えば、ROMに記憶された補償プログラムをCPUにより実行し、可変バイアス回路350に対して制御信号を送る。制御信号は、例えば、ICのプロセスばらつきに応じた制御値A,B,Cの情報を含む。

可変バイアス回路350は、例えば、第1〜第3の実施形態において説明した可変バイアス回路140,150等と同様の回路を含み、検査機320から制御信号を取得する。従って、ICのプロセスばらつきを考慮して、バイアス電圧を生成し、例えば可変利得増幅器100Eのカスコード増幅器120へバイアス電圧を制御し、供給できる。

図12(A)の構成例によれば、IC外部の検査機320を用いて、プロセスばらつきを検査し、検査結果を可変バイアス回路350へ出力する。従って、プロセスばらつきを考慮したバイアス電圧が可変利得増幅器100Eへ供給されるので、可変利得増幅器100Eが所望の動作を実施するか否かを検査できる。また、プロセスばらつきの検査をIC出荷前の工場内で完結できる。

図12(B)は、電源投入時にプロセスばらつきを検査する場合の可変利得増幅器100Eを含む回路図である。IC内部の可変利得受信機10Eは、DC電位モニタ回路310、ADC(Analog to Digital Converter)330、制御ユニット340、可変バイアス回路350、及び可変利得増幅器100Eを含む。図12(B)のIC内の構成は、例えば、可変利得受信機10Eの一部が示されたものでもよい。

ADC330は、DC電位モニタ回路310により取得された点AのDC電位を、アナログ値からデジタル値に変換する。

制御ユニット340は、例えばROM(Read Only Memory)、CPU(Central Processing Unit)を有する。制御ユニット340は、例えば、ROMに記憶された補償プログラムをCPUにより実行し、可変バイアス回路150に対して制御信号を送る。制御信号は、例えば、ICのプロセスばらつきに応じた制御値A,B,Cの情報を含む。

可変バイアス回路350は、第1〜第3の実施形態において説明した可変バイアス回路140,150等と同様の回路を含み、制御ユニット340から制御信号を取得する。従 って、ICのプロセスばらつきを考慮して、バイアス電圧を生成し、例えば可変利得増幅器100Eのカスコード増幅器120へバイアス電圧を供給できる。

なお、参照電流Irefとして、参照電流1/Rの代わりに、又は参照電流1/Rとともに参照電流Vt/Rを用いてもよい。参照電流1/R及び参照電流Vt/Rの値をモニタ(比較など)することで、温度依存性を把握できるので、温度補償できる。

図12(B)の構成例によれば、制御ユニット340が、IC内部においてプロセスばらつきを検査する。従って、プロセスばらつきを考慮したバイアス電圧が可変利得増幅器100Eへ供給することができる。

なお、本実施形態の比較例として、遅延回路を有する半導体集積回路がある(参考特許文献参照)。この遅延回路は、定電流源と、定電流源による定電流に依存して入力に対する出力の動作遅延時間が決まる遅延段と、遅延段の温度変動、電源電圧変動及びプロセスばらつきによる遅延特性の変動を逆方向に補償する補償回路と、を有する。 (参考特許文献:2005−117442号公報)

この比較例の半導体集積回路では、PVTばらつきをアナログ的に補償するので、回路設計が困難である。また、単純な電流傾斜でPVTの全ての影響を補償することが困難であり、必要な補償量を取得することが困難である。

これに対し、本実施形態のようにPVTばらつきを考慮することで、デジタル的にPVTばらつきを補償でき、アナログ回路による煩雑な補償機構を構築する必要がなく、回路の消費電流と面積の増加とを抑制することが可能である。また、回路設計を容易化し、開発期間の短縮もはかることができる。また、高周波回路(例えばミリ波回路)においてPVTに対する利得の変動の大きさを抑制でき、可変利得増幅器100Eにおけるトランジスタにかかる電圧の振幅が想定以上となることを抑制できる。例えば、3mm程度の近接受信時に、受信入力が約−6dBm程度の場合に、後段の増幅器のトランジスタにかかる電圧が2V程度になることを抑制でき、耐圧性能を向上できる。

なお、PVTばらつきの考慮とは別に、可変利得受信機10Eが、チャネル(周波数チャネル)毎の可変利得増幅器100Eの利得差をテーブル(不図示)が保持してもよい。プロセスばらつきの情報と同様に、チャネル毎の利得差の情報が可変バイアス回路に提供されることで、可変利得増幅器100Eは、チャネル毎の利得差を考慮して動作できる。つまり、チャネル毎の利得差の情報が、チャンネル間の利得偏差の補正に利用されてもよい。

なお、本実施形態では、可変バイアス回路350の代わりに、可変リアクタンス回路が設けられてもよい。この可変リアクタンス回路は、ICのプロセスばらつきに応じて、リアクタンスを制御する。これにより、高周波回路(例えばミリ波回路)においてPVTに対する利得の変動の大きさを抑制でき、可変利得増幅器100Eにおけるトランジスタにかかる電圧の振幅が想定以上となることを抑制できる。

(第5の実施形態) 第1〜第4の実施形態では、可変利得増幅器が備える増幅器として、カスコード増幅器が設けられることを例示した。第5の実施形態では、可変利得増幅器が、カスコード増幅器以外の増幅器100を含むこともある。

図13(A)は、第5の実施形態に係る可変利得増幅器100Fの構成例を示す回路図である。可変利得増幅器100Fは、可変利得低雑音増幅器12(図1参照)の一部又は 全部である。可変利得増幅器100Fは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。可変利得増幅器100Fにおいて、可変利得増幅器100,100B,100C,100Dと同様の構成については、同一の符号を付し、説明を省略又は簡略化する。

可変利得増幅器100Fは、複数の増幅器200(200A,200B,・・・,200N)を含む。可変利得増幅器100Fでは、可変利得増幅器100Fの入力端子(IN)と初段の増幅器200Aとの間には、入力整合回路110が設けられる。可変利得増幅器100Fの出力端子(OUT)と最終段の増幅器200(ここでは増幅器200D)との間には、出力整合回路170が設けられる。隣接する2つの増幅器200間には、1段以上の中間整合回路160が設けられる。

図13(B)は、増幅器200の第1構成例を示す回路図である。第1構成例では、増幅器200は、ソース接地型増幅器(ソース接地増幅回路)220を含む。

図13(C)は、増幅器200の第2構成例を示す回路図である。第2構成例では、増幅器200は、カスコード増幅器120を含む。カスコード増幅器120は、例えば先述したカスコード増幅器120A又はカスコード増幅器120Bを含む。

増幅器200として、ソース接地型増幅器220が選択されてもカスコード増幅器120が選択されてもよい。例えば、所定段よりも後段の増幅器200として、カスコード増幅器120が選択される。

ソース接地型増幅器220は1つの増幅器を含み、カスコード増幅器120は複数のトランジスタを含む。よって、ソース接地型増幅器220とカスコード増幅器120とが同一の利得を得るように設定されている場合、ソース接地型増幅器220のトランジスタにかかる電圧は、カスコード増幅器120にかかる電圧よりも高くなる。従って、カスコード増幅器120は、ソース接地型増幅器220よりも耐圧性能が高いと言える。

(n2−1)段までの増幅器には、ソース接地型増幅器を用いて、n2段以降の増幅器には、カスコード増幅器を用いる。

ここで、各段の増幅器200の利得を同一の利得G2とする。増幅器200の入力振幅(ゲート電圧の振幅)を「A2」、増幅器200の段数を「n2」(変数)、トランジスタの許容最大電圧を「Vm2」とすると、以下の関係にある(n2−1)段目までがソース接地型の構成が許され、n2段目からはカスコード型の構成が必要となる。 Vm2>A2×(n2−1)×G2 ・・・(式2)

よって、1段目〜(n2−1)段目の増幅器200がソース接地型増幅器220である場合、n2段目〜N段目の増幅器200をカスコード増幅器120とした場合、可変利得増幅器100Fの耐圧性能を向上できる。

(第6の実施形態) 第6の実施形態は、第5の実施形態の変形例である。第6の実施形態では、分岐回路を用いることを説明する。

図14〜図16は、第6の実施形態に係る可変利得増幅器100Gの第1構成例を示す回路図である。可変利得増幅器100Gは、可変利得低雑音増幅器12(図1参照)の一部又は全部である。可変利得増幅器100Gは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。可変利得増幅器100Gにおいて、可変利得増幅器100Fと同様 の構成については、同一の符号を付し、説明を省略又は簡略化する。

図14では、可変利得増幅器100Gの最終段の増幅器200が分岐回路により形成され、2つの経路に分岐される。つまり、最終段以外は1つの増幅器200により構成され、最終段では2つの増幅器200が並列に接続される。これにより、分岐しない場合には出力端子(OUT)の1つの端子にかかる電圧が、分岐される場合には出力端子(OUT_P,OUT_N)の2つの端子に分散され、1端子あたりにかかる電圧を低減できる。

また、複数の増幅器200が直列に接続される場合、増幅器200による増幅が反復される結果、前段側よりも後段側にかかる電圧が大きくなる。従って、最終段の増幅器200に印加される電圧が大きくなることが予想されるが、最終段に分岐回路を用いることで耐圧性能を向上でき、最終段の増幅器200の回路素子の故障を抑制できる。

図15では、可変利得増幅器100Gの最終段と最終段の直前の2段の増幅器200が分岐回路により形成され、2つの経路に分岐される。つまり、最終段から連続する2段以外は、1つの増幅器200により構成され、最終段から連続する2段では、2つの増幅器200が並列に接続される。これにより、分岐しない場合には出力端子(OUT)の1つの端子にかかる電圧が、分岐される場合には出力端子(OUT_P,OUT_N)の2つの端子に分散され、1端子あたりにかかる電圧を低下できる。

また、複数の増幅器200が直列に接続される場合、増幅器200による増幅が反復される結果、前段側よりも後段側にかかる電圧が大きくなる。従って、最終段の増幅器200に印加される電圧が大きくなることが予想されるが、最終段から連続する2段に分岐回路を用いることで耐圧性能を向上でき、最終段から連続する2段の増幅器200の回路素子の故障を抑制できる。

また、可変利得増幅器100Gがミリ波の信号を処理する場合、ミリ波の回路では1段の増幅器200でのゲインが低く、かつ、分岐部(分岐回路において信号が分岐される部分)での信号損失(分岐ロス)が大きくなることがある。最終段とともに、最終段の直前の2段を分岐させることで、最終段の増幅器により分岐ロスを抑制できない場合でも、最終の2段により分岐ロスを抑制できる可能性を高くなる。よって、分岐ロスを考慮して分岐前の利得を過剰に大きくすることが不要となり、可変利得増幅器100Gの全体としての耐圧性能を向上できる。

図16では、最終段からn段目までの増幅器200が分岐回路により形成され、2つの経路に分岐される。つまり、可変利得増幅器100Gの前段側では、1系統(分岐なし)により構成されることで、回路規模を抑制できる。可変利得増幅器100Gの後段側では、耐圧性能が所定基準に満たすように、2系統(分岐あり)により構成される。これにより、可変利得増幅器100Gの全体として、耐圧性能の高い多段増幅回路を実現できる。

(n3−1)段までの増幅器は、1系統の信号岐路に直列に配列され、n3段以降の増幅器は、複数系統(例えば2系統)の信号経路に分岐して各経路に直列に配列される。

ここで、各段の増幅器200の利得を同一の利得G3とする。増幅器200の入力振幅を「A3」、増幅器200の段数を「n3」(変数)、増幅器200の許容最大電圧を「Vm3」とすると、以下の関係にある(n3−1)段目までが分岐をしない構成が許され、n3段目からは分岐する構成が必要となる。 Vm3>A3×(n3−1)×G3 ・・・(式3)

よって、1段目〜n3−1段目の増幅器200が、1系統の信号経路において直列に配 置され、n3段目〜N段目の増幅器200が、複数系統の各信号経路において直列に配置された場合、可変利得増幅器100Gの耐圧性能を向上できる。

なお、本実施形態では、分岐数を2以上(2系統以上)とすることで、更に耐圧性能を向上できる。

なお、本開示は、上記実施形態の構成に限られるものではなく、特許請求の範囲で示した機能、または本実施形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。

例えば、上記実施形態では、前段側の増幅器において耐圧を超えそうな場合、後段側において、バイアス電圧の印加先を第1ゲートから第2ゲートに変更すること、ソース接地増幅器からカスコード増幅器に変更して回路を形成すること、分岐なしから分岐ありに変更して回路を形成すること、を例示した。なお、これらを適宜組み合わせても耐圧性能を向上させてもよい。

例えば、前段側にソース接地増幅器が配置され、中間段にカスコード増幅器が配置され、後段側にカスコード増幅器及び分岐回路を用いてもよい。また、前段側にソース接地増幅器が配置され、中間段に分岐回路が配置され、後段側に分岐回路及びカスコード増幅器を用いてもよい。また、前段側にカスコード増幅器が配置され、後段側に分岐回路及びカスコード増幅器を用いてもよい。また、前段側に分岐回路を用いて、後段側に分岐回路及びカスコード増幅器を用いてもよい。

例えば、上記実施形態では、増幅器に含まれるトランジスタのソースとドレインとが逆でもよい。

例えば、上記実施形態では、PMOS(Positive channel MOS)とNMOSとを逆にし、これに伴う回路の調整がされてもよい。

例えば、上記実施形態では、カスコード増幅器が、ソース接地増幅回路とゲート接地増幅回路とを含み、ソース接地増幅回路のドレインとゲート接地増幅回路のソースとが接続されることを例示した。なお、カスコードトランジスタは、トランジスタを縦に積む構成の一例であり、その他のトランジスタを縦に積む構成でもよい。例えば上側の第1トランジスタにPMOSのソース接地型増幅器、下側の第2トランジスタにNMOSのソース接地型増幅器を使用するインバータ型増幅器を用いても良い。

例えば、上記実施形態では、MOS型のトランジスタを用いることを例示した。なお、MOS型のトランジスタの代わりに、又はMOS型のトランジスタとともに、他の型式(例えばバイポーラ型)のトランジスタが用いられてもよい。

なお、各実施形態は、適宜組み合わされてもよい。

(本開示の一態様の概要) 本開示の第1の可変利得多段増幅器は、 複数段の増幅器が直列に接続され、入力信号を増幅する可変利得多段増幅器であって、 前記複数段の増幅器のうち、最終段を含み連続する1つ以上の増幅器は、カスコード増幅器を含む、又は、複数の信号経路に分岐されて各信号経路において直列に配置される。

本開示の第2の可変利得多段増幅器は、第1の可変利得多段増幅器あって、 更に、トランジスタの制御入力端子に印加されるバイアス電圧を制御するバイアス電圧制御部を備え、 前記カスコード増幅器は、前記入力信号又は増幅された信号を入力する第1のトランジスタを含み、 前記バイアス電圧制御部は、前記最終段を含み連続する1つ以上の増幅器では、前記第1のトランジスタの第1の制御入力端子に印加されるバイアス電圧を制御する。

本開示の第3の可変利得多段増幅器は、第2の可変利得多段増幅器であって、 前記カスコード増幅器は、前記第1のトランジスタに接続された第2のトランジスタを含み、 前記バイアス電圧制御部は、初段を含み連続する1つ以上のカスコード増幅器では、前記第2のトランジスタの第2の制御入力端子に印加されるバイアス電圧を制御する。

本開示の第4の可変利得多段増幅器は、第2または第3の可変利得多段増幅器であって、 更に、前記増幅器のプロセスばらつきを検出するプロセスばらつき検出部を備え、 前記バイアス電圧制御部は、前記増幅器のプロセスばらつきに応じて、前記バイアス電圧を制御する、

本開示の第5の可変利得多段増幅器は、第1の可変利得多段増幅器であって、 更に、トランジスタの入力側のリアクタンスを制御するリアクタンス制御部を備え、 前記カスコード増幅器は、前記入力信号又は増幅された信号を入力する第1のトランジスタを含み、 前記リアクタンス制御部は、前記最終段を含み連続する1つ以上のカスコード増幅器では、前記第1のトランジスタの入力側のリアクタンスを制御する。

本開示の第6の可変利得多段増幅器は、第5の可変利得多段増幅器であって、 更に、前記増幅器のプロセスばらつきを検出するプロセスばらつき検出部を備え、 前記リアクタンス制御部は、前記増幅器のプロセスばらつきに応じて、前記リアクタンスを制御する。

本開示の受信機は、 第1ないし第6のいずれか1つの可変利得多段増幅器と、 電磁波を受信し、前記可変利得多段増幅器に前記入力信号を出力するアンテナと、 前記可変利得多段増幅器により増幅された高周波信号をベースバンドに周波数変換する周波数変換部と、 前記周波数変換部により周波数変換された信号を処理する信号処理部と、 を備える。

本開示は、増幅器の性能の劣化を抑制できる可変利得多段増幅器及び、受信機等に有用である。

10,10E 可変利得受信機 11 アンテナ 12 可変利得低雑音増幅器(可変利得LNA) 13 ミクサ回路(MIX) 14 参照周波数発振部 15 可変利得増幅器(VGA) 16 A/D変換処理部 17 デジタル受信処理部 100,100B,100C,100D,100E,100F,100G 可変利得増幅器 110 入力整合回路 120,120A,120B カスコード増幅器 121 カスコード第1トランジスタ 121g 第1ゲート 122 カスコード第2トランジスタ 122 第2ゲート 130 固定バイアス回路 140 可変バイアス回路 150 可変バイアス回路 160 中間整合回路 170 出力整合回路 200 増幅器 220 ソース接地型増幅器 230 バイアス回路 250 可変リアクタンス回路 250a MOSバラクタ 310 DC電位モニタ回路 311 NMOSトランジスタ 312 電流源 320 検査機 330 ADC 340 制御ユニット 350 可変バイアス回路