子分类：
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 61 | 时钟系统、电子装置、处理方法 | CN201780091708.4 | 2017-12-08 | CN111418158B | 2024-04-09 | 刘敬波; 刘俊秀; 王雅君; 石岭 |
| 本发明公开了一种时钟系统(100)，时钟系统(100)包括参考时钟模块(110)、锁相环模块(120)、锁相环电源模块(130)、锁相环故障监测模块(140)和锁相环故障处理模块(150)。参考时钟模块(110)用于输出参考时钟信号。锁相环模块(120)用于根据参考时钟信号输出处理时钟信号。锁相环电源模块(130)用于为锁相环模块(120)供电。锁相环故障监测模块(140)用于根据锁相环电源模块(130)的供电电压和处理时钟信号确定锁相环模块(120)的工作状态。锁相环故障处理模块(150)用于根据锁相环模块(120)的工作状态控制锁相环模块(120)和/或锁相环电源模块(130)及确定输出时钟信号。本发明还公开了一种处理方法和一种电子装置。 | ||||||
| 62 | PLL电路及发送系统 | CN202280057066.7 | 2022-08-23 | CN117837087A | 2024-04-05 | 藤田真由子; 新名亮规 |
| 一种生成输出时钟信号的PLL电路(1)，具备：选择电路(70)，选择多个时钟信号中的一个时钟信号作为PLL电路(1)的基准时钟信号；以及控制电路(75)，在切换基准时钟信号的选择时，暂时减小分频器(3)中的分频比，所述分频器(3)生成作为基准时钟信号的比较对象的反馈时钟信号。例如，控制电路(75)可以在切换基准时钟信号的选择时暂时屏蔽PLL电路(1)内的相位比较器(40)的检测结果。 | ||||||
| 63 | 一种基于自动切换复位脉冲延迟时间的锁相环 | CN202410141316.6 | 2024-01-31 | CN117833911A | 2024-04-05 | 陈志坚; 刘思雨; 钟世广; 李斌; 王日炎; 吴朝晖 |
| 本发明公开了一种基于自动切换复位脉冲延迟时间的锁相环，针对现有技术中如何平衡死区与盲区时间的问题提出本方案。所述鉴频鉴相器PFD设置延时控制器Delay，所述延时控制器Delay根据反馈信号Fdn与参考信号Fref之间相位差Δt的大小判断输出延时信号的大小。优点在于，在锁定过程中不用手动切换复位脉冲延迟单元，平衡了死区和盲区在复位脉冲延迟时间上的折中问题，使得锁定时间长度缩减，而且完全无需分辨信号之间的超前还是落后关系。 | ||||||
| 64 | 一种锁相环电路及其控制方法 | CN202311717016.X | 2023-12-13 | CN117833910A | 2024-04-05 | 陈东海; 邢宸; 黄勇; 金香菊 |
| 本发明公开一种锁相环电路及其控制方法，涉及频率合成技术领域，以在提高锁相环的频率精度时，降低锁相环的功耗。所述锁相环电路包括：电连接的数字控制子电路以及模拟子电路，模拟子电路包括依次电连接的积分模块、压控振荡器和反馈分频模块。反馈分频模块用于，基于压控振荡器的输出信号生成非交叠时钟信号。积分模块用于，基于非交叠时钟信号进行积分路径的信号处理生成积分时钟信号。压控振荡器用于，对积分时钟信号进行信号处理生成目标频率的当前输出信号。数字控制子电路用于，基于当前输出信号控制模拟子电路处于目标锁定状态。所述锁相环电路的控制方法应用于上述技术方案所提的锁相环电路。 | ||||||
| 65 | 谐波发生器及用于生成谐波的方法 | CN201910883088.9 | 2019-09-18 | CN112532208B | 2024-04-05 | 请求不公布姓名 |
| 本申请公开了一种谐波发生器和用于生成谐波的方法，该谐波发生器包括：能量检测单元，用于接收输入信号并检测输入信号在多个不同频带中的多个能量值；最大值检测器，连接至能量检测单元，用于检测多个能量值中的最大能量值；谐波生成单元，连接至最大值检测器，用于根据最大能量值确定输入信号的基频并且根据基频的频率与音符之间的对应关系生成谐波，其中不同频率对应于不同音符。本申请的谐波发生器能够基于输入音频信号的基频生成任何次数的谐波分量，除了希望产生的实际谐波之外，不会引入额外的THD，并且不会引入额外的、不必要的泛音。 | ||||||
| 66 | 烘箱控制的MEMS振荡器以及用于校准MEMS振荡器的系统和方法 | CN201880062284.3 | 2018-05-23 | CN111133675B | 2024-04-05 | 维莱·卡亚卡里 |
| 提供了一种用于烘箱控制的MEMS振荡器的校准系统。该校准系统包括控制电路系统，该控制电路系统分别选择预先确定的目标设定点值并且基于所选择的目标设定点值中的每一个来控制烘箱控制的MEMS振荡器内的加热器，以调整烘箱控制的MEMS振荡器的设定点。该系统还包括振荡测量电路，该振荡测量电路测量在与所选择的预先确定的目标设定点值中的每一个对应的每个调整的设定点处的相应振荡频率。所测量的振荡频率然后可以被用于确定用于烘箱控制的MEMS振荡器的目标设定点操作值，该目标设定点操作值可以被用于校准烘箱控制的MEMS振荡器。 | ||||||
| 67 | 一种电荷泵系统及非易失存储器 | CN201811109494.1 | 2018-09-21 | CN110943737B | 2024-04-05 | 魏胜涛; 刘亚平; 刘铭 |
| 本发明实施例提供了一种电荷泵系统和非易失存储器，该系统包括：振荡器单元、第一电荷泵单元、第二电荷泵单元；第一延时反相锁存电路的输出端与第二延时反相锁存电路的输入端、第一电荷泵单元的输入端连接；第二延时反相锁存电路的输出端与反相器的输入端、第二电荷泵单元的输入端连接；第一延时反相锁存电路包括第一锁存使能端，第二延时反相锁存电路包括第二锁存使能端；第一锁存使能端与第一锁存使能端连接；第一电荷泵单元的输出端与第二电荷泵单元的输出端连接。本发明实施例中，将振荡器单元的两路无毛刺的时钟信号分别输入到第一电荷泵单元和第二电荷泵单元，使得系统响应速度非常快，且由于时钟信号无毛刺，可以避免发生过冲现象。 | ||||||
| 68 | PLL相位旋转器系统和方法 | CN201710533639.X | 2017-07-03 | CN109217869B | 2024-04-05 | 雷恺; 李奕乐 |
| 集成电路可能需要能够生成目标相位和频率的时钟。在一个示例中，装置包括振荡器、选择电路和转换电路。振荡器可操作为生成第一格式的多个时钟信号，多个时钟信号具有相同的频率和不同的相位。选择电路可操作为从多个振荡时钟基于选择信号选择具有目标相位的中间时钟。转换电路课可操作为将所选择的中间时钟转换为第二格式的目标时钟，所述目标时钟具有目标相位。选择电路和转换电路可以在集成电路中形成，其中振荡器在集成电路外部。备选地，振荡器可以与选择电路和转换电路集成在一起。 | ||||||
| 69 | 用于GPU的时钟频率的调节方法、装置、设备和介质 | CN202311843732.2 | 2023-12-27 | CN117811578A | 2024-04-02 | 请求不公布姓名 |
| 本公开涉及一种用于GPU的时钟频率的调节方法、装置、设备和介质。所述方法包括：响应于GPU的目标时钟频率改变，根据变化后/变化前的所述目标时钟频率，计算分频器的目标参数值和脉冲控制器的目标参数值，其中，所述分频器用于对锁相环输出的时钟频率进行分频，所述脉冲控制器用于对所述分频器输出的时钟频率进行调节；根据所述分频器的目标参数值，配置所述分频器的参数；根据所述脉冲控制器的目标参数值，配置所述脉冲控制器的参数。 | ||||||
| 70 | 用于时钟校准的方法及装置、通信设备 | CN202311830322.4 | 2023-12-27 | CN117811577A | 2024-04-02 | 董宇; 黄金煌 |
| 本申请涉及近场通信技术领域，公开一种用于时钟校准的方法，包括：根据本地时钟和预设的锁相环输出时钟，计算分频比；根据载波时钟和前一次的锁相环输出时钟，对分频比进行n次修正；n＞3；在每次修正分频比后，调整锁相环输出时钟。在本公开实施例中，先通过本地时钟和预设的锁相环输出时钟计算初始的分频比，再根据载波时钟和前一次获得的锁相环输出时钟，对分频比进行n次修正。并且在每次修正分频比后，重新调整锁相环输出时钟，根据调整后的锁相环输出时钟对分频比继续进行修正，可以逐步将初始的分频比修正为更加精确的分频比，从而在有限的时间内提高时钟校准的精度。本申请还公开一种用于时钟校准的装置和通信设备。 | ||||||
| 71 | 一种易于调节的模拟锁相环控制电路 | CN202311832654.6 | 2023-12-28 | CN117811575A | 2024-04-02 | 张亮亮; 夏志刚; 张晶晶 |
| 一种易于调节的模拟锁相环控制电路，包括数字主控单元、隔离电路、数字控制的模拟比例电路、鉴相电路、低通滤波电路和压控振荡器电路，所述的数字控制的模拟比例电路用于对低通滤波电路输出的模拟信号进行线性放大或缩小，所述的数字主控单元用于对数字控制的模拟比例电路的放大倍数的大小进行调控，所述鉴相电路用于比较输入信号与压控振荡器输出信号的相位差，并产生对应于两信号相位差的电压信号，所述压控振荡器电路用于控制输出信号的频率。本发明的优点：在不改变电路元器件参数的情况下，非常容易实现具有任何谐振频率的力传感器的锁相环检测器，其调节速度更快、准确性更高。 | ||||||
| 72 | 频偏补偿方法、时钟信号的生成方法、电子设备和介质 | CN202211173457.3 | 2022-09-26 | CN117811573A | 2024-04-02 | 王华臣 |
| 本公开提供一种晶体振荡器的频偏补偿方法、时钟信号的生成方法、电子设备和计算机可读存储介质。其中，所述晶体振荡器的频偏补偿方法包括：根据晶体振荡器中晶体的老化规律，确定对晶体振荡器进行频偏补偿的目标值；根据所述频偏补偿的目标值，对所述晶体振荡器进行频偏补偿，以使得补偿后的频率满足预定要求。 | ||||||
| 73 | 一种时间交织ADC的多相采样时钟产生电路 | CN202311830783.1 | 2023-12-28 | CN117478130B | 2024-04-02 | 张浩; 赵超; 殷允金 |
| 本发明涉及一种时间交织ADC的多相采样时钟产生电路，采用创新结构设计，包括具有一个压控延迟单元VCDL的倍频锁相环MDLL、以及扭环形计数器JC，通过复用同一个压控延迟单元VCDL技术，使得每一路采样时钟均由同一个延迟单元产生，实现信号的等相位延迟，保证了多路采样时钟具有固定相位差，避免了传统结构中多级多路延迟单元使用所导致的相位失配，进而减小多通道之间采样时钟失配对ADC谐波的恶化；并且所设计多相采样时钟架构，以单路ADC的采样时钟频率为输入，相较于传统结构中由高频时钟分频产生多相时钟而言，避免了在多通道多阵列SOC芯片中高频时钟的长距离传输而带来的信号恶化。 | ||||||
| 74 | 经校准成基于微机电系统(MEMS)谐振器的振荡器的振荡器 | CN202311170952.3 | 2023-09-12 | CN117792385A | 2024-03-29 | B·巴赫尔; Y·拉马达斯 |
| 本申请涉及经校准成基于微机电系统MEMS谐振器的振荡器的振荡器。一种时钟电路(300)包含具有控制输入和第一时钟输出的压控振荡器VCO(212)。所述时钟电路(300)包含锁频回路FLL(320)，所述FLL具有FLL输入和控制输出，所述控制输出耦合到所述控制输入。基于微机电系统MEMS谐振器的振荡器(130)具有第二时钟输出。多路复用器(150)具有第一多路复用器输入、第二多路复用器输入、选择输入和多路复用器输出。所述第一多路复用器输入耦合到所述第一时钟输出。所述第二多路复用器输入耦合到所述第二时钟输出。所述多路复用器输出耦合到所述FLL输入。 | ||||||
| 75 | 压控振荡装置和锁相环 | CN202410045790.9 | 2024-01-11 | CN117792285A | 2024-03-29 | 袁泽心 |
| 本申请公开了一种压控振荡装置和锁相环，压控振荡装置包括压控振荡器、缓冲器和抑制噪声电路，压控振荡器中第一开关管的栅极与第二开关管的漏极相连后接入电源，第二开关管的栅极与第一开关管的漏极相连后接入电源，第一开关管的源极与第二开关管的源极相连并接地。抑制噪声电路中第三开关管的栅极、第四开关管的栅极分别与第一开关管的漏极、第二开关管的漏极相连，第三开关管的漏极与第一缓冲器的输入端相连，第四开关管的漏极与第二缓冲器的输入端相连。第一缓冲器的输出端、第二缓冲器的输出端分别作为压控振荡装置的第一频率输出端和第二频率输出端。采用本申请，可阻止来自缓冲器的噪声进入压控振荡器。 | ||||||
| 76 | 电压电流转换器、锁相环电路、时钟产生电路及集成芯片 | CN202410045801.3 | 2024-01-11 | CN117784871A | 2024-03-29 | 袁泽心 |
| 本申请提供一种电压电流转换器、锁相环电路、时钟产生电路及集成芯片，在电压电流转换器中，第一运算放大器的反相输入端接收电压控制信号，第一运算放大器的同相输入端连接第一电阻的第一连接端和第一开关的第一连接端，第一电阻的第二连接端连接第二运算放大器的输出端，第二运算放大器的同相输入端接入参考电压，第二运算放大器的反相输入端连接第二运算放大器的输出端，第一运算放大器的输出端连接第一开关的第二连接端和第二开关的第一连接端，第一开关的第三连接端用于连接第一电源，第二开关的第二连接端连接第二电源，第二开关的第三连接端用于输出电流控制信号。在本申请中，可提高电压电流转换器的输出电流范围。 | ||||||
| 77 | 一种软件锁相环的方法、装置以及介质 | CN202410097104.2 | 2024-01-24 | CN117614020B | 2024-03-29 | 王波; 赵纯民; 黄紫薇; 卢钢; 章旌红 |
| 本申请公开了一种软件锁相环的方法、装置以及介质，应用于电力电子控制技术领域。该方法先获取静止坐标系下的两相电压信号，然后进行转换得到负序旋转坐标系下的目标分量，并提取处理后得到目标交流分量。最后通过逆矩阵处理得到正序旋转坐标系下的目标分量，将正序旋转坐标系下的目标分量作为输入信号进行锁相。本方案中最终的正序旋转坐标系下的目标分量是通过对负序旋转坐标系下的两相电压信号中所含二倍基波频率分量的提取计算得到，无需额外的滤波处理，提高了锁相环带宽，在参数相同时，对于电网发生变化的响应时间较其他方法时间更短，应对电网电压不平衡、含谐波、含直流分量等情况均可实现准确追踪相位的功能。 | ||||||
| 78 | 本振信号产生电路、产生方法及无线通信系统 | CN202310333246.X | 2023-03-30 | CN116405025B | 2024-03-29 | 陈学辉 |
| 本发明提供一种本振信号产生电路、产生方法及无线通信系统，包括：振荡器，用于产生占空比为50％的差分时钟信号；分频器，连接于振荡器的输出端，对差分的时钟信号进行半整数分频，并将半整数分频后的信号作为本振信号。本发明对振荡器输出的时钟信号进行半整数分频，以此作为本振信号参与混频，可使振荡器的频率避开高功率器件的频率，从而降低对振荡器输出的时钟信号的频率牵引，减少噪声；分频器结构简单、面积小、功耗低、可拓展性强；基于CMOS工艺实现，成本低，集成度好，功耗低；适用于蓝牙、Wi‑Fi等任意需要本振信号的射频前端电路，适用范围广。 | ||||||
| 79 | 用于产生高比率倍频时钟信号的数字时钟电路 | CN201980002057.6 | 2019-10-21 | CN113016139B | 2024-03-29 | 魏祥野; 修黎明; 白一鸣; 李鑫 |
| 提供一种数字时钟电路。数字时钟电路包括：第一子电路，其包括第一数控振荡器和第一分频器，所述第一数控振荡器配置为由频率控制字驱动以控制由多个第一脉冲合成的第一输出频率；所述第一分频器用于产生具有频率等于所述第一输出频率的1/M的触发信号。数字时钟电路还包括第二子电路，所述第二子电路包括反馈回路，所述反馈回路包括：频率检测器，用于将输入频率与反馈频率进行比较；控制器，用于调整所述频率控制字；第二数控振荡器，其由所述频率控制字加常数来驱动，以控制由所述触发信号引起的多个第二脉冲合成的第二输出频率；以及第二分频器，用于将所述反馈频率设置为等于所述反馈回路中的所述第二输出频率的1/N。 | ||||||
| 80 | 延迟锁相环电路和操作延迟锁相环电路的方法 | CN201811477934.9 | 2018-12-05 | CN109905123B | 2024-03-29 | 金相谦; 尹元柱; 姜锡龙; 张豪埈 |
| 公开延迟锁相环电路和操作延迟锁相环电路的方法。一种延迟锁相环电路包括：占空比检测器，被配置为检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；和延迟锁相环核。延迟锁相环核被配置为：根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，在与粗略占空比校正被执行的第二时间段不同的第一时间段期间对所述时钟信号执行粗略锁相，并对所述时钟信号执行精细占空比校正和精细锁相。 | ||||||
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