子分类：
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 41 | 相位修正装置及方法、测距装置、相位变动检测装置 | CN202010868553.4 | 2020-08-26 | CN113497622B | 2024-04-26 | 西川正树 |
| 本发明涉及相位修正装置、测距装置、相位变动检测装置以及相位修正方法。相位修正装置具有：本机振荡器，具有基于参考时钟来生成本机振荡信号的全数字相位同步电路，将上述本机振荡信号赋予给对输入的信号的相位进行检测的装置；第1相位检测器，包含在上述全数字相位同步电路中，检测并输出上述本机振荡信号的相位；基准相位器，基于上述参考时钟，生成并输出与上述本机振荡信号的初始设定时的上述本机振荡信号的基准相位对应的准基准相位；第2相位检测器，基于由上述第1相位检测器检测出的相位以及上述准基准相位，对上述本机振荡信号的相位的变动量进行检测；以及修正电路，使用上述第2相位检测器的检测结果修正上述输入的信号的相位。 | ||||||
| 42 | 相位校正装置及方法、测距装置、相位变动检测装置 | CN202010816823.7 | 2020-08-14 | CN113364456B | 2024-04-26 | 西川正树; 大高章二 |
| 实施方式提供能够对本地振荡器中的相位变动进行检测的相位校正装置、测距装置、相位变动检测装置以及相位校正方法。实施方式的相位校正装置具备：本地振荡器，具有基于参考时钟而生成本地振荡信号的PLL，对检测所输入的信号的相位的装置给予所述本地振荡信号；第一相位检测器，包含于所述PLL，检测并输出所述本地振荡信号的相位；基准相位器，基于所述参考时钟，生成并输出与所述本地振荡器的初始设定时的所述本地振荡信号的基准相位对应的准基准相位；第二相位检测器，基于由所述第一相位检测器检测到的相位和所述准基准相位，检测所述本地振荡器的相位的变动量；以及校正电路，使用第二相位检测器的检测结果对所述输入的信号的相位进行校正。 | ||||||
| 43 | 用于锁相环的损坏的时钟检测电路 | CN201910162371.2 | 2019-03-05 | CN110247656B | 2024-04-26 | E·P·林德伦; A·司里德; J·加纳旦那 |
| 本申请公开了用于锁相环的损坏的时钟检测电路。选择电路(202)接收多个参考时钟。选择电路(202)由控制信号控制，以输出多个参考时钟中的一个。锁相环(204)耦合到选择电路(202)的输出，并使用所选择的参考时钟来对输出时钟进行锁相。包括多个参考时钟窗口检测器电路(210)。每个参考时钟窗口检测器电路(210)接收单独的参考时钟。每个参考时钟窗口检测器电路(210)响应于提早参考时钟边沿误差而断言误差信号，其中参考时钟窗口检测器电路(210)在提早时间窗口期满之前检测参考时钟边沿。此外，每个参考时钟窗口检测器电路(210)响应于推迟参考时钟边沿误差而断言误差信号，其中参考时钟窗口检测器电路(210)在推迟时间窗口期满之后检测参考时钟边沿。 | ||||||
| 44 | 一种具有防错锁功能的低相噪混频锁相电路 | CN202311695619.4 | 2023-12-12 | CN117411478B | 2024-04-23 | 杨松 |
| 本发明公开了一种具有防错锁功能的低相噪混频锁相电路，包括用于提供同时基信号的同时基参考单元，根据同时基参考单元提供的同时基信号产生低相噪射频信号的低相噪混频锁相单元，以及接收同时基参考单元提供的同时基信号并与低相噪混频锁相单元连接的防错锁单元，该防错锁单元基于同时基信号检测低相噪混频锁相单元的输出信号是否错锁，并在错锁时对低相噪混频锁相单元进行修正。本发明通过电路设计能够在较小体积和较低成本的条件下实现低相噪射频信号的产生，而且可以解决低相噪混频锁相单元可能发生的频率错误锁定的问题，并且能够适应多种微波信号处理电路，为各种变频电路提供高质量的本振信号和自检信号，具有广泛的市场应用前景。 | ||||||
| 45 | 杂波消除的动态配置 | CN202280061000.5 | 2022-06-10 | CN117916686A | 2024-04-19 | H·D·奥谢; D·切尔尼亚夫斯基; T·舍瑙尔; A·莫阿兹; R·哈泽拉; R·卡努马利 |
| 实施方案涉及根据侵扰集成电路(IC)的操作频率的动态改变来更新在受扰IC处的杂波消除。该侵扰IC在预先确定的更新时间改变其操作频率。该更新时间和该操作频率的改变与受扰IC共享。该受扰IC动态地更新用于该受扰IC和该侵扰IC的本地时钟信号的频率之间的关系。该受扰IC基于该侵扰IC的更新的本地时钟频率的关系、更新时间和操作频率的改变来生成杂波消除参数，并且配置杂波消除电路。这样，尽管该侵扰IC的操作频率发生了改变，并且这些本地时钟频率出现了偏差，但该受扰IC可执行有效的杂波消除。 | ||||||
| 46 | 晶体振荡器的温度补偿方法和装置、电子设备、存储介质 | CN201910768903.7 | 2019-08-20 | CN112422084B | 2024-04-19 | 吴中臣 |
| 本申请涉及一种晶体振荡器的温度补偿方法，包括：获取电子设备对应的当前温度场景；在所述当前温度场景下，获取单位时间内所述电子设备的晶体振荡器的频率偏移变化量与单位时间内的温度变化量之间的当前对应关系；根据所述当前温度场景以及所述当前对应关系确定所述晶体振荡器的温度补偿频率；根据所述温度补偿频率对所述晶体振荡器的频率进行补偿。本申请还公开了一种晶体振荡器的温度补偿装置、电子设备以及计算机可读存储介质。本申请实现及时对晶体振荡器的频率的进行补偿，从而提高了电子设备的时钟的准确性。 | ||||||
| 47 | 使用内部电压为时钟树电路供电 | CN201911261661.9 | 2019-12-10 | CN111554332B | 2024-04-19 | 浅木謙治; 塚田修一 |
| 本申请案涉及使用内部电压为时钟树电路供电。在一些实施例中，时钟输入缓冲器电路及分频器电路使用外部供应电压及内部生成电压的组合来提供由半导体装置使用的各种时钟信号。例如，时钟输入缓冲器经配置以使用耦合到供应电压的交叉耦合缓冲器电路响应于经接收的第一互补时钟信号而提供第二互补时钟信号，且使用耦合到内部电压的驱动器电路驱动所述第一互补时钟信号。在另一实例中，分频器电路可经由耦合到所述内部电压的分频器基于所述第二互补时钟信号而提供分频时钟信号且使用耦合到所述供应电压的驱动器电路驱动所述分频时钟信号。所述供应电压的量值可小于所述内部电压的量值。 | ||||||
| 48 | 针对集成频率合成器实现频率快速校准和扫描的电路结构及方法 | CN201910144516.6 | 2019-02-27 | CN109714049B | 2024-04-19 | 李栋; 于磊 |
| 本发明涉及一种实现针对集成频率合成器的频率快速校准和扫描的方法。在合成器VCO校准部分通过深度分析合成器的特性，提出了一种在较短的时间内，占用内存很小的情况下，搜索出合成器在其整个频带内最少需要校准的VCO频率值。本发明使用到的电路结构，包括：DSP处理器，用于进行合成器的数字信号处理；频率合成器，与所述的DSP处理器相连接，用于进行频率快速扫描和校准；掉电非易失存储器，与所述的DSP处理器相连接，用于进行数据存储。通过本方法可快速搜索其频率合成器最少需要校准的VCO频率值并获取校准参数，可以明显的缩短仪器的开机时间加快频率扫描速度。 | ||||||
| 49 | 一种锁相环电路、系统及锁相环锁定时间的确定方法 | CN202410078580.X | 2024-01-19 | CN117595862B | 2024-04-16 | 冯笑阳 |
| 本发明公开了一种锁相环电路、系统及锁相环锁定时间的确定方法，涉及集成电路测试技术领域。时钟发生器与时钟缓冲器连接，用于获取当前调制深度对应的时钟信号；时钟缓冲器与锁相环插件连接；控制器分别与时钟缓冲器和锁相环插件连接。本发明通过控制器抓取信号以得到精准的第一时间和第二时间，相对于当前的人为抓取时间确定的PLL锁定时间，避免出现偏差，提高抓取信号的精准性和后续评估锁定能力的准确性，减少延时时间，提高抓取效率。另外，不同调制深度下对应的不同的预设锁定场景，使得本发明覆盖的锁定场景全面化，保证电路系统正常。 | ||||||
| 50 | 基于二阶滤波环节的多同步旋转坐标系锁相环的构造方法 | CN202111285554.7 | 2021-10-29 | CN114124085B | 2024-04-16 | 杨淑英; 房佳禹; 谢震; 张兴 |
| 本发明公开了一种基于二阶滤波环节的多同步旋转坐标系锁相环的构造方法，属于信号处理领域。该构造方法根据三相系统中三相静止坐标系下的任一组三相信号，首先通过坐标变换器得到两相静止坐标系下的一组两相信号，然后利用由两个二阶滤波器组、两个一阶低通滤波器组、坐标变换器组成的滤波模块滤除两相信号中的二次谐波信号，并产生相应输出信号作为锁相模块的输入，再利用锁相模块处理滤波模块的输出，完成锁相环的构造。本发明提出的锁相环结构相比于传统方案，在完全滤除二次谐波的同时，具有快速，良好阻尼的动态响应。 | ||||||
| 51 | 一种锁相环及其锁定检测方法和电路 | CN201911204646.0 | 2019-11-29 | CN110830035B | 2024-04-16 | 何力 |
| 本申请公开了一种锁相环及其锁定检测方法、电路，该锁定检测电路包括：相位鉴定单元，用于对REF信号和FBK信号的相位差进行检测，并输出检测结果信号；与相位鉴定单元连接的脉宽转换单元，用于在检测结果信号的作用下输出脉宽与相位差的大小对应的电压脉宽信号；与脉宽转换单元连接的判断输出单元，包括充放电模块和电压指示模块；充放电模块用于根据电压脉宽信号的脉宽切换充放电状态，电压指示模块用于生成与充放电模块的周期充放电平均电压对应的电平指示信号，以利用电平指示信号指示相位差是否小于预设阈值。本申请基于周期充放电平均电压来指示相位差大小，有效避免了瞬间信号干扰造成的锁定状态误判，提高了锁定检测的正确性。 | ||||||
| 52 | 分频器功能检测和调整 | CN202280059200.7 | 2022-08-10 | CN117882297A | 2024-04-12 | 郝诗磊; 唐艺伍; 朱昀亮 |
| 一种分频器功能检测和调整电路包括耦合到第一多路复用器(MUX)的辅助压控振荡器(VCO)、耦合到该第一MUX的可编程分频器、耦合到该可编程分频器的第二MUX、耦合到该第二MUX的计数器以及耦合到该计数器的控制器，该控制器被配置为基于测得的分频比NMEAS来调整提供给该可编程分频器的电源电压。 | ||||||
| 53 | AFC环锁判定方法及装置 | CN202410070169.8 | 2024-01-17 | CN117879596A | 2024-04-12 | 潘云强 |
| 本说明书实施例提供AFC环锁判定方法及装置，其中AFC环锁判定方法包括：获取初始信号，对初始信号进行频率校正操作，得到校正信号；对校正信号进行判锁定鉴频处理，得到判锁定鉴频信号；基于判锁定鉴频信号和锁定判断门限确定AFC环锁定状态；基于AFC环锁定状态对环路滤波器进行复位操作。通过获取初始信号，对初始信号进行频率校正操作，得到校正信号；对校正信号进行判锁定鉴频处理，得到判锁定鉴频信号；基于判锁定鉴频信号和锁定判断门限确定AFC环锁定状态；基于AFC环锁定状态对环路滤波器进行复位操作，由此可以实现防止假锁功能，提高了锁定检测概率以及提高了锁定判断性能。 | ||||||
| 54 | 一种自偏置结构的锁相环电路 | CN202111113764.8 | 2021-09-23 | CN113922818B | 2024-04-12 | 赵超; 张浩 |
| 本发明公开了一种自偏置结构的锁相环电路，包括鉴频鉴相器模块、积分路径模块、比例路径模块、振荡器模块、分频器模块、启动电路模块、自偏置模块。该结构由积分路径输出直接提供振荡器模块的偏置电压，从而可以无需任何外部参考电压或电流，并且添加启动电路，避免自锁死，提高可靠性；积分路径电流和振荡器模块电流成比例变化，可以实现带宽几乎恒定，优化噪声性能；比例路径由电容分压替代传统结构中的电阻，提高鲁棒性；单端或差分压控振荡器均可使用，自偏置结构简单，并且无需额外运放，易于低噪声设计。可以有效简化复杂SOC系统时钟的电源方案和频率规划方案，提高锁相环电路自由度，减小面积。 | ||||||
| 55 | 一种双模分频器及其设计方法、多模分频器 | CN202311776590.2 | 2023-12-21 | CN117856784A | 2024-04-09 | 周春元; 罗俊; 刘文冬; 高伟; 张慧 |
| 本发明公开了一种双模分频器及其设计方法、多模分频器，双模分频器包括：依次连接的信号调节电路以及双模分频电路；信号调节电路，用于接收时钟信号，调节时钟信号占空比为50％，并输出倍频系数对应的倍频信号；双模分频电路，用于对倍频信号进行分频处理，得到分频模式对应的分频信号；其中，本发明可以通过确定对应的倍频系数和分频模式，以使得双模分频器能将分频步长降至低于0.5的目标分频步长，例如0.25，以解决受限于0.5的分频步长，导致噪声贡献大，影响分数锁相环整体噪声性能的技术问题，满足双模分频器在高性能分数锁相环的应用需求。 | ||||||
| 56 | 突发模式数据时钟恢复模块、方法以及光线路终端 | CN202211211844.1 | 2022-09-30 | CN117856782A | 2024-04-09 | 程武 |
| 本申请提供了一种突发模式数据时钟恢复模块，包括：数据采样子模块被构造成根据时钟信号对接收的数据进行采样，将采样结果输出至相位判定子模块；相位判定子模块被构造成根据采样结果，确定时钟信号的相位判定结果；滤波电路被构造成根据相位判定子模块输出的相位判定结果，采用与相位判定结果对应的带宽对相位判定结果进行滤波；时钟调整子模块被构造成根据滤波后的相位信息调整时钟信号，并将调整后的时钟信号发送给数据采样子模块，使数据采样子模块根据调整后的时钟信号对接收的数据进行采样。本申请还提供了一种突发模式数据时钟恢复方法以及光线路终端。 | ||||||
| 57 | 具有解调制耦合的双数字锁相环 | CN202311272544.9 | 2023-09-28 | CN117856781A | 2024-04-09 | M·T·斯皮克 |
| 本公开涉及一种具有解调制耦合的双数字锁相环。描述了一种用于同步网络的半导体器件。半导体器件可以包括被配置为输出第一信号的模拟锁相环APLL。半导体器件还可以包括被配置为输出第二信号的第一数字锁相环DPLL。半导体器件还可以包括被配置为输出第三信号的第二DPLL。第一信号和第二信号的组合可以用于生成第一输出时钟信号。从第三信号中减去第二信号得到的差可以用于生成第二输出时钟信号。 | ||||||
| 58 | 一种用于提高压控电压精度的装置及方法 | CN202311833677.9 | 2023-12-28 | CN117856780A | 2024-04-09 | 李淑娟; 张健 |
| 一种用于提高压控电压精度的装置，包括有两路相同的数模转换器DAC0和数模转换器DAC1，数模转换器DAC0的输出端串接一个粗调步进控制电阻器R1；数模转换器DAC1的输出端串接一个细调步进电阻器R2；粗调步进控制电阻器R1和细调步进电阻器R2并联后再串联一个调整电阻器R3；调整电阻器R3的输出端连接恒温晶振OCXO的压控端；一种用于提高压控电压精度的方法，包括以下步骤：步骤1，预设压控电压；步骤2，粗调数模转换器DAC0，调整到输出中心频率精度无法再调整时停止；步骤3，细调数模转换器DAC1，调整到输出中心频率精度无法再调整时停止；具有精度高、价格低的特点。 | ||||||
| 59 | 一种延迟锁相环和延迟锁相环的锁定方法 | CN202310330294.3 | 2023-03-30 | CN116318124B | 2024-04-09 | 亚历山大; 汪佳峰 |
| 本公开的实施例提供一种延迟锁相环和延迟锁相环的锁定方法，包括：可调延时链和延时链控制电路；其中，延时链控制电路被配置为，获取DRAM的运行频率，以及根据DRAM的运行频率输出控制信号至可调延时链；可调延时链被配置为，接收延时链控制电路输出的控制信号，并根据控制信号确定可调延时链的初始起始点，实现可调延时链的初始起始点的快速锁定，降低延迟锁相环的功耗。 | ||||||
| 60 | 解调开关信号的相位自动对齐方法 | CN202211169409.7 | 2022-09-22 | CN115412089B | 2024-04-09 | 薛科; 于涛; 汪龙祺; 王智; 隋延林; 陈泳锟; 陈禹竺; 刘鑫 |
| 本发明提供一种解调开关信号的相位自动对齐方法，具体应用在电容传感电路中，包括如下步骤：S1、进行系统装配，将AD1和AD2接入电路；S2、设置初始的前进步伐△v0和相位移动步长△x0并移动相位；S3、对AD1采集的数据进行累加求和；S4、计算前进步伐△vt和移动步长△xt，并进行相位对齐；S5、依据累加和的增长率判断相位对齐情况；S6、通过AD2实时监测依据波形的相位偏差，判断相位对齐情况，并判断是否再次进行相位对齐。本发明通过动量梯度下降法将解调开关信号与被解调信号进行相位对齐，相位对齐精度高、去除噪声效果好、信噪比提升大、电容传感的精度高；实时检测保证了系统的稳定性和自动化；本发明可广泛应用于航天领域中电容传感解调电路的相位自动对齐。 | ||||||
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