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| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 161 | 具有嵌入式时间-数字转换器的环形振荡器的亚稳态校正 | CN202280043260.X | 2022-07-27 | CN117501627A | 2024-02-02 | R·A·史密斯 |
| 一种系统(100)包括环形振荡器(108)，该环形振荡器包括布置成环形的奇数个反相器。所述系统(100)还包括时间‑数字转换器(113)，该时间‑数字转换器包括奇数个触发器，其中触发器中的每一个耦合至不同反相器的输出。所述系统(100)包括耦合至反相器和触发器的电平移位器(112)。所述系统(100)还包括耦合至触发器中的至少一个的格雷码计数器(117)。所述系统(100)包括耦合至时间‑数字转换器(113)的解码器(128)。所述系统(100)还包括耦合至解码器(128)的相位频率检测器(102)。 | ||||||
| 162 | 一种信号质量检测方法及信号质量检测电路 | CN202410001530.1 | 2024-01-02 | CN117498858A | 2024-02-02 | 李谊 |
| 本申请提供了本申请实施例提供的一种信号质量检测方法及信号质量检测电路，设计信号处理技术领域，包括：误码率统计模块接收CDR锁定检测电路所产生的锁定状态信号，同时计时器开始计时；误码率统计模块在CDR锁定检测电路产生失锁信号时，触发一次计数；微处理器检测到计时器到达预定时间时，计时器清零，且提取误码率统计模块存储的计数次数，根据计数次数以及误码率统计模块对应的储能充电电流，确定输入CDR锁定检测电路的高速数据在CDR锁定检测电路对应的时钟相位下的误码率。本申请通过引入误码率统计模块，通过检测CDR锁定检测电路所产生的锁定状态信号，实现误码率检测，降低检测成本，降低应将配置难度。 | ||||||
| 163 | 一种插值参数产生方法、数字控制振荡器及时钟恢复装置 | CN202311444051.9 | 2023-10-31 | CN117498857A | 2024-02-02 | 饶宸杰; 周可籍; 李天明; 戴竞 |
| 本发明涉及一种插值参数产生方法、数字控制振荡器及时钟恢复装置，其包括以下步骤：根据输入的数字控制信号计算插值分数间隔；根据所述插值分数间隔计算插值整数和插值分数。本发明实施例提供的一种插值参数产生方法、数字控制振荡器及时钟恢复装置，由于通过输入的数字控制信号直接计算出插值分数间隔，根据插值分数间隔来计算出插值整数和插值分数，避免了采用取模计算和条件判断处理过程，因此，可以降低计算的复杂度，多路并行的高速通信架构将不需要多次执行取模计算和条件判断处理过程，可以降低硬件资源的占用。 | ||||||
| 164 | 一种频率校准方法、终端及存储介质 | CN201910549452.8 | 2019-06-24 | CN110311673B | 2024-02-02 | 杨鑫 |
| 本申请实施例提供了一种频率校准方法、终端及存储介质，该方法包括：根据晶体振荡器产生的信号频率和标准频率，确定频率偏差值，标准频率为发送端发送信号时的发送频率；当频率偏差值大于预设频率偏差阈值时，调用动态频率补偿参数；对动态频率补偿参数进行调整，并利用调整后的动态频率补偿参数进行频率补偿，直至频率补偿之后的动态频率偏差值满足频率偏差标准时，完成频率补偿的过程。 | ||||||
| 165 | 一种基于德玻积分器的锁频环振荡电路 | CN202311546757.6 | 2023-11-17 | CN117478129A | 2024-01-30 | 殷强 |
| 本发明实施例涉及电路设计技术领域，公开了一种基于德玻积分器的锁频环振荡电路，该电路包括德玻积分器、开关电容、晶体管、压控振荡器和分频器，其中，开关电容的输入端与德玻积分器的正向输入端连接且输出端接地，晶体管的栅极与德玻积分器的输出端连接且漏极用于输入过驱动电压，压控振荡器输入端与晶体管的源极连接，分频器的输入端与压控振荡器的输出端连接且输出端与开关电容的控制端连接，以上器件构成振荡电路的环路闭环，且相较于传统的锁频环振荡电路，该电路减少了大电容和低压线性稳压器的使用，电路硬件成本较低。 | ||||||
| 166 | 一种基于FPGA的恒温晶振驯服电路、芯片、装置及方法 | CN202311557097.1 | 2023-11-21 | CN117478068A | 2024-01-30 | 严波; 曾迎春; 朱敏; 简和兵; 邓意峰; 温学斌 |
| 本发明公开了一种基于FPGA的恒温晶振驯服电路、芯片、装置及方法，属于时频技术领域。所述的电路，包括第一恒温晶振模块、第二恒温晶振模块、第一功分器模块、第二功分器模块、FPGA模块、二阶RC滤波电路、运算放大器模块；所述第一恒温晶振模块连接第一功分器模块；所述第一功分器模块连接FPGA模块；所述FPGA模块连接二阶RC滤波电路；所述二阶RC滤波电路连接运算放大器模块；所述运算放大器模块连接第二恒温晶振模块；所述第二恒温晶振模块连接第二功分器模块；所述第二功分器模块连接FPGA模块。减少了电路冗余，同时提高了驯服速度。 | ||||||
| 167 | 一种基于DDS的输出频率调整方法和守时系统 | CN202311443974.2 | 2023-11-01 | CN117472144A | 2024-01-30 | 晏攀; 李世光; 陈治高; 吴东雪; 罗毕锟; 王鑫 |
| 本申请公开了一种基于DDS的输出频率调整方法，用于守时系统，所述守时系统包含原子钟和基于DDS的相位微跃计，通过DDS原子钟输出频率进行调整，包括以下步骤：比较原子钟输出信号和标准时间信号，确定需调整的频偏值；确定与目标频偏值对应的控制字，通过控制字按照时序调整DDS输出频率；所述控制字有多级，前一级控制字按照时序每工作n个周期，后一级控制字工作1个周期。本申请还包含用于实现所述方法的守时系统。本申请的技术方案克服了频率调整量在非零状态下，传统的DDS出现的频率跳变的问题，提高了DDS频率调整精度。 | ||||||
| 168 | 一种时间数字转换器步长的测量方法及系统 | CN202311534693.8 | 2023-11-17 | CN117278034B | 2024-01-30 | 高青; 李俞东; 石姣; 唐贝贝; 陈强 |
| 本发明涉及时间数字转换器技术领域，公开了一种时间数字转换器步长的测量方法及系统，该方法为：扫描全数字锁相环路的时间数字转换器，基于数字编码值及其对应的出现次数、转换系数值计算得到所有测量到的数字编码值对应的步长；其中，转换系数值指时间数字转换器的时间与相位转换系数的值。本发明解决了现有技术存在的难以测量步长、影响芯片全数字锁相环时钟生成芯片的准确性等问题。 | ||||||
| 169 | 一种压控振荡器增益放大方法与电路、锁相环及时钟芯片 | CN202311331073.4 | 2023-10-16 | CN117081513B | 2024-01-30 | 蹇俊杰; 高青; 孙永升; 彭云武; 朱俊 |
| 本发明公开了一种压控振荡器增益放大方法与电路、锁相环及时钟芯片，其中方法包括以下步骤：将控制电压输入带失调电压的运算放大器，所述带失调电压的运算放大器的正相输入端接入控制电压，负相输入端通过第二电阻接地，输出端依次通过第一电阻和第二电阻接地，且输出端产生目标电压；通过所述带失调电压的运算放大器产生的目标电压控制压控振荡器的调谐频率，所述失调电压的取值包括压控振荡器的最小调谐频率所对应的电压。相比常用的减法电路方案，本发明不需要额外的驱动电路和驱动电流，不会额外消耗面积和功耗，可减少电路环节引入的噪声，提高锁相环性能，节省成本和功耗。 | ||||||
| 170 | 一种基于参考时钟周期获得TDC延迟步进的方法及装置 | CN202211735713.3 | 2022-12-31 | CN116015284B | 2024-01-30 | 蹇俊杰 |
| 本发明公开了一种基于参考时钟周期获得TDC延迟步进的方法及装置，其中包括以下步骤：通过通路控制将锁相环电路中的N个TDC即时间数字转换器以负反馈方式连接振荡，一段时间以后得到稳定振荡频率；将所述锁相环电路中已知频率的参考时钟作为定时器，在预设时间长度内对所述时间数字转换器的输出进行定时计数，统计振荡后的脉冲个数；基于已知的参考时钟周期、已得到的脉冲个数计算得到所述数字时间转换器的步进精度。本发明通过预先检测得到TDC的步进精度，保证环路可以得到精确的步进精度值，保证环路锁定和性能。 | ||||||
| 171 | 一种石英晶体谐振器 | CN202110926834.5 | 2021-08-12 | CN113659956B | 2024-01-30 | 童文鹏; 罗俊强; 戴文杰; 徐仙 |
| 本申请涉及一种石英晶体谐振器，其包括底座；外盖，安装于底座上并与底座配合形成容纳腔；风挡，底部安装于底座上且位于容纳腔中，底部向内凹陷以与底座配合形成工作腔，顶部向内凹陷形成隔热槽；所述隔热槽的底部设置有条形的电热补温丝，所述隔热槽的顶部设置有朝向电热补温丝下凹并接触的导电膜，所述导电膜与所述隔热槽配合形成密闭空间；石英晶振电路，位于工作腔内且安装于底座上，并朝向风挡延伸有电路以为电热补温丝供电。本申请具有减少工作环境温度改变对石英晶体振荡器的影响的效果。 | ||||||
| 172 | 时钟自动校准电路及方法 | CN202010564457.0 | 2020-06-19 | CN111541450B | 2024-01-30 | 仝传连; 刘慧 |
| 本发明提供了一种时钟自动校准电路及方法，所述时钟自动校准方法包括：计数模块进行一次或多次计数，每次计数包括：以一定的计数频率，从计数初始值减计数，计数到0后若还未到达单位时间继续加计数；到达所述单位时间后，保存当前计数值与当前计数方向；所述单位时间的频率或所述计数频率与RC振荡器的振荡频率相关；状态机模块根据所述当前计数值判断当前校准值是否符合要求；状态机模块还根据所述当前计数方向与上一次计数的计数方向是否相同，对所述当前校准值采用固定步进值进行校准或采用二分法进行校准。 | ||||||
| 173 | 一种频率校准的方法及装置 | CN201711336519.7 | 2017-12-14 | CN107863959B | 2024-01-30 | 刘文; 王军宁; 曹淑新 |
| 本发明提供一种频率校准的方法及装置，涉及通信技术领域，方法包括：获取待锁定的目标频率，通过向压控振荡器发送预设的基准工作频带的编号对应的频带选择信号，控制压控振荡器输出第一频率，根据预先存储的各参考频带的编号与各参考频带中基准点的频率的对应关系、目标频率、第一频率和基准工作频带的编号，确定目标频率对应的第一工作频带的编号，通过向压控振荡器发送第一工作频带的编号对应的频带选择信号，控制压控振荡器输出第一工作频带中基准点的第二频率，根据第二频率与目标频率的第一差值、第一工作频带的编号和预设的频带校准算法，确定目标频率对应的目标工作频带。采用本发明，可以提高频率校准的效率。 | ||||||
| 174 | 一种时钟分配电路 | CN201711299364.4 | 2017-12-08 | CN107769773B | 2024-01-30 | 向东红; 王繁 |
| 本发明涉及电子测量仪器领域，特别涉及一种时钟分配电路。包括产生基础时钟频率的恒温晶振，以及第一放大器，第一放大器将信号通过第二滤波电路输出至功分器，所述功分器将信号分为四路后输出，其中第四路输出信号通过第三滤波电路输出；还包括第四滤波放大电路，第四滤波放大电路通过第六滤波电路将信号输出；本发明提供的时钟分配电路，应用数字步进调衰减器，并通过特定的信号处理流程，使得电路工作更加稳定，同时输出目标范围内的射频信号。 | ||||||
| 175 | 频偏纠正电路 | CN202210849495.X | 2022-07-19 | CN117459059A | 2024-01-26 | 林晓; 谷华宝 |
| 本申请提供一种频偏纠正电路，包括锁相环模块、锁定检测模块和频率控制模块；锁相环模块包括环路滤波器和压控振荡器，环路滤波器的输出端分别与压控振荡器的第一输入端和锁定检测模块的输入端连接，锁定检测模块的输出端和频率控制模块的第一输入端连接，频率控制模块的输出端和压控振荡器的第二输入端连接；其中，锁定检测模块用于比较环路滤波器输出的参考电压与锁相环模块锁定时的电压值范围，输出第一比较结果；频率控制模块用于根据第一比较结果，输出第一频率控制字，第一频率控制字用于纠正频偏。本申请实施例提供的频偏纠正电路改善了PLL电路从失锁再到锁定的过程耗时较长的问题。 | ||||||
| 176 | 光电锁相环 | CN202310041593.5 | 2023-01-12 | CN116299325B | 2024-01-26 | 张璟 |
| 本申请涉及一种光电锁相环，用数字电路代替传统光电锁相环中的外围电路，通过数字电路的灵活性，提高了激光扫描仪的多样性。本申请可以实时调节激光器的相位部分和光栅部分，以实时调节激光器的扫描时间和扫描波形。 | ||||||
| 177 | 一种基于多时钟源的ASIC自动分频方法及装置 | CN202110187163.5 | 2021-02-18 | CN112787664B | 2024-01-26 | 杨滔; 梁敏学 |
| 本说明书实施例公开了一种基于多时钟源的ASIC自动分频方法及装置，方案包括：预先分析配置文件，得到所有不重复的待分频目标外设时钟频率；以所述第一基准频率为基准，将所述所有不重复的待分频目标外设时钟频率分为第一组待分频目标外设时钟频率和第二组待分频目标外设时钟频率；进行多轮迭代计算，迭代计算分组后时钟源时钟频率，使得各外设分频误差绝对值总和最小，得到待分频目标外设时钟频率的最优分组，然后对不同组内的时钟进行配置。本发明技术方案基于配置文件自动分组，自动计算最优分组源的时钟频率，且计算结果精确度高，能够科学地解决SoC多时钟源时各外设时钟自动化分频问题。 | ||||||
| 178 | 改进型自适应陷波器以及改进型自适应陷波器锁相环 | CN202011457681.6 | 2020-12-10 | CN112600537B | 2024-01-26 | 周天念; 吴传平; 朱鸿章; 陈宝辉; 梁平; 潘碧宸 |
| 本发明公开了一种改进型自适应陷波器以及改进型自适应陷波器锁相环，该改进型自适应陷波器锁相环，用于输入不平衡电网电压Vabc，进行Clark变换成Vαβ，Vαβ经过XANF后实现正负序分量分离，得到无直流分量的Vαf和Vβf信号；进行park变换，将Vαf、Vβf转换成两相同步旋转dq坐标系下的直流Vd和Vq；通过闭环控制使Vq趋于零，实现锁相；其中，XANF为改进型自适应陷波器。本发明的改进型自适应陷波器锁相环可以适用各种单/三相不平衡且包含直流分量的复杂工况，能快速且准确得到电网电压的同步信息。 | ||||||
| 179 | 半导体装置和操作半导体装置的方法 | CN201811554225.6 | 2018-12-19 | CN110022153B | 2024-01-26 | 俞元植; 金友石; 金志炫; 金泰翼 |
| 公开了一种半导体装置和操作半导体装置的方法。所述半导体装置包括：数字‑时间转换器(TDC)，接收参考频率信号和反馈频率信号，并输出指示参考频率信号与反馈频率信号之间的时间差的第一数字信号；数字环路滤波器(DLF)，输出通过对第一数字信号进行滤波生成的第二数字信号；乘法器电路，输出第三数字信号和最终测试信号中的一个，第三数字信号通过使用乘法系数对第二数字信号执行乘法运算被生成；数控振荡器(DCO)，基于第三数字信号和最终测试信号的中的输出的所述一个来生成具有频率的振荡信号；环路增益校准器(LGC)，接收振荡信号，生成测试信号对，并使用测试信号对确定乘法系数。 | ||||||
| 180 | 基于脉冲展宽及斩波PLL的时间数字转换电路 | CN202311768198.3 | 2023-12-21 | CN117439609A | 2024-01-23 | 潘林杉; 陆春光; 宋磊; 徐永进; 崔国宇; 门长有; 孙全; 虞小鹏 |
| 本发明公开了一种基于脉冲展宽及斩波PLL的时间数字转换电路，属于模拟集成电路高精度时钟转换技术领域，包括锁相环电路、计数电路和脉冲展宽电路，锁相环电路用于将参考时钟信号转换为高频时钟信号；计数电路用于对待量化的脉宽进行粗量化、第一细量化和第二细量化，粗量化包括对待量化的脉宽进行整数个周期的脉冲计数；脉冲展宽电路用于对待量化的脉宽中不足一个周期的窄脉冲进行展宽，获得展宽后的脉冲；第一细量化和第二细量化包括对展宽后的脉冲进行整数个周期的脉冲计数，第一细量化的触发信号相位和第二细量化的触发信号相位不同。该时间数字转换电路能够避免出现细计数器未来得及翻转，导致量化偏差一整个周期，以及减少功耗与面积。 | ||||||
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