子分类：
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 181 | 一种无毛刺数控振荡器电路及其规模确定方法 | CN202311474466.0 | 2023-11-07 | CN117439601A | 2024-01-23 | 申志浩; 陈鑫; 杨迎 |
| 本发明公开了一种无毛刺数控振荡器电路及其规模确定方法。无毛刺数控振荡器电路采用基于可控延时链环路的设计方案，包括固定延时模块、粗调模块、细调模块和控制字切换模块。本发明能够消除在控制字切换时引入的时钟毛刺，且电路结构简单，可移植性强，适用于高度集成的片上系统和对可移植性要求较高的集成电路领域。 | ||||||
| 182 | 振荡器控制系统 | CN202210819735.1 | 2022-07-13 | CN117439599A | 2024-01-23 | 丁鹏菲; 赵春蕾; 俞诚 |
| 本公开涉及一种具有节省功率的动态控制的振荡器控制系统，包括：振荡器，响应于接收到振荡器启用信号而提供振荡器时钟信号；系统时钟信号发生器，生成系统时钟信号；系统控制器，从时钟信号发生器接收系统时钟信号；以及振荡器控制器，将振荡器启用信号提供到振荡器并接收振荡器时钟信号，从时钟信号发生器接收系统时钟信号并从系统控制器接收系统模式信号，并且从振荡器控制系统的输入接收第一状态信号变化，在接收到第一状态信号变化时，振荡器控制器通过在从接收到状态信号变化开始的第一设置时间周期之后停用系统时钟信号，并在第一设置时间周期之后的第二设置时间周期之后停用振荡器启用信号，将振荡器控制系统从振荡器时钟信号和系统时钟信号被启用的第一模式转换到振荡器时钟信号和系统时钟信号被停用的第二模式。 | ||||||
| 183 | 一种时间数字转换器、锁相环及电子设备 | CN202011152306.0 | 2020-10-23 | CN112311391B | 2024-01-23 | 吴瑞 |
| 本申请涉及一种时间数字转换器、锁相环及电子设备，属于电子技术领域。该转换器包括差分积分调制器、选择器以及转换单元。差分积分调制器用于对输入的数字信号对应的量化噪声进行整形，并根据整形后的量化噪声生成可动态变化的选择器控制信号；选择器的第一输入端连接有参考时钟信号，选择器的第二输入端连接有第一信号，选择器的控制端连接有选择器控制信号，选择器用于根据选择器控制信号选择是以参考时钟信号还是以第一信号输出；转换单元用于对接收的反馈时钟信号以及选择器的输出信号进行处理，输出表征参考时钟信号与反馈时钟信号的相位差的数字信号。通过引入差分积分调制器来提高时间数字转换器的输出信号采样频率，从而降低量化噪声。 | ||||||
| 184 | 一种具有快锁功能的宽带低相噪锁相环 | CN201911285503.7 | 2019-12-13 | CN110995255B | 2024-01-23 | 胡天涛; 高峯; 杜勇 |
| 本发明公开了一种具有快锁功能的宽带低相噪锁相环，包括由鉴相器、环路滤波器、窄带VCO组、定向耦合器、第一放大器、混频器、第一低通滤波器和第二放大器构成的锁相环路，在所述鉴相器与所述环路滤波器之间设有单刀双掷开关，所述鉴相器的输出端与所述单刀双掷开关的第一模拟量输入端电气连接，所述单刀双掷开关的模拟量输出端与所述环路滤波器的输入端电气连接；所述高速D/A的输出端与所述单刀双掷开关的第二模拟量输入端电气连接。本发明将锁相环环路滤波特性、内插混频锁相环降噪特性、窄带VCO组宽带输出特性、环路滤波器高速预置特性融为一体，解决了宽带锁相环无法实现快速切换，以及锁定时间长的弱点。 | ||||||
| 185 | 展频时钟产生器、存储器存储装置及展频时钟产生方法 | CN202311351494.3 | 2023-10-18 | CN117424594A | 2024-01-19 | 李昆叡; 吴仁钜 |
| 本发明提供一种展频时钟产生器、存储器存储装置及展频时钟产生方法。所述方法包括：根据参考时钟信号与控制信号产生展频时钟信号；以及调整所述控制信号，以使所述展频时钟信号的频率基于多种频率变化率而变化，其中所述展频时钟信号的初始频率变化率大于所述展频时钟信号在目标时间范围内的频率变化率。由此，可更进一步降低展频时钟信号引起的电磁干扰，从而提高系统可靠度。 | ||||||
| 186 | 一种用于高速鉴频鉴相器的状态重置电路 | CN202311456340.0 | 2023-11-03 | CN117424593A | 2024-01-19 | 吴光林; 程剑平 |
| 本发明公开一种用于高速鉴频鉴相器的状态重置电路，属于模拟电路领域。本发明提供的用于高速鉴频鉴相器的状态重置电路带有复位延迟区分控制功能，有效解决了传统的边沿触发型鉴频鉴相器所面临的复位时间长导致支持输入信号频率不够高和复位时间短导致电荷泵无法完全开启的矛盾，本发明所提出的电路结构能够减少复位信号从复位状态恢复的时间，不减少从鉴频鉴相器检测相应信号到复位触发时间，因此在能够保证电荷泵有足够的开启时间的前提下提高了输入参考信号支持频率范围。 | ||||||
| 187 | 基于FPGA的数字锁相系统及方法 | CN202311431705.4 | 2023-10-31 | CN117424592A | 2024-01-19 | 康智斌; 王荣文; 龙君; 刘有成; 陈勇 |
| 本发明公开了一种用于感应加热领域的基于FPGA的数字锁相系统及方法，本发明通过在传统的感应加热回路的数字锁相系统中，基于FPGA进行错相时钟延迟采样，能够提升同步信号采样精度，相对于传统一个时钟取同步，提升多倍的采样精度，能够更大化细分同步信号频率；以及，加入PID进行信号调节，能够加快调节时间、减少超调和消除稳态误差；同时，本发明充分利用了FPGA的并转串模块，提升了PWM驱动分辨率，能够适应同步取样的高频锁相信号，准确输出高频的PWM驱动，实现高精度移相控制，提升了控制精度。 | ||||||
| 188 | 延迟锁定回路以及时钟产生方法 | CN201811361332.7 | 2018-11-15 | CN109286397B | 2024-01-19 | 周永奇; 陈洋 |
| 189 | 一种具有防错锁功能的低相噪混频锁相电路 | CN202311695619.4 | 2023-12-12 | CN117411478A | 2024-01-16 | 杨松 |
| 本发明公开了一种具有防错锁功能的低相噪混频锁相电路，包括用于提供同时基信号的同时基参考单元，根据同时基参考单元提供的同时基信号产生低相噪射频信号的低相噪混频锁相单元，以及接收同时基参考单元提供的同时基信号并与低相噪混频锁相单元连接的防错锁单元，该防错锁单元基于同时基信号检测低相噪混频锁相单元的输出信号是否错锁，并在错锁时对低相噪混频锁相单元进行修正。本发明通过电路设计能够在较小体积和较低成本的条件下实现低相噪射频信号的产生，而且可以解决低相噪混频锁相单元可能发生的频率错误锁定的问题，并且能够适应多种微波信号处理电路，为各种变频电路提供高质量的本振信号和自检信号，具有广泛的市场应用前景。 | ||||||
| 190 | 一种振荡器控制方法及控制系统 | CN202311687280.3 | 2023-12-11 | CN117394851A | 2024-01-12 | 张盼盼; 张鸿; 王金富; 王振; 韩佳利; 任佳佳 |
| 本申请属于一种控制方法，针对当前应用于锁相环或锁频环中的振荡器，存在成本高和鲁棒性差的技术问题，提供一种振荡器控制方法及控制系统，根据用户输入配置，生成输入参考时钟计数个数cunt1、理想输出频率的计数个数cunt2和可配置频率细调步长，控制压控振荡器输出频率时，采用两步调节法，先采用逐次逼近算法进行粗调，再利用可配置频率细调步长进行细调，因为频率细调步长可配置，进行细调时也可分多步对压控振荡器的输出频率进行调整，一方面，能够更加快速有效的调整压控振荡器输出频率，使压控振荡器输出频率满足预设要求的精度，另一方面，也便于达到更高的调节精度。 | ||||||
| 191 | 锁相回路电路、电压控制震荡器与补偿方法 | CN202211135764.2 | 2022-09-19 | CN117394849A | 2024-01-12 | 石正枫; 方瑞娴 |
| 本发明公开了一种锁相回路电路、电压控制震荡器与补偿方法。电压控制震荡器接收控制电压与产生时钟信号，且包括电压转电流装置、工艺补偿装置、减法单元与时钟信号产生模块。电压转电流装置用于根据控制电压产生线性电流。工艺补偿装置用于根据控制电压产生补偿电流，其中补偿电流正比于工艺偏移对应的晶体管操作速度。减法单元用于将线性电流减去补偿电流，以产生控制电流。时钟信号产生模块用于根据控制电流产生时钟信号。通过本发明的技术方案，无须对锁相回路电路进行过设计，且可以有效减少电路面积与能耗。 | ||||||
| 192 | 选频电路、锁相环、芯片及电子设备 | CN202311330813.2 | 2023-10-13 | CN117375575A | 2024-01-09 | 卓春坛; 姚伟荣 |
| 本发明提出一种选频电路、锁相环、芯片及电子设备，该选频电路包括：稳压模块、温度补偿模块、压控振荡模块、反馈分频模块和选频模块，稳压模块用于根据控制信号输出稳压信号；温度补偿模块用于根据控制信号和实时温度，输出补偿电压信号；压控振荡模块用于根据控制信号、稳压信号和补偿电压信号，输出基础频率信号；反馈分频模块用于对基础频率信号进行分频得到分频信号；选频模块用于根据分频信号和预设频率参考信号，若分频信号与预设频率参考信号在预设误差范围之外，则对控制信号进行调整。本发明通过温度补偿电路补偿不同温度下电感和电容带来的频率偏差，解决不同温度下出现某个频率断点的问题。 | ||||||
| 193 | 一种实现金属检测机任意工作频率的方法 | CN202311378619.1 | 2023-10-24 | CN117375532A | 2024-01-09 | 牟翔; 施利辉; 幸波 |
| 本发明涉及电气电路领域，且公开了一种实现金属检测机任意工作频率的方法，包括对金属检测机电路中发射调谐电容CT和接收调谐电容CR进行重新设计改变，包括以下步骤：S1：对电路中发射调谐电容CT和接收调谐电容CR进行改变电容的容值；S2：将调谐电路中的每个基频附近所能覆盖的频率范围变大，使得数个基频及其附属频率范围合在一起能够覆盖整个工作频段；S3：在较大范围内实现调谐电容容值的可控变化，实现在每个频点的真正调谐，保证在每个频点的性能，能够实现所需范围内的任意容值，也即可以满足任意工作频率对调谐电容的需求，采用这种方案的金属检测机，将能够实现工作频率在某一范围内的任意切换，且不会降低性能。 | ||||||
| 194 | 一种电荷泵和锁相环电路 | CN202311246014.7 | 2023-09-25 | CN117353569A | 2024-01-05 | 刘阳; 宋帅; 刘帘曦; 赖睿 |
| 本发明公开了一种电荷泵，包括：充电开关模块、放电开关模块和充放电回路；其中，所述充电开关模块和所述放电开关模块的电路结构相同；所述充电开关模块，用于差分接收鉴频鉴相器输出的充电脉冲信号和充电反相脉冲信号，根据所述充电脉冲信号和所述充电反相脉冲信号生成充电电流；所述放电开关模块，用于差分接收鉴频鉴相器输出的放电脉冲信号和放电反相脉冲信号，根据所述放电脉冲信号和所述放电反相脉冲信号生成放电电流；所述充放电回路，用于根据所述充电电流输出第一电压，根据所述放电电流输出第二电压。本发明的提供的该电荷泵的噪声和抖动更低。 | ||||||
| 195 | 一种降低电荷泵锁相环相位噪声的电路及方法 | CN202010203434.7 | 2020-03-20 | CN111294045B | 2024-01-05 | 万晓船 |
| 本发明公开了一种降低电荷泵锁相环相位噪声的电路及方法，该电路包括电荷泵，所述电荷泵包括偏置电路、充电电路、放电电路、充电开关、放电开关和降噪电路，所述降噪电路分别与所述偏置电路、充电电路和放电电路连接，所述降噪电路用于滤除偏置电路产生的噪声；其效果是：用设置的降噪电路，在充电电路、放电电路工作时，将偏置电路和充电或放电电路之间的连线切断，使得偏置电路产生的噪声无法传递，来滤除偏置电路产生的噪声，从而达到降低锁相环输出相位噪声的目的。 | ||||||
| 196 | 一种低成本数字扩频时钟生成电路 | CN202311256225.9 | 2023-09-27 | CN117335795A | 2024-01-02 | 曾兆权; 龚立娇; 张岭; 鲁敏; 赵咪; 张宁 |
| 本发明属于集成扩频时钟生成技术领域，提出了一种低成本数字扩频时钟生成电路，包括数字波形生成模块，Sigma‑delta调制器，时钟计数分频模块，低通滤波器模块，以及数据选择器模块。本发明所提出的集成扩频时钟生成电路，克服了传统扩频时钟生成电路占用面积大、功耗高、成本高的局限，利用片内系统时钟信号对输出到芯片外部的时钟信号进行调制扩频，使得扩频时钟生成电路在功耗、面积以及设计成本方面更为经济。 | ||||||
| 197 | 一种宽带频率合成器 | CN202311436922.2 | 2023-10-31 | CN117335794A | 2024-01-02 | 罗武; 龚乐; 项威; 黄春燕; 孙敏 |
| 本发明涉及频率合成技术领域，公开了一种宽带频率合成器，包括：频率合成模块，包括直接数字式频率合成器DDS、锁相环PLL、多路复用器、多个并联设置的子频率形成单元、开关单元、信号放大滤波单元以及功分器，直接数字式频率合成器DDS的输出端通过锁相环PLL与多路复用器的输入端连接，多路复用器的输出端分别连接多个并联设置的子频率形成单元，多个并联设置的子频率形成单元的输出端分别连接开关单元的输入端，开关单元的输出端通过信号放大滤波单元与功分器连接，功分器的另一个输出端连接锁相环PLL的输入端，频率预置电压输出模块，分别为多个子频率形成单元提供独立的预置电压。本发明的宽带频率合成器具有宽带输出远端相位噪声好的特点。 | ||||||
| 198 | 用于产生高频时钟的设备和方法 | CN202310782797.4 | 2023-06-29 | CN117335793A | 2024-01-02 | 约尔格·克鲁帕; 托马斯·恩格尔曼 |
| 本发明涉及用于产生高频时钟303的设备，其包括控制器311、第一FLL或PLL调控环323、固定频率基准时钟振荡器1101、输入信号308、分频器c比率计算器1110和测量设备509。第一FLL或PLL调控环323具有第一分频器520。固定频率基准时钟振荡器1101产生基准时钟306。测量设备509测量输入信号308中偶尔出现的基准信号并确定相关的有效测量值517。分频器520将高频时钟303以分频比向分频为分频高频时钟521的频率并以第二分频比向分频为辅助时钟1112。分频器比率计算器1110确定辅助时钟1112的测量值并将有效测量值517与辅助时钟1112的测量值比较，并由此确定反映测量值517与辅助时钟1112的测量值之间的比率和/或差值的比率值。分频器比率计算器1110根据该偏差改变第一分频器520的目标分频比1111。 | ||||||
| 199 | 一种消除比较器延时影响的RC振荡器电路 | CN202311634243.6 | 2023-12-01 | CN117335750A | 2024-01-02 | 谢鹏; 阮庆瑜 |
| 本发明属于半导体集成电路技术领域，具体涉及一种消除比较器延时影响的RC振荡器电路，利用周期性的RC充放电信号在一个周期内的积分电压不变，则振荡频率也不变的原理。通过将RC振荡器的两路充放电信号进行积分，将比较器的延时时间转化为电压信号，等效为比较器参考电压的一部分，从而将传统RC张弛振荡比较器的固定参考电压改为自适应的参考电压，根据比较器的延时变化自动调节比较器的参考电压，通过采用自适应比较器参考电压，能消除比较器延时时间随温度和电源电压变化对输出频率造成的影响，从而直接输出高精度的高频时钟频率，不需要额外增加锁相环PLL电路，实现简化电路结构，减少芯片成本和功耗的目的。 | ||||||
| 200 | 一种USB数据恢复系统 | CN202011327603.4 | 2020-11-24 | CN112532239B | 2024-01-02 | 陈文捷; 陈相政; 唐振中; 郑思; 卢夏燕 |
| 本发明公开一种USB时钟以及数据恢复系统；包括数据采集模块、时钟产生模块、数据整形模块、翻转检测模块、校正系数获取模块、翻转时间及复原间隔校正模块、数据复原模块；数据采集模块根据时钟产生模块产生的时钟采样信号进行数据过采样得到采样数据；数据整形模块用于对采样数据去噪；翻转检测模块用于检测翻转时刻以及相邻两侧翻转的周期个数；校正系数获取模块用于获取翻转时间校正系数及复原间隔校正系数；翻转时间及复原间隔校正模块根据上述校正系数分别对翻转时间及复原间隔进行实时校准；数据复原模块根据所述数据整形模块输出的数据、校准后的复原间隔以及翻转时间实现USB数据的复原。本发明的系统能够实现USB数据的精准复原。 | ||||||
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