子分类：
- H03M1/00： 模/数转换;数/模转换(模拟值转换到差分调制或相反转换入H03M3/00)
- H03M11/00： 与键盘或类似装置有关的编码,即操作键位置的编码(键盘开关设备,编码器的结构连接和键盘的结构连接入H01H13/70,H03K17/94)
- H03M13/00： 用于检错或纠错的编码、译码或代码转换;编码理论基本假设;编码约束;误差概率估计方法;信道模型;代码的模拟或测试(用于模/数,数/模或代码转换的检错或纠错入H03M1/00至H03M11/00;专用于数字计算机的入G06F11/08,用于基于记录载体和传感器之间相对运动的信息存储入G11B,例如G11B20/18,用于静态存储器的入G11C;在传输系统中检错或纠错的使用入H04L1/004,在电视系统中的入H04N7/0357)
- H03M2201/00： 涉及A/D或D/A转换的索引
- H03M3/00： 模拟值转换到差分调制或相反转换
- H03M5/00： 单个数字表示形式的转换
- H03M7/00： 把用给定序列的数字或给定数目的数字来表示信息的码,转换到用不同序列的数字或不同数目的数字来表示相同信息{或相似信息或信息的一个子集}的码
- H03M9/00： 并行/串行转换或相反转换(其中的信息逐级移动的数字存储器本身入G11C19/00)
- H03M99/00： 本小类其他组不包含的技术主题
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 21 | 数模转换器装置以及数模转换器装置的操作、校正方法 | CN201510026128.X | 2015-01-20 | CN104811205B | 2017-11-17 | 曾伟信 |
| 本发明提供一种数模转换器装置，包含数模转换器，具有输入总线端、第一输出端、第二输出端以及多个控制端，数模转换器用于生成多个电流；电阻‑电容电路，用于在校正期间形成积分器以形成Σ‑Δ模数转换器，以及用于在数模转换期间形成低通滤波器，电阻‑电容电路包含运算放大器、第一电容、第二电容、第一电阻、第二电阻、第一开关、以及第二开关；量化器，具有第一输入端、第二输入端以及输出端，且用于根据运算放大器的输出生成多个偏移值；以及控制器，具有输入端以及的输出总线端，且用于根据多个偏移值控制多个电流对运算放大器的耦合。本发明通过以上方案，可以有效地解决数模转换器中电流源的不匹配的问题，并可以节省制程面积。 | ||||||
| 22 | 计数器、计数方法、AD转换器、固态成像装置和电子装置 | CN201310232543.1 | 2013-06-13 | CN103516352B | 2017-11-17 | 久松康秋 |
| 提供了计数器、计数方法、AD转换器、固态成像装置和电子装置。该计数器配置为在输入时钟的两个沿进行计数以输出对前一计数值和下一计数值的加法值或减法值，包括：锁存所述输入时钟的第一锁存电路；锁存来自所述第一锁存电路的输出的第二锁存电路；保持计数值的第0位的数据的保持部分；以及校正部分，在所述第二锁存电路的输出和所述保持部分的输出的基础上关于计数值的第一位及后续位的数据进行计数校正。 | ||||||
| 23 | 一种极化码和多比特奇偶校验码级联的纠错编码方法 | CN201510995761.X | 2015-12-23 | CN105680883B | 2017-11-14 | 屈代明; 王涛; 江涛 |
| 本发明公开了一种极化码和多比特偶校验码级联的纠错编码方法，该方法发送端编码器采用多比特偶校验码作为外码，极化码作为内码；接收端译码器采用修正的SCL译码算法进行译码。在纠错性能上，相对于采用SCL译码算法的中短码长非级联极化码，本发明可以显著提升系统的误帧率性能，并可明显突破后者不可突破的最大似然界限(ML Bound)；在工程实现上，本发明外码采用多比特偶校验码，编码简单，译码采用修正的SCL译码算法，译码过程中比特判决与偶校验联合进行，相对于原始SCL译码算法无译码复杂度的提升，有利于工程实现。 | ||||||
| 24 | 一种数模转换电路、显示面板及显示装置 | CN201610669446.2 | 2016-08-15 | CN106330194B | 2017-11-10 | 王糖祥 |
| 本发明公开了一种数模转换电路、显示面板及显示装置，包括：分压单元、第一分段单元、第二分段单元以及第三分段单元；其中，采用分段模式，通过上述四个单元的相互配合，仅需要采用257个分压信号端，就可以输出1024个不同电压的模拟信号，与现有技术中需要采用1024个分压信号端相比，可以减少分压信号端的设置，简化结构、减小布线难度以及降低生产成本。 | ||||||
| 25 | 用于并行信号的对齐的技术 | CN201410042365.0 | 2014-01-28 | CN103973312B | 2017-11-10 | C·沃特曼; D·门德尔 |
| 串行通道中的每个接收器电路均生成与主时钟信号对齐的同步时钟信号以允许无损坏地将数据同步传送到主时钟域上。每个接收器电路中的串并转换器电路响应于同步时钟信号中的一个同步时钟信号将串行数据信号转换为并行数据信号。相位检测电路基于同步时钟信号和主时钟信号之间的相位偏移生成相移的指示。时钟信号生成电路基于相移的指示提供对同步时钟信号的相位的调节。串并转换器电路基于对同步时钟信号的相位的调节来调节由并行数据信号所指示的比特的位置。 | ||||||
| 26 | 支持模式切换的熵编码 | CN201280039922.2 | 2012-06-18 | CN103748886B | 2017-11-10 | 瓦莱里·乔治; 本杰明·布罗斯; 海纳·基希霍弗尔; 德特勒夫·马佩; 通·恩固因; 马蒂亚斯·普赖斯; 米斯查·西克曼; 扬·斯蒂格曼; 托马斯·维甘徳; 克里斯蒂安·巴特尼克 |
| 描述了一种解码器，用于解码由媒体数据编码而成的数据流。所述解码器包括：模式开关，被配置为根据所述数据流来激活低复杂度模式或高效率模式；熵解码引擎，被配置为使用多个熵解码方案中所选择的一个，通过熵解码从所述数据流中检索符号序列中的每个符号；去符号化器，被配置为将该符号序列去符号化，以便获得语法元素序列；重构器，被配置为根据该语法元素序列，重构所述媒体数据，其中，根据所述低复杂度模式和所述高效率模式中激活的一个，来进行上述选择。另一方面，去符号化器被配置为进行去符号化，以在激活高效率模式的情况下，所述控制参数以第一速率根据所述数据流变化，并且在激活低复杂度模式的情况下，所述控制参数恒定，与数据流无关，或者根据数据流改变，但是以比所述第一速率更低的第二速率改变。 | ||||||
| 27 | 空间数据压缩、解压与渐进传输的有关方法与装置 | CN201310136682.4 | 2013-04-18 | CN103378863B | 2017-11-10 | 董福田 |
| 本发明公开了空间数据压缩、解压缩与渐进传输的方法及其装置。空间数据的压缩方法包括：依据预先设定的视图控制参数得到压缩参数Z；依据所述视图控制参数确定参照点P；依据压缩参数Z将空间数据的坐标点的坐标值和参照点P的坐标值变换为整数；将所述空间数据的坐标点的坐标值变换为整数后的值和所述参照点P的坐标值变换为整数后的值的差值作为压缩后的数据。本发明还公开了确定存储空间数据的最大数据位的方法、增量数据的插入方法、增量数据的压缩、解压缩方法及其装置。本发明可以解决空间数据压缩及渐进传输的方法计算量大，效率低，以及不能保证所有经压缩后的空间数据之间的空间关系的正确显示等问题。 | ||||||
| 28 | 可配置的多模式介质独立接口 | CN201280071550.1 | 2012-03-23 | CN104221290B | 2017-11-07 | 郁宏春 |
| 集成电路设备中的可配置介质独立接口包括第一多个信道和第二多个信道，其中，第一多个信道和第二多个信道中的每一个信道包括发送路径。接口还包括第一串行器和第二串行器，所述第一串行器可配置为在第一模式中将针对第一多个信道和第二多个信道的发送数据串行化以及在第二模式中将针对第一多个信道的发送数据串行化，而所述第二串行器可配置为在第一模式中被禁用以及在第二模式中将针对第二多个信道的数据串行化。 | ||||||
| 29 | 用于过电流保护电路的系统和方法 | CN200880001737.8 | 2008-01-03 | CN101647167B | 2017-11-03 | N·派克; V·M·德奥卡 |
| 在一个方面，本发明提供一种用于保护包括多个电路保护设备的多个电路的系统，其中每一个电路保护设备包括各自的额定的电流额定值。根据一个实施方案，该系统包括被配置用于测量每一个电路保护设备中的电流的电流感应电路；和被配置用于接收每一个被测量的电流值的控制器。根据一个实施方案，控制器被进一步配置用于确定所有的电路保护设备所负载的电流的总和与所有的电路保护设备的额定的电流额定值的总和之间的比，并将该比例用于分别确定每一个电路保护设备的修正的额定的电流额定值。在又一个实施方案中，控制器被配置用于产生输出信号，以在被包括在选定的电路中的电路保护设备的修正的额定的电流额定值的基础上，将选定的电路从多个电路中隔绝开。 | ||||||
| 30 | 一种信息数据实现无损坍缩的方法 | CN201610246369.X | 2016-04-21 | CN107306138A | 2017-10-31 | 高明利 |
| 目前，全世界理论界对于“信息不守恒原理”还处于理论探索阶段，广泛使用的无损压缩算法都不是建立在信息不守恒原理之上，没有很好的解决信息数据的存储和传输过程中遇到的技术问题。本发明则是率先基于“信息不守恒原理”，可实现：任意大于等于1KB的闭合域的字节型信息数据，只要给予足够的压缩时间，都可无损压缩为1KB以下信息数据的无损坍缩效果。 | ||||||
| 31 | 一种对视频进行解码的方法 | CN201510202243.8 | 2013-04-15 | CN104869424B | 2017-10-27 | 金赞烈; 金宰贤; 朴正辉 |
| 提供了一种变换系数等级的熵编码装置和熵解码装置。还提供了一种更新在对变换系数等级的熵编码和熵解码中使用的参数的方法。通过使用参数对指示变换系数等级的语法元素进行二值化。基于将先前变换系数的大小与基于先前参数而获得的预定临界值进行比较的结果，更新或保持所述参数，其中，先前参数在对先前变换系数等级语法元素的反二值化中被使用。预定临界值被设置为具有与先前参数成比例的值，当先前参数被更新时，更新后的参数与先前参数相比具有逐渐增加的值。 | ||||||
| 32 | 具有定序器驱动的模/数转换器的微控制器 | CN201280055241.5 | 2012-10-05 | CN103918185B | 2017-10-27 | 齐克·伦德斯特鲁姆; 基思·柯蒂斯; 伯克·戴维森; 肖恩·斯蒂德曼; 雅恩·勒法尔 |
| 提供一种使CVD转换过程成为硬件功能的用于微控制器的自动化定序器。所述定序器控制传感器及ADC取样与保持电容的充电/放电以及分压过程。所述定序器还与针对较大分辨率的任选第二转换或差分转换一起起始ADC转换。 | ||||||
| 33 | 流水线逐次比较模数转换器的自校准方法和装置 | CN201410140352.7 | 2014-04-09 | CN103888141B | 2017-10-27 | 李萌; 谷东明; 高洋 |
| 本发明公开了一种流水线逐次逼近型模数转换器的自校准方法和装置，包括：第一级逐次逼近型模数转换器，用于完成输入信号的数据采集和模数转换，且被施加一个数字量已知的伪随机量；第二级逐次逼近型模数转换器；运算放大器，用于将第一级逐次逼近型模数转换器输出的残余信号放大并传送至第二级逐次逼近型模数转换器以进行模数转换；数字校准控制逻辑电路，用于根据第一级逐次逼近型模数转换器和第二级逐次逼近型模数转换器的输出以及伪随机量进行循环校准以控制运算放大器增益，并得到数据输出。通过上述方式，本发明能够实时调整运算放大器的增益，校准温度、电源电压等因素对增益的影响，从而提高ADC的有效精度。 | ||||||
| 34 | 串型DAC充电升压系统和方法 | CN201310565968.4 | 2013-11-14 | CN103812507B | 2017-10-27 | D·A·登普西 |
| 本发明的实施方案可提供具有充电升压的串型DAC。该串型DAC可包括多个串（如MSB DAC和LSB DAC）用于将数字字转换成相应的模拟电压。该串型DAC也可包括用以在代码转变（如MSB代码转变）期间将充电耦合进该DAC或从该DAC耦合出的充电升压系统。该串型DAC可用先断后通连接技术进行操作，其中在进行新的连接之前，所有相关连接实质上是开路的。因此，该充电升压可在代码转变之间使该串型DAC中的阻抗元件的稳定时间缩短并且可实质上减少（或消除）毛刺。 | ||||||
| 35 | 用于并联布置的多个迭代解码器的低延时SIMD架构 | CN201180049082.3 | 2011-12-23 | CN103155420B | 2017-10-27 | N·库马尔; 姚恩龄 |
| 一种装置(100)包括：缓冲器(130)集合，用于从相应信道接收输入，迭代信道解码器(120)集合，被配置用于从它们的相应缓冲器接收数据，以及控制器(110)，被配置用于单独地控制每个解码器以基于与解码器中的迭代同步地针对解码器集合定期地出现的全局转变点的出现启动解码序列。 | ||||||
| 36 | 用于降低信令功率的方法和装置 | CN201480064458.1 | 2014-11-21 | CN105765930B | 2017-10-24 | T·M·霍利斯 |
| 描述了降低多电平编码通信链路所消耗的功率的系统、方法以及装置。在一个示例中，4电平脉冲振幅调制编码传输的不同逻辑状态比其他逻辑状态消耗更多功率。多位数据码元中处于第一逻辑状态的主位的部分可以确定在传输之前主位是否被反相。多位数据码元中处于第一逻辑状态的次位的部分可以确定在传输之前次位是否被反相。如果处于第一逻辑状态的次位比处于第一逻辑状态的主位更多，则主位可与次位交换。 | ||||||
| 37 | 带抖动的西格玛德尔塔调制器 | CN201380008559.2 | 2013-02-08 | CN104137422B | 2017-10-24 | R·S·毛瑞诺; C·G·莱登 |
| 一种西格玛德尔塔调制器可以包括环路滤波器和加法器，所述加法器配置成接受环路滤波器的输出和抖动输入信号。加法器可进一步配置成将环路滤波器的输出和抖动输入信号组合成组合输出信号。西格玛德尔塔调制器还可以包括量化器，其配置成接受来自加法器的组合输出信号，并且将组合信号量化成量化器输出信号。西格玛德尔塔调制器可以进一步包括第一减法器，其配置成接受量化器输出信号并且从量化器输出信号中减去抖动输入信号。 | ||||||
| 38 | LDPC码字及编码方法和编解码器 | CN201710303615.5 | 2014-06-11 | CN107276595A | 2017-10-20 | 张文军; 管云峰; 何大治; 徐胤; 史毅俊; 夏平建; 王尧 |
| 本发明揭示了一种新型的结构化的重复累积型(S-IRA)的LDPC码字、对应的编码器、解码器及编码方法，其码字的结构为H＝[H′1ΠP′]，H′1为信息比特矩阵，P′是校验比特矩阵，ПP′是对所述校验比特矩阵做行变换，其中信息比特矩阵H′1包括多个循环子矩阵pi,j，每一个循环子矩阵只能是单位循环偏移矩阵或全零矩阵。采用了本发明的技术方案，通过大量仿真模拟，找出了比现有技术更适用于HSS译码算法的一种LDPC码字的信息比特矩阵结构，以及使用这种LDPC码的编码器、解码器，提升了LDPC码字的性能。另外，本发明开公开了一种对应上述S-IRA结构的编码方法、编码器。 | ||||||
| 39 | 数字-模拟转换器以及数字-模拟转换装置 | CN201480018604.7 | 2014-03-19 | CN105075127B | 2017-10-20 | 中钵达也; 中西纯弥 |
| 本发明提供一种通过时间交叉DAC动作能够以比以往低的消耗电流实现ΔΣ的高OSR化的DA转换器。本发明的DA转换器的特征在于，具备：第一和第二模拟分段部，在该第一和第二模拟分段部中，采样电容组的多个电容元件在采样阶段与输入的数字信号的信号水平相应地分别被充电；以及运算部，其在积分阶段，根据第一或第二模拟分段部的采样电容组的各电容元件的充电电压来输出模拟信号，其中，在第一和第二模拟分段部中的一方的模拟分段部为采样阶段时，另一方的模拟分段部为积分阶段。 | ||||||
| 40 | 在通信系统中为多个码块计算CRC的方法和设备 | CN201410019336.2 | 2008-07-11 | CN103795496B | 2017-10-20 | 皮周月; 法罗克·坎 |
| 一种生成循环冗余校验的方法和电路。所述方法为具有多个信息位的传输块计算多个循环冗余校验。为包括多个信息位的传输块计算传输块CRC。将包括传输块CRC的传输块分割为多个子集，为所述多个子集计算多个循环冗余校验。基于信息位的子集计算所述多个循环冗余校验中的至少一个循环冗余校验。另外，可基于所有信息位计算传输块循环冗余校验。 | ||||||
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