AC性能改进的高电压NPN双极型器件的生产方法
阅读：1016发布：2021-01-29
专利汇可以提供AC性能改进的高电压NPN双极型器件的生产方法专利检索，专利查询，专利分析的服务。并且提供一种提高 异质结 双极型器件的速度，而不会对该器件的耐久性产生负面影响的方法。所述方法包括下述步骤：形成至少包括双极型器件区的结构，所述双极型器件区至少包括形成于次集 电极 区(12)上的集电极区(14)；和在集电极区内形成n型掺杂区，其中n型掺杂区(18)的垂直宽度小于200纳米(2000埃)，最大浓度小于所述集电极区的最大浓度。本 发明 还提供一种制备异质结双极型晶体管器件的方法以及所述器件本身，所述异质结双极型晶体管器件可用在各种应用中，包括用作 移动电话 机的组件，个人数字助手的组件以及要求速度和耐久性的其它类似应用。，下面是AC性能改进的高电压NPN双极型器件的生产方法专利的具体信息内容。
1、一种制备半导体器件的方法，包括下述步骤：
(a)形成具有第一掺杂类型的集电极，所述集电极包括次集电 极和扩散区；
(b)在所述次集电极上形成扩散区，所述扩散区具有所述第一 掺杂类型，其中，所述扩散区具有一最大掺杂浓度，所述集电极具有 一最大掺杂浓度，所述扩散区的所述最大掺杂浓度大于所述集电极的 所述最大掺杂浓度；
(c)在形成扩散区之后，形成基极；
(d)形成发射极；
其中一部分集电极介于扩散区和基极之间，其中所述扩散区的 垂直宽度小于2000埃，掺杂浓度为5E16～5E17cm-3。
2、按照权利要求1所述的方法，其中在所述形成步骤(b) 中，所述扩散区的所述垂直宽度为800～1200埃。
3、按照权利要求1所述的方法，其中在所述形成步骤(c) 中，所述基极具有一最大掺杂浓度，所述扩散区的最大掺杂浓度小于 所述基极的所述最大掺杂浓度。
4、按照权利要求1所述的方法，其中在所述形成步骤(b) 中，所述扩散区包括选自As、Sb和P的掺杂剂。
5、按照权利要求4所述的方法，其中在所述形成步骤(b) 中，借助离子注入和活化退火，形成所述扩散区，其中以5E11～ 5E12cm-2的离子剂量，并在30～50keV的能量下，进行所述离子注 入。
6、按照权利要求1所述的方法，其中在所述形成步骤(c) 中，所述扩散区位于基极-集电极结附近。
7、按照权利要求1所述的方法，其中所述形成步骤(c)还包 括形成使所述扩散区和所述基极隔离的轻掺杂的集电极。
8、按照权利要求1所述的方法，其中所述形成步骤(c)包括 形成异质结。
9、按照权利要求8所述的方法，其中形成异质结的所述步骤包 括在所述集电极上沉积含SiGe层，含SiGe层包括邻接单晶区的多 晶区。
10、按照权利要求9所述的方法，其中所述形成步骤(d)包括 在所述含SiGe层上形成图案绝缘体，其中所述图案绝缘体包括暴露 一部分所述单晶区的开孔，和在所述图案绝缘体上及在所述开孔中形 成发射极多晶硅。
11、按照权利要求9所述的方法，其中所述单晶区的多个部分 被掺杂，以便在其中形成非本征基极区。
12、按照权利要求1所述的方法，其中在所述形成步骤(a) 中，借助向衬底中的离子注入或者通过在衬底上外延生长所述次集电 极，形成所述次集电极。
13、一种双极型晶体管，包括：
发射极，基极，集电极，基极-发射极结和基极-集电极结，其中 所述集电极包括次集电极和介于所述次集电极与所述基极-集电极结 之间的扩散区，其中一部分集电极存在于扩散区和基极之间，其中， 所述扩散区具有一最大掺杂浓度，所述集电极具有一最大掺杂浓度， 所述扩散区的所述最大掺杂浓度大于所述集电极的所述最大掺杂浓 度，所述扩散区的垂直宽度小于2000埃，掺杂浓度为5E16～5E17 cm-3。
14、按照权利要求13所述的双极型晶体管，其中通过限制基极 加宽，所述扩散区使晶体管的速度更高。
15、按照权利要求13所述的双极型晶体管，其中所述次集电极 位于半导体衬底上。
16、按照权利要求13所述的双极型晶体管，其中所述扩散区的 掺杂浓度为8E16-2E17cm-3。
17、按照权利要求13所述的双极型晶体管，其中晶体管包括异 质结，其中所述异质结位于硅衬底上的含SiGe基极层的界面处。
18、按照权利要求17所述的双极型晶体管，其中所述含SiGe基极层包含邻接单晶区的多晶区。
19、按照权利要求18所述的双极型晶体管，其中所述发射极包 括通过图案绝缘体中的开孔接触一部分所述单晶区的多晶硅。
20、按照权利要求18所述的双极型晶体管，其中所述单晶区包 括非本征基极区和本征基极区。
技术领域
本发明涉及半导体双极型器件，例如AC性能改进的高电压硅 锗(SiGe)双极晶体管。
背景技术
高频有线和无线市场的显著发展为和大块的互补金属氧化物半 导体(CMOS)相比，具有独特优点的化合物半导体带来新机会。随 着外延层假晶硅锗(SiGe)沉积方法的快速发展，外延基极SiGe异 质结双极型晶体管已和主流的先进CMOS设计结合，以便获得广泛 的市场认可，在保持先进CMOS技术基础充分应用于数字逻辑电路 的同时，为模拟和射频(RF)电路提供SiGe技术的优点。
SiGe异质结双极型晶体管器件正在替代Si和GaAs双极结式器 件，作为许多RF/模拟应用中的基本元件，主要原因在于在不损失性 能的情况下，提供降低成本和芯片尺寸的综合解决方案的能力。对于 诸如蜂窝或移动电话之类的应用来说，情况更是如此。移动电话应用 的基于Si的技术中的一个关键挑战是提供既具有高速又具有耐久性 (即抵抗很高电压尖脉冲的高能力)的RF功率晶体管。晶体管速度 一般和截止频率相关，截止频率由发射极-集电极延迟时间(即电子 (NPN晶体管中)或者空穴(PNP晶体管中)从发射极到达集电极 需要多少时间)决定，而耐久性一般和击穿电压BV，尤其是集电极- 发射极击穿电压(基极开路)BVceo相关。
在双极型晶体管中，截止频率和击穿电压不是互补的；于是为 了获得更高的速度，一般不得不损害器件的耐久性，反之亦然。例 如，对于SiGe异质结双极型晶体管器件来说，为了抵抗高工作电 压，集电极区必须被轻掺杂。但是，轻掺杂的集电极区会降低器件的 AC性能，因为对于指定电流密度，Kirk效应(即由于高电流效应的 缘故，截止频率降低)出现得更快。这意味着器件的AC品质因数 (figure of merit)(ft和fmax)也被降低。
Palestri等在“A Better Insight into the Performance of Silicon BJT′s Featuring Highly Nonuniform Collector Doping Profile”IEEE Transactions of Electron Devices，Vol.47，No.5，pp.1044(2000年 5月)中借助蒙特卡洛和偏移-扩散模拟，研究了高度非均匀集电极 掺杂剖面对Si双极型晶体管的速度和击穿电压的影响。虽然在 Palestri等的文章中说明了钉(spike)状剖面，但是对于如何获得所 述钉状剖面，没有提及或提出任何方法。
Van Noort等在“Reduction of UHF Power Transistor Distortions with a Non-Uniform Collector Dopping Profile”IEEE BCTM 7.2，pp.126(2000)中提出使用钉状剖面降低很高电压(约 为50V或者更高)功率晶体管中的畸变。具体地说，在Van Noort 等的文章中采用外延生长的砷(即As)来降低这种晶体管中的畸 变。但是，注意As的外延生长和目前的BiCMOS(双极型互补金属 氧化物半导体)方法不兼容。
SiGe异质结双极型晶体管器件正在替代Si和GaAs双极结式器 件，作为许多RF/模拟应用中的基本元件，主要原因在于在不损失性 能的情况下，提供降低成本和芯片尺寸的综合解决方案的能力。对于 诸如蜂窝或移动电话之类的应用来说，情况更是如此。移动电话应用 的基于Si的技术中的一个关键挑战是提供既具有高速又具有耐久性 (即抵抗很高电压尖脉冲的高能力)的RF功率晶体管。晶体管速度 一般和截止频率相关，截止频率由发射极-集电极延迟时间(即电子 (NPN晶体管中)或者空穴(PNP晶体管中)从发射极到达集电极 需要多少时间)决定，而耐久性一般和击穿电压BV，尤其是集电极- 发射极击穿电压(基极开路)BVceo相关。
在双极型晶体管中，截止频率和击穿电压不是互补的；于是为 了获得更高的速度，一般不得不损害器件的耐久性，反之亦然。例 如，对于SiGe异质结双极型晶体管器件来说，为了抵抗高工作电 压，集电极区必须被轻掺杂。但是，轻掺杂的集电极区会降低器件的 AC性能，因为对于指定电流密度，Kirk效应(即由于高电流效应的 缘故，截止频率降低)出现得更快。这意味着器件的AC品质因数 (figure of merit)(ft和fmax)也被降低。
Palestri等在“A Better Insight into the Performance of Silicon BJT′s Featuring Highly Nonuniform Collector Doping Profile”IEEE Transactions of Electron Devices，Vol.47，No.5，pp.1044(2000年 5月)中借助蒙特卡洛和偏移-扩散模拟，研究了高度非均匀集电极 掺杂剖面对Si双极型晶体管的速度和击穿电压的影响。虽然在 Palestri等的文章中说明了钉(spike)状剖面，但是对于如何获得所 述钉状剖面，没有提及或提出任何方法。
Van Noort等在“Reduction of UHF Power Transistor Distortions with a Non-Uniform Collector Dopping Profile”IEEE BCTM 7.2，pp.126(2000)中提出使用钉状剖面降低很高电压(约 为50V或者更高)功率晶体管中的畸变。具体地说，在Van Noort 等的文章中采用外延生长的砷(即As)来降低这种晶体管中的畸 变。但是，注意As的外延生长和目前的BiCMOS(双极型互补金属 氧化物半导体)方法不兼容。
发明内容
因此，本发明提供一种制备半导体器件的方法，包括下述步 骤：(a)提供具有第一掺杂类型的集电极，所述集电极包括次集电 极和扩散区；(b)在所述次集电极上形成扩散区，所述扩散区具有 所述第一掺杂类型；(c)形成基极；(d)形成发射极；其中所述扩 散区具有足够窄的垂直宽度，以避免降低集电极-基极击穿电压，和 足够高的掺杂，以便当基极-发射极结被正向偏置时，限制基极加 宽。
本发明提供了一种制备半导体器件的方法，包括下述步骤： (a)形成具有第一掺杂类型的集电极，所述集电极包括次集电极和 扩散区；(b)在所述次集电极上形成扩散区，所述扩散区具有所述 第一掺杂类型，其中，所述扩散区具有一最大掺杂浓度，所述集电极 具有一最大掺杂浓度，所述扩散区的所述最大掺杂浓度大于所述集电 极的所述最大掺杂浓度；(c)在形成扩散区之后，形成基极；(d) 形成发射极；其中一部分集电极介于扩散区和基极之间，其中所述扩 散区的垂直宽度小于2000埃，掺杂浓度为5E16～5E17cm-3。
本发明还提供了一种双极型晶体管，包括：发射极，基极，集 电极，基极-发射极结和基极-集电极结，其中所述集电极包括次集电 极和介于所述次集电极与所述基极-集电极结之间的扩散区，其中一 部分集电极存在于扩散区和基极之间，其中，所述扩散区具有一最大 掺杂浓度，所述集电极具有一最大掺杂浓度，所述扩散区的所述最大 掺杂浓度大于所述集电极的所述最大掺杂浓度，所述扩散区的垂直宽 度小于2000埃，掺杂浓度为5E16～5E17cm-3。
鉴于和现有的SiGe异质结双极晶体管器件相关的上述问题，还 公开一种结合到BiCMOS工艺流程中的新的改进SiGe异质结双极晶 体管器件，其中在不降低这种器件的晶体管速度和耐久性要求的情况 下，改进器件的AC性能。
在优选实施例中，提供一种改进SiGe异质结双极晶体管器件的 AC性能的方法，从而所述SiGe异质结双极晶体管器件可用在诸如 移动电话机中的组件之类的各种应用中。
最好还提供一种制备异质结双极晶体管器件的方法，其中保持 这种器件的高晶体管速度和耐久性要求。
另外最好提供一种制备异质结双极晶体管器件的方法，其中工 艺步骤和现有的BiCMOS技术兼容，并且易于和现有的BiCMOS技 术一起实现。
在优选实施例中，提供一种制备能够抵抗高工作电压的异质结 双极晶体管器件的方法。
方法最好包括在形成次集电极区之后，进行低能量、中等剂量 的n型掺杂剂注入，以便在高电压异质结双极型晶体管的低掺杂集 电极区中形成很窄的中等剂量的尖钉。优选实施例产生的这种n型 掺杂剂尖钉足够大，足以显著延迟Kirk效应的开始，又足够窄，足 以避免产生持续时间足以恶化器件的击穿特性的高电场区。从而，本 发明最好通过“杠杆作用”影响半导体中载流子动力学的非固定本性： 即，半导体中的空穴和电子不会立即响应电场中的急剧变化，而是需 要特征时间(称为‘松驰时间’)来响应，来使异质结双极型晶体管 离开这种晶体管特有的所谓Johnson极限(截止频率和击穿电压之间 的关系)，所述Johnson极限表示击穿电压和截止频率之间的折衷。
更具体地说，本发明最好提供一种在基极和集电极区的结合点 具有n型掺杂区的SiGe双极型晶体管，其中n型掺杂区较窄，并且 最大浓度大于集电极的最大浓度。
在优选实施例中，公开一种在异质结双极型晶体管结构中形成 窄的n型掺杂区的方法，所述方法能够改进得到的结构的AC性能。
本发明最好包括在次集电极上形成n型掺杂区的步骤，其中所 述n型掺杂区的垂直宽度小于2000埃，最大浓度大于所述集电极区 的最大浓度。
在一个实施例中，在形成步骤(b)中，扩散区的垂直宽度小于 2000埃。所述扩散区的垂直宽度最好约为800～1200埃。
在一个实施例中，在形成步骤(b)中，扩散区具有最大掺杂浓 度，集电极具有最大掺杂浓度。本实施例中，扩散区的最大掺杂浓度 大于集电极的最大掺杂浓度。
在一个实施例中，在形成步骤(c)中，基极具有最大掺杂浓 度，扩散区的最大掺杂浓度小于基极的最大掺杂浓度。
在一个实施例中，在形成步骤(b)中，扩散区包括选自As、 Sb和P的掺杂剂。掺杂剂最好是Sb。
在一个实施例中，在形成步骤(b)中，借助离子注入和活化退 火(activation annealing)，形成扩散区。例如，以2E11～1E13cm-2 的离子剂量，并在约20～150keV的能量下，进行离子注入。最好 以5E11～5E12cm-2的离子剂量，并在约30～50keV的能量下，进 行离子注入。
在一个实施例中，在约900℃或更高的温度下进行活化退火，时 间约为15秒或者更短。
在一个实施例中，在形成步骤(c)中，扩散区位于基极-集电 极结附近。
在一个实施例中，形成步骤(c)还包括形成使所述扩散区和所 述基极隔开的轻掺杂集电极。
在一个实施例中，在形成步骤(c)中，轻掺杂的集电极具有约 1000～3000埃的垂直宽度。
在一个实施例中，形成步骤(c)包括形成异质结。本实施例 中，形成异质结的步骤可包括在集电极上沉积含SiGe层，含SiGe层包括邻接单晶区的多晶区。
在一个实施例中，形成步骤(d)包括在含SiGe层上形成图案 绝缘体，其中图案绝缘体包括暴露一部分单晶区的开孔，和在图案绝 缘体上及在开孔中形成发射极多晶硅。
在一个实施例中，在含SiGe层上形成图案绝缘体的步骤包括光 刻和蚀刻。
在一个实施例中，单晶区的多个部分被掺杂，以便在其中形成 非本征基极区。
在一个实施例中，含SiGe层包括SiGeC。
可利用选自化学汽相淀积(CVD)、等离子体辅助CVD、原子 层沉积(ALD)、化学溶液沉积和超高真空CVD的低温沉积方法， 执行沉积含SiGe层的步骤。
在一个实施例中，集电极包括借助离子注入和退火形成的深层 集电极。
在一个实施例中，在提供步骤(a)中，借助衬底中的离子注入 或者通过在衬底上外延生长次集电极，形成次集电极。
根据一个实施例，本发明包括异质结双极型晶体管结构的制 备，包括下述步骤：(a)形成至少包括双极型器件区的结构，所述 双极型器件区包括形成于次集电极(sub-collector)区上的至少一个 集电极区；(b)在所述集电极区内形成n型掺杂区，其中所述n型 掺杂区的垂直宽度小于约2000埃，最大浓度大于所述集电极区的最 大浓度；(c)在所述双极型器件区上沉积含SiGe层，所述含SiGe层包含邻接单晶区的多晶区；(d)在所述含SiGe层上形成图案绝 缘体，其中所述图案绝缘体包括暴露一部分所述单晶区的开孔；和 (e)在所述图案绝缘体上和在所述开孔中形成发射极多晶硅。
根据另一方面，本发明提供一种双极型晶体管，包括：发射 极，基极，集电极，基极-发射极结和基极-集电极结，其中所述集电 极包括次集电极和介于所述次集电极与所述基极-集电极结之间的扩 散区，其中所述扩散区具有足够窄的垂直宽度，足以避免降低集电 极-基极击穿电压，和足够高的掺杂，当基极-发射极结被正向偏置 时，足以限制基极加宽。
该双极型晶体管最好包括：具有形成于其上的集电极区的次集 电极区，所述集电极区包括形成于其中的n型掺杂区，所述n型掺 杂区的垂直宽度小于约2000埃，最大浓度大于所述集电极区的最大 浓度；形成于所述集电极区上的含SiGe基极层，所述含SiGe基极 层包括邻接单晶区的多晶区；和形成于一部分所述单晶区上的发射极 区，所述发射极区包括具有暴露一部分所述单晶区的开孔的图案绝缘 体，和在所述图案绝缘体上(包括在所述开孔内)形成的发射极多晶 硅。
注意本发明的实施例的双极型晶体管可用在各种应用中，包括 (但不限于)：移动电话机用组件，个人数字助手(PDA)装置用组 件，便携式计算机用组件，寻呼机用组件，硬盘驱动器用组件和需要 高频率响应、高速度和耐久性的其它类似应用(包括有线和无线应 用)。
在一个实施例中，扩散区位于基极-集电极结附近。
在一个实施例中，扩散区的垂直宽度小于约2000埃。所述垂直 宽度最好约为800～1200埃。
在一个实施例中，扩散区具有一最大掺杂浓度，集电极具有一 最大掺杂浓度。本实施例中，扩散区的最大掺杂浓度大于集电极的最 大掺杂浓度。
在一个实施例中，基极具有一最大掺杂浓度，扩散区的最大掺 杂浓度小于基极的最大掺杂浓度。
在一个实施例中，扩散区包括选自As、Sb和P的掺杂剂。掺 杂剂最好是Sb。
在一个实施例中，轻掺杂的集电极将扩散区和基极隔开。
在一个实施例中，轻掺杂的集电极具有约1000～3000埃的垂直 宽度。
在一个实施例中，通过限制基极加宽，扩散区提供晶体管的更 高速度。
在一个实施例中，次集电极在半导体衬底上。
在一个实施例中，半导体衬底是选自Si、Ge、SiGe、GaAs、 InAs、InP、Si/Si、Si/SiGe和绝缘体上硅的半导体材料。
在一个实施例中，扩散区的掺杂浓度约为5E16～5E17cm-3。
在优选实施例中，扩散区的掺杂浓度约为8E16～2E17cm-3。
在一个实施例中，晶体管包括异质结。
在一个实施例中，异质结包括硅衬底上的含SiGe基极层。
在一个实施例中，含SiGe基极层包含邻接单晶区的多晶区。
在一个实施例中，发射极包括通过图案绝缘体中的开孔，接触 一部分所述单晶区的多晶硅。
在一个实施例中，单晶区包括非本征基极区和本征基极区。
在一个实施例中，含SiGe基极层包含SiGeC。
附图说明
下面参考附图，举例说明本发明的优选实施例：
图1是根据优选实施例的半导体异质结双极晶体管的横截面 图；
图2A-2D是图解说明形成图1中所示的半导体异质结双极晶体 管中采用的本发明优选实施例的各个工艺步骤的横截面图。
本发明提供了一种制备半导体器件的方法，包括下述步骤： (a)形成具有第一掺杂类型的集电极，所述集电极包括次集电极和 扩散区；(b)在所述次集电极上形成扩散区，所述扩散区具有所述 第一掺杂类型，其中，所述扩散区具有一最大掺杂浓度，所述集电极 具有一最大掺杂浓度，所述扩散区的所述最大掺杂浓度大于所述集电 极的所述最大掺杂浓度；(c)在形成扩散区之后，形成基极；(d) 形成发射极；其中一部分集电极介于扩散区和基极之间，其中所述扩 散区的垂直宽度小于2000埃，掺杂浓度为5E16～5E17cm-3。
本发明还提供了一种双极型晶体管，包括：发射极，基极，集 电极，基极-发射极结和基极-集电极结，其中所述集电极包括次集电 极和介于所述次集电极与所述基极-集电极结之间的扩散区，其中一 部分集电极存在于扩散区和基极之间，其中，所述扩散区具有一最大 掺杂浓度，所述集电极具有一最大掺杂浓度，所述扩散区的所述最大 掺杂浓度大于所述集电极的所述最大掺杂浓度，所述扩散区的垂直宽 度小于2000埃，掺杂浓度为5E16～5E17cm-3。
鉴于和现有的SiGe异质结双极晶体管器件相关的上述问题，还 公开一种结合到BiCMOS工艺流程中的新的改进SiGe异质结双极晶 体管器件，其中在不降低这种器件的晶体管速度和耐久性要求的情况 下，改进器件的AC性能。
在优选实施例中，提供一种改进SiGe异质结双极晶体管器件的 AC性能的方法，从而所述SiGe异质结双极晶体管器件可用在诸如 移动电话机中的组件之类的各种应用中。
最好还提供一种制备异质结双极晶体管器件的方法，其中保持 这种器件的高晶体管速度和耐久性要求。
另外最好提供一种制备异质结双极晶体管器件的方法，其中工 艺步骤和现有的BiCMOS技术兼容，并且易于和现有的BiCMOS技 术一起实现。
在优选实施例中，提供一种制备能够抵抗高工作电压的异质结 双极晶体管器件的方法。
方法最好包括在形成次集电极区之后，进行低能量、中等剂量 的n型掺杂剂注入，以便在高电压异质结双极型晶体管的低掺杂集 电极区中形成很窄的中等剂量的尖钉。优选实施例产生的这种n型 掺杂剂尖钉足够大，足以显著延迟Kirk效应的开始，又足够窄，足 以避免产生持续时间足以恶化器件的击穿特性的高电场区。从而，本 发明最好通过“杠杆作用”影响半导体中载流子动力学的非固定本性： 即，半导体中的空穴和电子不会立即响应电场中的急剧变化，而是需 要特征时间(称为‘松驰时间’)来响应，来使异质结双极型晶体管 离开这种晶体管特有的所谓Johnson极限(截止频率和击穿电压之间 的关系)，所述Johnson极限表示击穿电压和截止频率之间的折衷。
更具体地说，本发明最好提供一种在基极和集电极区的结合点 具有n型掺杂区的SiGe双极型晶体管，其中n型掺杂区较窄，并且 最大浓度大于集电极的最大浓度。
在优选实施例中，公开一种在异质结双极型晶体管结构中形成 窄的n型掺杂区的方法，所述方法能够改进得到的结构的AC性能。
本发明最好包括在次集电极上形成n型掺杂区的步骤，其中所 述n型掺杂区的垂直宽度小于2000埃，最大浓度大于所述集电极区 的最大浓度。
在一个实施例中，在形成步骤(b)中，扩散区的垂直宽度小于 2000埃。所述扩散区的垂直宽度最好约为800～1200埃。
在一个实施例中，在形成步骤(b)中，扩散区具有最大掺杂浓 度，集电极具有最大掺杂浓度。本实施例中，扩散区的最大掺杂浓度 大于集电极的最大掺杂浓度。
在一个实施例中，在形成步骤(c)中，基极具有最大掺杂浓 度，扩散区的最大掺杂浓度小于基极的最大掺杂浓度。
在一个实施例中，在形成步骤(b)中，扩散区包括选自As、 Sb和P的掺杂剂。掺杂剂最好是Sb。
在一个实施例中，在形成步骤(b)中，借助离子注入和活化退 火(activation annealing)，形成扩散区。例如，以2E11～1E13cm-2 的离子剂量，并在约20～150keV的能量下，进行离子注入。最好 以5E11～5E12cm-2的离子剂量，并在约30～50keV的能量下，进 行离子注入。
在一个实施例中，在约900℃或更高的温度下进行活化退火，时 间约为15秒或者更短。
在一个实施例中，在形成步骤(c)中，扩散区位于基极-集电 极结附近。
在一个实施例中，形成步骤(c)还包括形成使所述扩散区和所 述基极隔开的轻掺杂集电极。
在一个实施例中，在形成步骤(c)中，轻掺杂的集电极具有约 1000～3000埃的垂直宽度。
在一个实施例中，形成步骤(c)包括形成异质结。本实施例 中，形成异质结的步骤可包括在集电极上沉积含SiGe层，含SiGe层包括邻接单晶区的多晶区。
在一个实施例中，形成步骤(d)包括在含SiGe层上形成图案 绝缘体，其中图案绝缘体包括暴露一部分单晶区的开孔，和在图案绝 缘体上及在开孔中形成发射极多晶硅。
在一个实施例中，在含SiGe层上形成图案绝缘体的步骤包括光 刻和蚀刻。
在一个实施例中，单晶区的多个部分被掺杂，以便在其中形成 非本征基极区。
在一个实施例中，含SiGe层包括SiGeC。
可利用选自化学汽相淀积(CVD)、等离子体辅助CVD、原子 层沉积(ALD)、化学溶液沉积和超高真空CVD的低温沉积方法， 执行沉积含SiGe层的步骤。
在一个实施例中，集电极包括借助离子注入和退火形成的深层 集电极。
在一个实施例中，在提供步骤(a)中，借助衬底中的离子注入 或者通过在衬底上外延生长次集电极，形成次集电极。
根据一个实施例，本发明包括异质结双极型晶体管结构的制 备，包括下述步骤：(a)形成至少包括双极型器件区的结构，所述 双极型器件区包括形成于次集电极(sub-collector)区上的至少一个 集电极区；(b)在所述集电极区内形成n型掺杂区，其中所述n型 掺杂区的垂直宽度小于约2000埃，最大浓度大于所述集电极区的最 大浓度；(c)在所述双极型器件区上沉积含SiGe层，所述含SiGe层包含邻接单晶区的多晶区；(d)在所述含SiGe层上形成图案绝 缘体，其中所述图案绝缘体包括暴露一部分所述单晶区的开孔；和 (e)在所述图案绝缘体上和在所述开孔中形成发射极多晶硅。
根据另一方面，本发明提供一种双极型晶体管，包括：发射 极，基极，集电极，基极-发射极结和基极-集电极结，其中所述集电 极包括次集电极和介于所述次集电极与所述基极-集电极结之间的扩 散区，其中所述扩散区具有足够窄的垂直宽度，足以避免降低集电 极-基极击穿电压，和足够高的掺杂，当基极-发射极结被正向偏置 时，足以限制基极加宽。
该双极型晶体管最好包括：具有形成于其上的集电极区的次集 电极区，所述集电极区包括形成于其中的n型掺杂区，所述n型掺 杂区的垂直宽度小于约2000埃，最大浓度大于所述集电极区的最大 浓度；形成于所述集电极区上的含SiGe基极层，所述含SiGe基极 层包括邻接单晶区的多晶区；和形成于一部分所述单晶区上的发射极 区，所述发射极区包括具有暴露一部分所述单晶区的开孔的图案绝缘 体，和在所述图案绝缘体上(包括在所述开孔内)形成的发射极多晶 硅。
注意本发明的实施例的双极型晶体管可用在各种应用中，包括 (但不限于)：移动电话机用组件，个人数字助手(PDA)装置用组 件，便携式计算机用组件，寻呼机用组件，硬盘驱动器用组件和需要 高频率响应、高速度和耐久性的其它类似应用(包括有线和无线应 用)。
在一个实施例中，扩散区位于基极-集电极结附近。
在一个实施例中，扩散区的垂直宽度小于约2000埃。所述垂直 宽度最好约为800～1200埃。
在一个实施例中，扩散区具有一最大掺杂浓度，集电极具有一 最大掺杂浓度。本实施例中，扩散区的最大掺杂浓度大于集电极的最 大掺杂浓度。
在一个实施例中，基极具有一最大掺杂浓度，扩散区的最大掺 杂浓度小于基极的最大掺杂浓度。
在一个实施例中，扩散区包括选自As、Sb和P的掺杂剂。掺 杂剂最好是Sb。
在一个实施例中，轻掺杂的集电极将扩散区和基极隔开。
在一个实施例中，轻掺杂的集电极具有约1000～3000埃的垂直 宽度。
在一个实施例中，通过限制基极加宽，扩散区提供晶体管的更 高速度。
在一个实施例中，次集电极在半导体衬底上。
在一个实施例中，半导体衬底是选自Si、Ge、SiGe、GaAs、 InAs、InP、Si/Si、Si/SiGe和绝缘体上硅的半导体材料。
在一个实施例中，扩散区的掺杂浓度约为5E16～5E17cm-3。
在优选实施例中，扩散区的掺杂浓度约为8E16～2E17cm-3。
在一个实施例中，晶体管包括异质结。
在一个实施例中，异质结包括硅衬底上的含SiGe基极层。
在一个实施例中，含SiGe基极层包含邻接单晶区的多晶区。
在一个实施例中，发射极包括通过图案绝缘体中的开孔，接触 一部分所述单晶区的多晶硅。
在一个实施例中，单晶区包括非本征基极区和本征基极区。
在一个实施例中，含SiGe基极层包含SiGeC。
附图说明
下面参考附图，举例说明本发明的优选实施例：
图1是根据优选实施例的半导体异质结双极晶体管的横截面 图；
图2A-2D是图解说明形成图1中所示的半导体异质结双极晶体 管中采用的本发明优选实施例的各个工艺步骤的横截面图。
具体实施方式
注意附图中，相同和/或对应的元件由相同的附图标记表示。另 外注意，附图图解说明了该结构的一个双极型器件区。邻近和邻接附 图中描述的双极型器件区，可形成包括数字逻辑电路和存储器区在内 的其它器件区。
首先参考图1，图1是根据优选实施例的异质结双极晶体管的横 截面图。具体地说，图1中所示的结构包括第一导电类型(P或N) 的半导体衬底10，半导体衬底10具有次集电极区12和形成于其中 的集电极区14。如图所示，集电极区包括与一部分次集电极区12接 触的深层集电极16和在深层集电极16上方的集电极区内形成的扩展 区，例如n型掺杂区18。
根据优选实施例，n型掺杂区的垂直宽度W小于约2000埃， 最大浓度大于所述集电极区的最大浓度。从而，n型掺杂区18是高 压异质结双极晶体管的掺杂集电极区中狭窄的中等掺杂尖钉形区。但 是，n型掺杂区的掺杂重，足以显著延迟Kirk效应的开始，还足够 狭窄，足以避免产生持续时间足以恶化器件的击穿特性的高电场区。
根据优选实施例，n型掺杂区18具有约5E16～5E17cm-3的掺 杂浓度，掺杂浓度最好约为8E16～2E17cm-3。
衬底还包括隔离区20，隔离区20使附图中所示的双极型器件区 和在其附近形成的其它器件区分开。除了这些元件之外，衬底还包括 使一部分次集电极区和衬底表面连接的贯通注入区(reach-through implant region)(附图中未示出)，和在某些隔离区的深层沟槽 (附图中未示出)下形成的通道阻挡区(channel stop region)(附 图中也未示出)。
图1中所示的结构还包括含SiGe基极区22，基极区22形成于 衬底的表面上，包括在隔离区之上。含SiGe层包括主要形成于隔离 区20之上的多晶区24和主要形成于集电极区14之上的单晶区26。 含SiGe基极层22内所示的实线25代表该层的从多晶变为单晶的晶 面区。虽然附图中未明确标注，不过含SiGe基极22的单晶区包括器 件的非本征和本征基极区。
含SiGe基极区22之上是发射极区28，发射极区28包括图案 绝缘体30、发射极开孔32和发射极多晶硅层34。注意在制备图1中 所示的结构的过程中，来自发射极多晶硅的掺杂剂扩散到含SiGe基 极22的单晶区中，以便在其中形成发射极扩散区36。根据优选实施 例，用和衬底相反的掺杂剂掺杂发射极多晶硅；于是可实现PNP或 NPN型晶体管。
现在参考图2A-2D，更详细地说明图1中所示的结构，图2A- 2D图解说明了就制备异质结双极晶体管来说，在优选实施例中采用 的各个处理步骤。
首先参考图2A，图2A图解说明优选实施例中可采用的初始结 构。具体地说，图2A中所示的初始结构包括具有形成于其中的次集 电极区12、集电极区14和隔离区20的衬底10。注意优选实施例还 可以有这样一种初始结构，其中次集电极层12形成于衬底10之上。 在这种结构中，集电极区和隔离区形成于次集电极层中。
利用本领域众所周知的常规方法，和本领域中同样众所周知的 用于制备同样结构的常规材料，制备图2A中所示的结构。例如，衬 底10由任意半导体材料构成，包括(但不限于)：Si、Ge、SiGe、 GaAs、InAs、InP和其它III/V化合物半导体。这里也可考虑诸如 Si/Si、Si/SiGe和硅-绝缘体(SOI)之类的分层衬底。在这些半导体 材料中，衬底10最好由硅构成。如前所述，根据随后要形成的器件 的类型，衬底可以是N型衬底或者P型衬底。
随后通过利用众所周知的，能够在这种结构中形成次集电极区 的技术，在衬底10中(或者在衬底10上)形成次集电极区12。从 而，借助注入或者借助外延生长方法，可形成次集电极区。注意在附 图中，借助离子注入，在衬底10内形成次集电极区。随后借助硅局 部氧化(LOCOS)方法或者通过利用光刻、蚀刻和沟槽填充，形成 隔离区20。
在形成隔离区20之后，利用本领域的技术人员众所周知的常规 离子注入和活化退火(activation annealing)方法，在双极型器件区 中(在所示的两个隔离区之间)形成包括深层集电极16的集电极区 14。一般以约6E12～2E13cm-2的离子剂量和在约350～650keV的 能量下，执行在形成深层集电极中使用的离子注入。另一方面，一般 在约900℃或者以上的温度下进行活化退火，时间约为15秒或更 少。退火步骤可延迟到直到在集电极区内形成掺杂区18之后再进 行。注意在制备集电极区14的深层集电极时，一般使用离子注入掩 模(未示出)。
在从该结构去除掩模之前，在集电极区14内形成n型掺杂区， 以便与深层集电极16接触。图2B中例示了所得到的包括n型掺杂 区18的结构。根据优选实施例，n型掺杂区18的宽度(垂直测量) 小于2000埃，最大浓度大于集电极区的最大浓度。n型掺杂区18的 垂直宽度最好约为800～1200埃。掺杂区的另一特征在于它具有小于 基极区的掺杂水平，即浓度。
利用常规的离子注入方法形成n型掺杂区，其中采用诸如As、 Sb或P之类的n型掺杂剂。在本发明的优选实施例中，n型掺杂区 18由Sb构成；优选Sb是因为它导致最窄的注入剖面(as-implanted profile)，另外和As或P相比，它更不易于扩散。利用约2E11～ 1E13cm-2的离子注子剂量和约20～150keV的能量形成掺杂区18。 最好利用约5E11～5E12cm-2的Sb离子剂量和约30～50keV的能量 形成n型掺杂区18。
应注意的是，可根据注入必须通过的各个膜层的厚度，改变这 里提及的注入能量。对于薄的膜层，上述能量是可接受的。另一方 面，当采用厚膜层时，可能不得不采用比这里报告的能量更高的能 量。一般来说，应采用可能的最低能量，以便确保形成最窄的掺杂 区。
在该注入步骤之后，可利用和上面提及的退火条件相同或不同 的退火条件，进行退火步骤。该退火步骤可以只活化n型掺杂区， 或者如果没有进行先前的活化-退火步骤，那么该退火步骤可用于活 化深层集电极区和n型掺杂区。
此时，通过在其上形成诸如Si3N4之类的保护层，可保护附图中 所示的双极型器件区，并可执行能够形成相邻器件区的常规处理步 骤。在完成相邻器件区及其后续保护之后，继续该方法。应注意的是 在本发明的一些实施例中，可在完成双极型器件之后形成相邻器件 区。
图2C图解说明了在包括隔离区20和集电极区14的衬底上形成 含SiGe层22之后形成的结构。含SiGe层由SiGe或者SiGeC构 成。在本发明的最佳实施例中，含SiGe层22由SiGe构成。利用低 温(约为550℃或者更低)沉积方法，形成含SiGe层。可采用的恰 当低温沉积方法包括(但不限于)：化学气相沉积(CVD)、等离 子体辅助CVD、原子层沉积(ALD)、化学溶液沉积、超高真空 CVD和其它类似的沉积方法。
应注意形成含SiGe层22所使用的沉积方法能够同时沉积单晶 含SiGe区和邻接的多晶含SiGe区。根据优选实施例，主要在隔离 区上形成多晶区，主要在集电极区上形成单晶区。在图2C中，多晶 区和单晶区之间的边界被表示成实线25。这里，边界25指的是含 SiGe基极区的晶面区。晶面的取向随着下层的布图构形 (topography)而变化；于是，它可能稍微和附图中所示的不同。
在形成含SiGe层之后，借助离子注入或者自掺杂多晶硅或者玻 璃的外扩散，掺杂单晶区，即区域26的多个部分，以便在单晶区内 形成非本征基极区(包含掺杂剂)和本征基极区。为了清楚起见，附 图中没有明确标注非本征基极区和本征基极区，但是得包含在区域 26内。
此时，可在SiGe区26中进行另外的n型注入，形成浅的集电 极区(未示出)，所述浅的集电极区形成高速工作的器件。利用本领 域的技术人员众所周知的常规处理技术实现这些注入，例如包括离子 注入和活化退火。在优选实施例的这一时刻，还可借助选择性蚀刻工 艺，有选择地除去含SiGe层的多个部分，以使附图中所示的双极型 器件和其它器件区隔离。注意在该方法中可稍后(即在发射极区的刻 图过程中)有选择地除去含SiGe层的多个部分。
接下来，如图2D中所示，利用常规的沉积方法，例如CVD、 等离子体辅助CVD、化学溶液沉积和其它类似的沉积方法，在含 SiGe基极层上形成绝缘体层30。绝缘体可以是单层，如图2D中所 示，或者可包含多个绝缘体层。绝缘体层30由选自氧化物、氮化物 和氮氧化物的相同或不同绝缘体材料构成。
随后在绝缘体30中形成发射极开孔32，以便暴露一部分单晶基 极区26。利用光刻和蚀刻形成发射极开孔。光刻步骤包括涂敷光刻 胶(未示出)，使光刻胶暴露在辐射图案下，并显影所述图案。和含 SiGe基极相比，就除去绝缘体材料来说，优选实施例中使用的蚀刻 步骤是选择性的。
在形成发射极开孔之后，通过利用诸如CVD之类的常规沉积方 法，在绝缘体层上和在发射极开孔内形成发射极多晶硅34。随后有 选择地除去发射极多晶硅和绝缘体层，以便在SiGe基极上形成发射 极区28，形成图1中所示的结构。具体地说，在对绝缘体层和发射 极多晶硅刻图时，采用光刻和蚀刻。注意可执行单一蚀刻步骤，或者 也可采用独立的多个蚀刻步骤。
随后可在图1中所示的结构上进行常规的BiCMOS处理。注意 在额外的BiCMOS工艺步骤之一中，通过发射极开孔，使掺杂剂从 发射极多晶硅扩散到下面的单晶含SiGe基极区中，在其中形成发射 极扩散区36。
首先参考图1，图1是根据优选实施例的异质结双极晶体管的横 截面图。具体地说，图1中所示的结构包括第一导电类型(P或N) 的半导体衬底10，半导体衬底10具有次集电极区12和形成于其中 的集电极区14。如图所示，集电极区包括与一部分次集电极区12接 触的深层集电极16和在深层集电极16上方的集电极区内形成的扩展 区，例如n型掺杂区18。
根据优选实施例，n型掺杂区的垂直宽度W小于约2000埃， 最大浓度大于所述集电极区的最大浓度。从而，n型掺杂区18是高 压异质结双极晶体管的掺杂集电极区中狭窄的中等掺杂尖钉形区。但 是，n型掺杂区的掺杂重，足以显著延迟Kirk效应的开始，还足够 狭窄，足以避免产生持续时间足以恶化器件的击穿特性的高电场区。
根据优选实施例，n型掺杂区18具有约5E16～5E17cm-3的掺 杂浓度，掺杂浓度最好约为8E16～2E17cm-3。
衬底还包括隔离区20，隔离区20使附图中所示的双极型器件区 和在其附近形成的其它器件区分开。除了这些元件之外，衬底还包括 使一部分次集电极区和衬底表面连接的贯通注入区(reach-through implant region)(附图中未示出)，和在某些隔离区的深层沟槽 (附图中未示出)下形成的通道阻挡区(channel stop region)(附 图中也未示出)。
图1中所示的结构还包括含SiGe基极区22，基极区22形成于 衬底的表面上，包括在隔离区之上。含SiGe层包括主要形成于隔离 区20之上的多晶区24和主要形成于集电极区14之上的单晶区26。 含SiGe基极层22内所示的实线25代表该层的从多晶变为单晶的晶 面区。虽然附图中未明确标注，不过含SiGe基极22的单晶区包括器 件的非本征和本征基极区。
含SiGe基极区22之上是发射极区28，发射极区28包括图案 绝缘体30、发射极开孔32和发射极多晶硅层34。注意在制备图1中 所示的结构的过程中，来自发射极多晶硅的掺杂剂扩散到含SiGe基 极22的单晶区中，以便在其中形成发射极扩散区36。根据优选实施 例，用和衬底相反的掺杂剂掺杂发射极多晶硅；于是可实现PNP或 NPN型晶体管。
现在参考图2A-2D，更详细地说明图1中所示的结构，图2A- 2D图解说明了就制备异质结双极晶体管来说，在优选实施例中采用 的各个处理步骤。
首先参考图2A，图2A图解说明优选实施例中可采用的初始结 构。具体地说，图2A中所示的初始结构包括具有形成于其中的次集 电极区12、集电极区14和隔离区20的衬底10。注意优选实施例还 可以有这样一种初始结构，其中次集电极层12形成于衬底10之上。 在这种结构中，集电极区和隔离区形成于次集电极层中。
利用本领域众所周知的常规方法，和本领域中同样众所周知的 用于制备同样结构的常规材料，制备图2A中所示的结构。例如，衬 底10由任意半导体材料构成，包括(但不限于)：Si、Ge、SiGe、 GaAs、InAs、InP和其它III/V化合物半导体。这里也可考虑诸如 Si/Si、Si/SiGe和硅-绝缘体(SOI)之类的分层衬底。在这些半导体 材料中，衬底10最好由硅构成。如前所述，根据随后要形成的器件 的类型，衬底可以是N型衬底或者P型衬底。
随后通过利用众所周知的，能够在这种结构中形成次集电极区 的技术，在衬底10中(或者在衬底10上)形成次集电极区12。从 而，借助注入或者借助外延生长方法，可形成次集电极区。注意在附 图中，借助离子注入，在衬底10内形成次集电极区。随后借助硅局 部氧化(LOCOS)方法或者通过利用光刻、蚀刻和沟槽填充，形成 隔离区20。
在形成隔离区20之后，利用本领域的技术人员众所周知的常规 离子注入和活化退火(activation annealing)方法，在双极型器件区 中(在所示的两个隔离区之间)形成包括深层集电极16的集电极区 14。一般以约6E12～2E13cm-2的离子剂量和在约350～650keV的 能量下，执行在形成深层集电极中使用的离子注入。另一方面，一般 在约900℃或者以上的温度下进行活化退火，时间约为15秒或更 少。退火步骤可延迟到直到在集电极区内形成掺杂区18之后再进 行。注意在制备集电极区14的深层集电极时，一般使用离子注入掩 模(未示出)。
在从该结构去除掩模之前，在集电极区14内形成n型掺杂区， 以便与深层集电极16接触。图2B中例示了所得到的包括n型掺杂 区18的结构。根据优选实施例，n型掺杂区18的宽度(垂直测量) 小于2000埃，最大浓度大于集电极区的最大浓度。n型掺杂区18的 垂直宽度最好约为800～1200埃。掺杂区的另一特征在于它具有小于 基极区的掺杂水平，即浓度。
利用常规的离子注入方法形成n型掺杂区，其中采用诸如As、 Sb或P之类的n型掺杂剂。在本发明的优选实施例中，n型掺杂区 18由Sb构成；优选Sb是因为它导致最窄的注入剖面(as-implanted profile)，另外和As或P相比，它更不易于扩散。利用约2E11～ 1E13cm-2的离子注子剂量和约20～150keV的能量形成掺杂区18。 最好利用约5E11～5E12cm-2的Sb离子剂量和约30～50keV的能量 形成n型掺杂区18。
应注意的是，可根据注入必须通过的各个膜层的厚度，改变这 里提及的注入能量。对于薄的膜层，上述能量是可接受的。另一方 面，当采用厚膜层时，可能不得不采用比这里报告的能量更高的能 量。一般来说，应采用可能的最低能量，以便确保形成最窄的掺杂 区。
在该注入步骤之后，可利用和上面提及的退火条件相同或不同 的退火条件，进行退火步骤。该退火步骤可以只活化n型掺杂区， 或者如果没有进行先前的活化-退火步骤，那么该退火步骤可用于活 化深层集电极区和n型掺杂区。
此时，通过在其上形成诸如Si3N4之类的保护层，可保护附图中 所示的双极型器件区，并可执行能够形成相邻器件区的常规处理步 骤。在完成相邻器件区及其后续保护之后，继续该方法。应注意的是 在本发明的一些实施例中，可在完成双极型器件之后形成相邻器件 区。
图2C图解说明了在包括隔离区20和集电极区14的衬底上形成 含SiGe层22之后形成的结构。含SiGe层由SiGe或者SiGeC构 成。在本发明的最佳实施例中，含SiGe层22由SiGe构成。利用低 温(约为550℃或者更低)沉积方法，形成含SiGe层。可采用的恰 当低温沉积方法包括(但不限于)：化学气相沉积(CVD)、等离 子体辅助CVD、原子层沉积(ALD)、化学溶液沉积、超高真空 CVD和其它类似的沉积方法。
应注意形成含SiGe层22所使用的沉积方法能够同时沉积单晶 含SiGe区和邻接的多晶含SiGe区。根据优选实施例，主要在隔离 区上形成多晶区，主要在集电极区上形成单晶区。在图2C中，多晶 区和单晶区之间的边界被表示成实线25。这里，边界25指的是含 SiGe基极区的晶面区。晶面的取向随着下层的布图构形 (topography)而变化；于是，它可能稍微和附图中所示的不同。
在形成含SiGe层之后，借助离子注入或者自掺杂多晶硅或者玻 璃的外扩散，掺杂单晶区，即区域26的多个部分，以便在单晶区内 形成非本征基极区(包含掺杂剂)和本征基极区。为了清楚起见，附 图中没有明确标注非本征基极区和本征基极区，但是得包含在区域 26内。
此时，可在SiGe区26中进行另外的n型注入，形成浅的集电 极区(未示出)，所述浅的集电极区形成高速工作的器件。利用本领 域的技术人员众所周知的常规处理技术实现这些注入，例如包括离子 注入和活化退火。在优选实施例的这一时刻，还可借助选择性蚀刻工 艺，有选择地除去含SiGe层的多个部分，以使附图中所示的双极型 器件和其它器件区隔离。注意在该方法中可稍后(即在发射极区的刻 图过程中)有选择地除去含SiGe层的多个部分。
接下来，如图2D中所示，利用常规的沉积方法，例如CVD、 等离子体辅助CVD、化学溶液沉积和其它类似的沉积方法，在含 SiGe基极层上形成绝缘体层30。绝缘体可以是单层，如图2D中所 示，或者可包含多个绝缘体层。绝缘体层30由选自氧化物、氮化物 和氮氧化物的相同或不同绝缘体材料构成。
随后在绝缘体30中形成发射极开孔32，以便暴露一部分单晶基 极区26。利用光刻和蚀刻形成发射极开孔。光刻步骤包括涂敷光刻 胶(未示出)，使光刻胶暴露在辐射图案下，并显影所述图案。和含 SiGe基极相比，就除去绝缘体材料来说，优选实施例中使用的蚀刻 步骤是选择性的。
在形成发射极开孔之后，通过利用诸如CVD之类的常规沉积方 法，在绝缘体层上和在发射极开孔内形成发射极多晶硅34。随后有 选择地除去发射极多晶硅和绝缘体层，以便在SiGe基极上形成发射 极区28，形成图1中所示的结构。具体地说，在对绝缘体层和发射 极多晶硅刻图时，采用光刻和蚀刻。注意可执行单一蚀刻步骤，或者 也可采用独立的多个蚀刻步骤。
随后可在图1中所示的结构上进行常规的BiCMOS处理。注意 在额外的BiCMOS工艺步骤之一中，通过发射极开孔，使掺杂剂从 发射极多晶硅扩散到下面的单晶含SiGe基极区中，在其中形成发射 极扩散区36。
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