技术领域
[0001] 本
发明属于微
电子技术领域，具体涉及一种基于转印技术的平面隧穿场效应晶体管及其制备方法。
背景技术
[0002] 随着传统的金属
氧化物
半导体场效应晶体管(MOSFET)尺寸的不断缩小，芯片的集成度得到了有效提高，但功耗的问题却愈加突出。首先，受漂移扩散输运机制的控制，MOSFET器件的亚
阈值摆幅被限制在60mV/dec，由于亚阈值
泄漏呈指数增长，降低电源
电压变得更具挑战性。其次，短
沟道效应对器件的影响越来越严重，显著增加了泄漏
电流。隧穿场效应晶体管(TFET)是一种特别有前途的解决方案，它能突破MOSFET的亚阈值摆幅的理论极限，使亚阈值摆幅低于60mV/dec。并且，与MOSFET的工作原理不同的是，TFET基于带带隧穿的工作机制可有效避免小尺寸MOSFET器件所有的短沟道效应。
[0003] 近年来，人们对隧穿场效应晶体管作为超低功耗的潜在应用前景进行了广泛的探索。TFET材料的选择非常广泛，如Si、Ge、InAs、InGaAs等。与Si材料相比，III-V材料具有更窄的带隙和更大的有效
质量，隧穿概率更高，可实现更大的隧穿电流。因此，
异质结隧穿场效应晶体管(HTFET)被认为更有利于实现高导通电流。
[0004] 然而，目前HTFET多采用垂直
纳米线结构。然而，垂直纳米线结构工艺流程与传统工艺无法兼容，器件对准、
电极隔离、互联等较为复杂，且难以实现更高性能的异质集成系统；另一方面，垂直纳米线结构的HTFET导通电流无法通过改善器件结构参数调控，不利于实际
电路设计的灵活需求。
发明内容
[0005] 为了解决
现有技术中存在的上述问题，本发明提供了一种基于转印技术的平面隧穿场效应晶体管及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
[0006] 本发明
实施例提供了一种基于转印技术的平面隧穿场效应晶体管的制备方法，包括步骤：
[0007] 在第一衬底的一端制备漏区，在所述第一衬底的另一端制备源区；
[0008] 利用
外延层转印技术在所述第一衬底上制备InGaAs沟道层，使所述InGaAs沟道层
覆盖所述漏区并且与所述源区部分交叠；
[0009] 在所述InGaAs沟道层上生长栅氧化层。
[0010] 在本发明的一个实施例中，在第一衬底的一端制备漏区，在所述第一衬底的另一端制备源区之前，包括：
[0011] 在所述第一衬底上生长垫底氧化层；
[0012] 在所述垫底氧化层上生长氮化物层。
[0013] 在本发明的一个实施例中，在第一衬底的一端制备漏区，在所述第一衬底的另一端制备源区，包括：
[0014]
刻蚀所述氮化物层和所述垫底氧化层，在所述第一衬底的一端表面形成第一
离子注入区域；
[0015] 在所述第一离子注入区域对所述第一衬底进行离子注入，形成漏区；
[0016] 刻蚀所述氮化物层和所述垫底氧化层，在所述第一衬底的另一端表面形成第二离子注入区域；
[0017] 在所述第二离子注入区域对所述第一衬底进行离子注入，形成源区。
[0018] 在本发明的一个实施例中，利用外延层转印技术在所述第一衬底上制备InGaAs沟道层，包括：
[0019] 在第二衬底上生长InP牺牲层；
[0020] 在所述InP牺牲层上生长InGaAs沟道层；
[0021] 将所述InGaAs沟道层与所述InP牺牲层、所述第二衬底进行分离；
[0022] 将所述InGaAs沟道层放置在所述第一衬底上。
[0023] 在本发明的一个实施例中，将所述InGaAs沟道层与所述InP牺牲层、所述第二衬底进行分离，包括：
[0024] 刻蚀所述InGaAs沟道层，在所述InGaAs沟道层上形成若干沟槽；
[0025] 通过若干所述沟槽选择性刻蚀所述InP牺牲层以降低所述InGaAs沟道层与所述InP牺牲层的
接触面积；
[0026] 采用柔性图章粘章将所述InGaAs沟道层粘附起以使所述InGaAs沟道层与所述InP牺牲层、所述第二衬底分离。
[0027] 在本发明的一个实施例中，将所述InGaAs沟道层放置在所述第一衬底上，包括：
[0028] 将粘附在所述柔性图章粘章上的所述InGaAs沟道层转移放置在所述第一衬底上；
[0029] 键合所述InGaAs沟道层和所述第一衬底；
[0030] 去除所述柔性图章粘章。
[0031] 在本发明的一个实施例中，所述InGaAs沟道层的厚度为5～20nm。
[0032] 在本发明的一个实施例中，所述栅氧化层的厚度为1～5nm。
[0033] 在本发明的一个实施例中，在所述InGaAs沟道层上生长栅氧化层之后，还包括：
[0034] 在所述栅氧化层上淀积绝缘层；
[0035] 在所述绝缘层中制备源极、栅极和漏极，其中，所述源极位于所述源区上，所述漏极位于所述InGaAs沟道层上且位于所述漏区上方，所述栅极位于所述栅氧化层上方。
[0036] 本发明的另一个实施例提供了一种基于转印技术的平面隧穿场效应晶体管，由如上述实施例所述的制备方法制得。
[0037] 与现有技术相比，本发明的有益效果：
[0038] 1、本发明的制备方法中将外延层转印技术制备InGaAs沟道层与器件的结构相结合，形成的隧穿场效应晶体管为平面结构，有利于实现器件对准、电极隔离和器件互联，有利于实现高性能的异质集成系统。
[0039] 2、本发明的制备方法采用外延层转印技术在第一衬底上制备InGaAs沟道层，可以避免界面
缺陷向InGaAs沟道层延伸，防止InGaAs沟道层
薄膜质量退化，还可以在一定程度上缓解
热膨胀系数失配，降低界面缺陷
密度，从而抑制陷阱辅助隧穿，进而从工艺
角度改善器件的亚阈值摆幅。
[0040] 3、本发明的平面异质结隧穿场效应晶体管由于InGaAs沟道层覆盖漏区并且与源区部分交叠，一方面，其电子隧穿的方向是从源区指向InGaAs沟道层，可以将电子有效隧穿面积从狭窄的源、沟道和栅的交界面解放出来，有利于增大晶体管的有效隧穿面积，提高器件导通电流，同时可以得到更加陡峭的
开关曲线，改善器件的亚阈值摆幅；另一方面，可以通过调控InGaAs沟道层与源区的交叠长度来调控器件的导通电流，增加电路设计的灵活性。
[0041] 以下将结合
附图及实施例对本发明做进一步详细说明。
附图说明
[0042] 图1为本发明实施例提供的一种基于转印技术的平面隧穿场效应晶体管的制备方法的流程示意图；
[0043] 图2a-图2i为本发明实施例提供的一种基于转印技术的平面隧穿场效应晶体管的制备方法的示意图；
[0044] 图3为本发明实施例提供的一种利用外延层转印技术制备InGaAs沟道层的示意图；
[0045] 图4为本发明实施例提供的一种基于转印技术的平面隧穿场效应晶体管的结构示意图。
具体实施方式
[0046] 下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
[0047] 实施例一
[0048] 本实施例从工艺的角度出发，在制备TFET的过程中结合器件的结构及材料设计进行考虑，以改善并提高TFET的性能。
[0049] 请参见图1和图2a-图2i，图1为本发明实施例提供的一种基于转印技术的平面隧穿场效应晶体管的制备方法的流程示意图，图2a-图2i为本发明实施例提供的一种基于转印技术的平面隧穿场效应晶体管的制备方法的示意图。该制备方法包括步骤：
[0050] S1、选取第一衬底101。
[0051] 具体地，第一衬底101的材料选择轻掺杂的Si衬底，其晶向为<100>，其掺杂浓度为1×1014～2×1015cm-3。
[0052] S2、在第一衬底101上生长垫底氧化层102，请参见图2a。
[0053] 具体地，垫底氧化层102选取SiO2，其厚度为10nm。
[0054] S3、在垫底氧化层102上生长氮化物层103，请参见图2b。
[0055] 具体地，利用
等离子体增强化学气相淀积法(PECVD)在250～450℃条件下，在垫底氧化层102上淀积氮化物层103；本实施例中，氮化物层103选取氮化
硅Si3N4，其厚度为10nm。
[0056] 本实施例中，生长垫底氧化层102是为了缓解后续步骤形成的氮化物层103对第一衬底101造成的压
力；生长氮化物层103的作用是为了保护第一衬底101和垫底氧化层102。
[0057] S4、在第一衬底101的一端制备漏区104，另一端制备源区105。
[0058] S41、刻蚀氮化物层103和垫底氧化层102，在第一衬底101的一端表面形成第一离子注入区域106，请参见图2c。
[0059] 具体地，首先在氮化物层103上
旋涂一层
光刻胶a，盖上掩膜版，对掩膜版进行曝光，取掉掩膜版后涂显影液，去掉漏区104对应的垫底氧化层102表面的光刻胶；然后以保留的漏区以外的光刻胶a作为刻蚀阻挡层，对氮化物层103和垫底氧化层102进行湿法刻蚀以打开漏区注入区，从而在第一衬底101的一端表面形成第一离子注入区域106；之后去除表面的光刻胶a。
[0060] S42、在第一离子注入区域106对第一衬底101进行离子注入，形成漏区104，请参见图2d。
[0061] 具体地，以漏区非注入区的氮化物层103和垫底氧化层102作为注入掩蔽层，采用CMOS工艺中的N+注入条件，在
能量为15～50keV、剂量为3e14～9e15cm2、浓度为1×1019～1×1020cm-3的条件下在第一离子注入区域106对第一衬底101进行离子注入，形成漏区104；其中，TFET为N型TFET，漏区104采用N型重掺杂。
[0062] S43、刻蚀氮化物层103和垫底氧化层102，在第一衬底101的另一端表面形成第二离子注入区域107，请参见图2e。
[0063] 具体地，在器件的表面旋涂一层光刻胶b，盖上掩膜版，对掩膜版进行曝光，取掉掩膜版后涂显影液，去掉源区105对应的垫底氧化层102表面的光刻胶；然后以保留的源区以外的光刻胶b为刻蚀阻挡层，对氮化物层103和垫底氧化层102进行湿法刻蚀以打开源区注入区，从而在第一衬底101的另一端表面形成第二离子注入区域107。
[0064] S44、在第二离子注入区域107对第一衬底101进行离子注入，形成源区105，请参见图2f。
[0065] 具体地，以源区非注入区的氮化物层103和垫底氧化层102作为注入掩蔽层，采用CMOS工艺中的P+注入条件，在能量为4～50keV、剂量为3e14～9e15cm2、浓度为1×1019～1×1020cm-3的条件下在第二离子注入区域107对第一衬底101进行离子注入，形成源区105，其中，TFET为N型TFET，源区105采用P型重掺杂。
[0066] 在形成漏区104和源区105之后，去除器件表面残余的氮化物层103、垫底氧化层102和光刻胶。
[0067] S45、对器件进行快速热
退火(RTA)，激活源区105和漏区104的杂质。
[0068] S5、利用外延层转印技术在第一衬底101上制备InGaAs沟道层108，使InGaAs沟道层108覆盖漏区104并且与源区105部分交叠，请参见图2g。
[0069] 具体地，请参见图3，图3为本发明实施例提供的一种利用外延层转印技术制备InGaAs沟道层的示意图。利用外延层转印技术制备InGaAs沟道层108的具体步骤如下：
[0070] S51、选取第二衬底201。本实施例中，采用GaAs作为第二衬底201。
[0071] S52、在第二衬底201上生长InP牺牲层202。
[0072] S53、在InP牺牲层202上生长InGaAs沟道层108。
[0073] 具体地，利用金属有机气相淀积法(MOCVD)在第二衬底201上生长InP牺牲层202以及InGaAs层108，如图3中的步骤(A)所示；InGaAs层108的厚度为5～20nm，选择轻掺杂材料，15 -3
其掺杂浓度约为1×10 cm 。
[0074] S54、将InGaAs沟道层108与InP牺牲层202、第二衬底201进行分离。
[0075] S541、刻蚀InGaAs沟道层108，在InGaAs沟道层108上形成若干沟槽203。
[0076] 具体地，利用感应耦合等离子体刻蚀(ICP)技术对InGaAs沟道层108进行刻蚀，刻蚀至InP牺牲层202的表面，从而在InGaAs沟道层108上形成若干沟槽，如图3中的步骤(B)所示。形成若干沟槽的作用是为了后续更快速的将InP牺牲层202刻蚀掉。
[0077] 本实施例中，将InGaAs沟道层108刻蚀形成条状，条状的面积可以根据TFET所需的沟道层的面积进行刻蚀，在后续转移时，可以转移一条InGaAs沟道层，也可以同时转移多条InGaAs沟道层；即在第二衬底201上制备一层InGaAs沟道层108，经过刻蚀转移后，该层InGaAs沟道层108可以应用于一个TFET器件，也可以应用于多个TFET器件。
[0078] 在另一个实施例中，InGaAs沟道层108也可以根据TFET的设计需求刻蚀为圆形、梯形等其他形状。
[0079] S542、通过若干沟槽203选择性刻蚀掉InP牺牲层202以降低InGaAs沟道层108与InP牺牲层202的接触面积，如图3中的步骤(C)和步骤(D)所示。
[0080] 具体地，将器件放置在HCl:H3PO4体积比为1:3的溶液中，使得溶液通过若干沟槽203和InP牺牲层202的四周对InP牺牲层202进行选择性
腐蚀；在对InP牺牲层202进行选择腐蚀时，InP牺牲层202并不是全部被腐蚀掉，而是顺着InGaAs沟道层108中间的若干沟槽
203腐蚀InP，这样会使得InP牺牲层202与InGaAs沟道层108的接触面积变小，便于印柔性图章粘章204将InGaAs沟道层108从InP牺牲层202上粘附起。
[0081] 本实施例中，溶液通过沟槽203和InP牺牲层202的四周同时对InP牺牲层202进行腐蚀，具有更快的腐蚀速度，进而可以降低腐蚀溶液对InGaAs沟道层108的影响。
[0082] S543、采用柔性图章粘章204将所述InGaAs沟道层108粘附起以使所述InGaAs沟道层108与所述InP牺牲层202、所述第二衬底201分离。
[0083] 具体地，由于经过腐蚀，InP牺牲层202与InGaAs沟道层108的接触面积变小，因此，利用柔性图章粘章204的粘附力可以将InGaAs沟道层108从InP牺牲层202上粘附起来，从而使得InGaAs沟道层108与残余的InP牺牲层202、第二衬底201分离开，如图3中的步骤(E)和(F)所示，
[0084] S55、将InGaAs沟道层108放置在第一衬底101上并键合第一衬底101和InGaAs沟道层108。
[0085] 将InGaAs沟道层108粘附起以后，将粘附在柔性图章粘章204上的InGaAs沟道层108转移放置在第一衬底101上，如图3中的步骤(G)所示，使得InGaAs沟道层108覆盖漏区4并且与源区5部分交叠，该交叠长度可以根据实际的需求进行调控，本实施例中，该交叠长度选取25nm；之后键合InGaAs沟道层108和第一衬底101，并且去除柔性图章粘章204，如图3中的步骤(H)和步骤(I)所示。本实施例中，柔性图章可以选取聚二甲基硅氧烷(PDMS)。
[0086] 本实施例的制备方法采用外延层转印技术在第一衬底上制备InGaAs沟道层，不仅可以避免直接在第一衬底上生长InGaAs沟道层而导致的界面缺陷，进而可以避免界面缺陷向InGaAs沟道层延伸，防止InGaAs沟道层薄膜质量退化，而且还可以在一定程度上缓解
热膨胀系数失配，降低界面缺陷密度，从而抑制陷阱辅助隧穿，进而从工艺角度改善器件的亚阈值摆幅。
[0087] S6、在InGaAs沟道层108上生长栅氧化层109，请参见图2h。
[0088] 具体地，利用
原子层淀积方法(ALD)在InGaAs沟道层108上淀积1～5nm栅氧化层109，并对器件进行退火。
[0089] 本实施例中，InGaAs沟道层108和栅氧化层109越薄，栅控能力就越强，但是却更容易发生漏电，制备难度增强，InGaAs沟道层108和栅氧化层109越厚，栅控能力就越弱，但是不易发生漏电，制备难度也降低，因此，本实施例将InGaAs沟道层108设置为5～20nm、栅氧化层109设置为1～5nm，这一厚度的设置综合考虑栅控能力、漏电现象以及制备难度，是比较合理的范围。
[0090] S7、在栅氧化层109上淀积绝缘层110以隔离器件和金属，然后通过化学机械
抛光法(CMP)将绝缘层110磨平；利用光刻在栅极区域、源极区域、漏极区域对应的绝缘层110中开孔，并在开孔中淀积
欧姆接触金属，分别形成源极111、漏极112和栅极113，请参见图2i；之后对各个TFET器件之间进行
金属化互连；最后在整个器件之上淀积
钝化层，把接触点打开，提供外界对芯片的电接触。
[0091] 本实施例的制备方法以制备平面隧穿场效应晶体管为目的，将外延层转印技术制备InGaAs沟道层与TFET器件的结构相结合，最终制备得到平面结构的TFET，平面结构有利于实现器件对准、电极隔离和器件互联，进而有利于实现高性能的异质集成系统。
[0092] 实施例二
[0093] 请参见图4，图4为本发明实施例提供的一种基于转印技术的平面隧穿场效应晶体管的结构示意图。该平面隧穿场效应晶体管由实施例一所述的制备方法制得，包括：第一衬底101、漏区104、源区105、InGaAs沟道层108、栅氧化层109、源极111、漏极112、栅极113。
[0094] 其中，漏区104位于第一衬底101的一端；源区105位于第一衬底101的另一端；InGaAs沟道层108位于第一衬底101上，InGaAs沟道层108覆盖漏区104且与源区105存在部分交叠区；栅氧化层109位于InGaAs沟道层108上；源极111位于源区105上；漏极112位于InGaAs沟道层108上且位于漏区104的上方；栅极113位于栅氧化层109上方靠近源区105的一端。
[0095] 具体地，本实施例的隧穿场效应晶体管为N型异质结隧穿场效应晶体管；其第一衬底101为轻掺杂Si，掺杂浓度为1×1014～2×1015cm-3；源区105为P型重掺杂，其掺杂浓度约为5×1019cm-3；漏区104为N型重掺杂，其掺杂浓度约为1×1019cm-3；InGaAs沟道层108选择轻掺杂的InGaAs材料，其掺杂浓度约为1×1015cm-3，其厚度TInGaAs为5～20nm，本实施例中InGaAs沟道层108为5nm；栅氧化层的厚度tox为1～5nm，本实施例中栅氧化层109厚度为1nm。
[0096] 本实施例的平面隧穿场效应晶体管中，电子隧穿的方向是从P型重掺杂的源区105指向InGaAs沟道层108，因而有栅电极平行于电子隧穿界面，隧穿界面上的每个点到栅电极的距离相等，
电场沿InGaAs/P+Si界面隧穿几率均匀分布，整个InGaAs/P+Si界面都是有效隧穿界面；这一方面将电子有效隧穿面积从垂直纳米线结构的狭窄的源、沟道和栅的交界面解放出来，利于增大有效隧穿面积，提高器件导通电流；另一方面，器件导通电流还可以根据实际需求，通过InGaAs沟道层与P+Si源区105交叠长度来调控，增加了电路设计灵活度。而且，由于沿InGaAs与P+Si界面隧穿几率均匀分布，栅对隧穿界面上的隧穿过程是同步调控的，有望得到更加陡峭的开关曲线，从而在一定程度上改善器件亚阈值摆幅。
[0097] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
