碳化硅半导体装置及其制造方法
阅读：11发布：2023-01-23
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1.一种碳化硅半导体装置，其特征在于，具备：
在具有截止角的碳化硅半导体基板的第1主面上形成了的由碳化硅构成的第1导电类型的漂移区域；
在所述漂移区域的表面上形成了的由碳化硅构成的第2导电类型的阱区；
在所述阱区的表层部选择性地形成了的由碳化硅构成的第1导电类型的源极区域；
从所述源极区域的表面贯通所述阱区而到达所述漂移区域的沟道；
在所述沟道的内部隔着栅极绝缘膜而形成了的栅极电极；
与所述阱区和所述源极区域连接了的源极电极；
在作为所述碳化硅半导体基板的与第1主面相反的一侧的面的第2主面，与碳化硅半导体基板相接地形成了的漏极电极；以及
在所述阱区内形成了的、杂质浓度比所述阱区大的第2导电类型的高浓度阱区，从所述沟道的第1侧壁面到所述高浓度阱区的距离小于从所述沟道的第2侧壁面到所述高浓度阱区的距离，其中，所述沟道的第2侧壁面在所述沟道内隔着所述栅极电极与所述沟道的第1侧壁面对置。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
在所述第1侧壁面到所述高浓度阱区的距离与所述第2侧壁面到所述高浓度阱区的距离相同时，在所述第1侧壁面形成了的场效应晶体管的阈值电压低于在所述第2侧壁面形成了的场效应晶体管的阈值电压。
3.根据权利要求2所述的碳化硅半导体装置，其特征在于，
所述第1主面具有从(0001)面向[11-20]轴向倾斜的截止角，
所述第1侧壁面是接近于(-1-120)面的面，
所述第2侧壁面是接近于(11-20)面的面。
4.根据权利要求1至3中的任一项所述的碳化硅半导体装置，其特征在于，所述截止角为1°以上且10°以下。
5.根据权利要求1至3中的任一项所述的碳化硅半导体装置，其特征在于，
17 3 18 3
所述高浓度阱的第2导电类型杂质浓度是5×10 /cm以上且5×10 /cm以下。
6.根据权利要求1至3中的任一项所述的碳化硅半导体装置，其特征在于，在与所述高浓度阱区相比从所述沟道侧壁起的距离更大的所述高浓度阱区的内侧，设置了第2导电类型杂质浓度比所述高浓度阱区高的第2导电类型的第2高浓度阱区。
7.根据权利要求1至3中的任一项所述的碳化硅半导体装置，其特征在于，在所述沟道的底部的所述漂移区域内，具备沟道底面保护阱区。
8.根据权利要求7所述的碳化硅半导体装置，其特征在于，
在所述沟道底面保护阱区，从所述沟道侧壁起的突出距离在所述第1侧壁面侧比在所述第2侧壁面更大。
9.一种碳化硅半导体装置的制造方法，其特征在于，具备：
在具有截止角的碳化硅半导体基板的第1主面上形成由碳化硅构成的第1导电类型的漂移区域的工序；
在所述漂移区域的表面上形成由碳化硅构成的第2导电类型的阱区的形成工序；
在所述阱区的表层部选择性地形成由碳化硅构成的第1导电类型的源极区域的工序；
形成从所述源极区域的表面贯通所述阱区而到达所述漂移区域的沟道的工序；
在所述沟道的内部隔着栅极绝缘膜地形成栅极电极的工序；
形成与所述阱区和所述源极区域相接的源极电极的工序；
在作为所述碳化硅半导体基板的与第1主面相反的一侧的面的第2主面形成漏极电极的工序；以及
在所述阱区内，以从所述沟道的第1侧壁面起的距离小于从所述沟道的第2侧壁面起的距离的方式，形成第2导电类型杂质浓度比所述阱区高的第2导电类型的高浓度阱区的工序，其中，所述沟道的第2侧壁面在所述沟道内隔着所述栅极电极与所述沟道的第1侧壁面对置。
10.根据权利要求9所述的碳化硅半导体装置的制造方法，其特征在于，以在形成所述沟道的工序中设置了的标记作为基准，来形成高浓度阱区。
11.根据权利要求9所述的碳化硅半导体装置的制造方法，其特征在于，通过一个掩模来确定所述沟道与所述高浓度阱区之间的距离。
12.根据权利要求9所述的碳化硅半导体装置的制造方法，其特征在于，还具备在所述沟道的底面形成第2导电类型的沟道底面保护阱区的工序，所述沟道底面保护阱区在形成所述沟道后，使离子注入的离子的角度向第1侧壁面侧倾斜而进行注入。
13.根据权利要求11所述的碳化硅半导体装置的制造方法，其特征在于，通过相同的离子注入来进行在所述沟道的底面形成第2导电类型的沟道底面保护阱区的工序以及形成所述高浓度阱区的工序。
碳化硅半导体装置及其制造方法
技术领域
背景技术
[0002] 在电力电子设备中，为了切换用于驱动电动机等负载的电力供给的执行/停止，使用了硅IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)、MOSFET(MetalOxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)等开关元件。特别是近年来，作为下一代的高耐压/低损耗的开关装置，使用碳化硅(SiC)的MOSFET正受到关注。
[0003] 在被用作电力用半导体装置的情况下，大多使用纵向MOSFET构造。在纵向MOSFET中，根据其栅极构造，有平面型、沟道型(沟道栅极型)等。
[0005] 现有技术文献
[0006] 专利文献1：日本特开2011-100967号公报
发明内容
[0007] 根据专利文献1，在由具有截止角的4H-SiC单晶半导体基板构成的沟道栅极型SiC-MOSFET中，依赖于截止角而在每个晶面不同的沟道侧壁面，产生漏极电流以及阈值电压的偏差。即，在具有截止角的基板上形成的沟道栅极型SiC-MOSFET中，在每个沟道侧壁面，MOSFET成为不同的导通状态，所以有时动态特性变得不稳定，或者，产生向特定的沟道侧壁面的沟槽(Channel)面的电流集中。
[0008] 本发明是为了解决上述那样的课题而完成的，其目的在于，能够提供降低由沟道侧壁面的晶面导致的漏极电流以及阈值电压的偏差的沟道栅极型的纵向碳化硅半导体装置及其制造方法。
[0009] 本发明的碳化硅半导体装置具备：在具有截止角的碳化硅半导体基板的第1主面上形成了的由碳化硅构成的第1导电类型的漂移区域；在所述漂移区域的表面上形成了的由碳化硅构成的第2导电类型的阱区；在所述阱区的表层部选择性地形成了的由碳化硅构成的第1导电类型的源极区域；从所述源极区域的表面贯通所述阱区而到达所述漂移区域的沟道；在所述沟道的内部隔着栅极绝缘膜而形成了的栅极电极；与所述阱区和所述源极区域连接了的源极电极；在作为所述碳化硅半导体基板的与第1主面相反的一侧的面的第2主面，与碳化硅半导体基板相接地形成了的漏极电极；以及在所述阱区内形成了的、杂质浓度比所述阱区大的第2导电类型的高浓度阱区，从所述沟道的第1侧壁面到所述高浓度阱区的距离小于从所述沟道的第2侧壁面到所述高浓度阱区的距离，其中，所述沟道的第2侧壁面在所述沟道内隔着所述栅极电极与所述沟道的第1侧壁面对置。
[0010] 另外，本发明的碳化硅半导体装置的制造方法具备：在具有截止角的碳化硅半导体基板的第1主面上形成由碳化硅构成的第1导电类型的漂移区域的工序；在所述漂移区域的表面上形成由碳化硅构成的第2导电类型的阱区的形成工序；在所述阱区的表层部选择性地形成由碳化硅构成的第1导电类型的源极区域的工序；形成从所述源极区域的表面贯通所述阱区而到达所述漂移区域的沟道的工序；在所述沟道的内部隔着栅极绝缘膜地形成栅极电极的工序；形成与所述阱区和所述源极区域相接的源极电极的工序；在作为所述碳化硅半导体基板的与第1主面相反的一侧的面的第2主面形成漏极电极的工序；以及在所述阱区内，以从所述沟道的第1侧壁面起的距离小于从所述沟道的第2侧壁面起的距离的方式，形成第2导电类型杂质浓度比所述阱区高的第2导电类型的高浓度阱区的工序，其中，所述沟道的第2侧壁面在所述沟道内隔着所述栅极电极与所述沟道的第1侧壁面对置。
[0011] 根据本发明，能够在沟道的每个侧壁面调整导通状态，所以能够得到能够防止在特定的沟道的侧壁面产生的向场效应晶体管的沟槽面的电流集中的电阻更低的沟道栅极型碳化硅半导体装置、或者动作更稳定的可靠性高的碳化硅半导体装置。附图说明
[0012] 图1是示意地示出本发明的实施方式1中的碳化硅半导体装置的剖面图。
[0013] 图2是示意地示出本发明的实施方式1中的碳化硅半导体装置的俯视图。
[0014] 图3是用于说明本发明的实施方式1中的碳化硅半导体装置的沟道的晶面的关系的剖面示意图。
[0015] 图4是关于本发明的实施方式1的碳化硅半导体装置，说明形成于沟道侧壁的MOSFET的阈值电压的沟道侧壁面与高浓度阱区的距离依赖性的图。
[0016] 图5是关于本发明的实施方式1的碳化硅半导体装置，说明形成于沟道侧壁的MOSFET的漏极电流密度的沟道侧壁面与高浓度阱区的距离依赖性的图。
[0017] 图6是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的剖面示意图。
[0018] 图7是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的剖面示意图。
[0019] 图8是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的剖面示意图。
[0020] 图9是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的剖面示意图。
[0021] 图10是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的剖面示意图。
[0022] 图11是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的一种方式的剖面示意图。
[0023] 图12是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的一种方式的剖面示意图。
[0024] 图13是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的一种方式的剖面示意图。
[0025] 图14是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的一种方式的剖面示意图。
[0026] 图15是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的一种方式的剖面示意图。
[0027] 图16是示意地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的一种方式的剖面示意图。
[0028] 图17是示意地示出本发明的实施方式1中的碳化硅半导体装置的一种方式的俯视图。
[0029] 图18是示意地示出本发明的实施方式1中的碳化硅半导体装置的一种方式的俯视图。
[0030] 图19是示意地示出本发明的实施方式1中的碳化硅半导体装置的一种方式的俯视图。
[0031] 图20是示意地示出本发明的实施方式1中的碳化硅半导体装置的一种方式的剖面图。
[0032] 图21是示意地示出本发明的实施方式1中的碳化硅半导体装置的一种方式的剖面图。
[0033] 图22是示意地示出本发明的实施方式1中的碳化硅半导体装置的一种方式的剖面图。
[0034] 图23是示意地示出本发明的实施方式2中的碳化硅半导体装置的剖面图。
[0035] 图24是示意地示出本发明的实施方式3中的碳化硅半导体装置的剖面图。
[0036] 图25是示意地示出本发明的实施方式3中的碳化硅半导体装置的一种方式的剖面图。
[0037] 图26是示意地示出本发明的实施方式3中的碳化硅半导体装置的制造方法的剖面示意图。
[0038] 图27是示意地示出本发明的实施方式3中的碳化硅半导体装置的制造方法的剖面示意图。
[0039] 图28是示意地示出本发明的实施方式3中的碳化硅半导体装置的制造方法的剖面示意图。
[0040] 图29是示意地示出本发明的实施方式3中的碳化硅半导体装置的制造方法的一种方式的剖面示意图。
[0041] 图30是示意地示出本发明的实施方式3中的碳化硅半导体装置的制造方法的一种方式的剖面示意图。
[0042] 符号说明
[0043] 1碳化硅半导体基板；3外延层；4漂移区域；5阱区；6源极区域；7沟道；8栅极绝缘膜；9栅极电极；10层间绝缘膜；11源极电极；12漏极电极；13高浓度阱区；14沟道底面保护阱区；18第1侧壁面；19第2侧壁面；22标记；23第2高浓度阱区；24背面杂质区域；30～37抗蚀剂掩模；掩模。
具体实施方式
[0044] 实施方式1.
[0045] 首先，说明本发明的实施方式1中的碳化硅半导体装置的结构。在这里，将第1导电类型设为n型并将第2导电类型设为p型来进行说明。
[0046] 图1是示意地示出本发明的实施方式1中的碳化硅半导体装置的剖面图。另外，图2是示意地示出图1的碳化硅半导体装置的结构的俯视图。图1是图2的A-A虚线部的剖面图。图1、图2的碳化硅半导体装置是纵向的沟道栅极型MOSFET。
[0047] 在图1中，在表面具备相对于(0001)面而向[11-20]轴向倾斜了截止角θ的第1主面2A的具有4H的多形体的碳化硅半导体基板1的第1主面2A上，形成了由碳化硅构成的n型的漂移区域4。在漂移区域4的表面上，形成了由碳化硅构成的p型的阱区5。在阱区5的表层部，选择性地形成了n型的源极区域6。
[0048] 形成了从源极区域6的表面贯通阱区5而到达漂移区域4的沟道7。在沟道7的内部，被形成为隔着栅极绝缘膜8而将栅极电极9埋入到沟道7中。另外，以覆盖栅极绝缘膜8以及栅极电极9的方式形成了层间绝缘膜10，在去除了层间绝缘膜10的一部分的位置，以接触源极区域6与阱区5或者接触与它们电连接的区域的方式，形成了源极电极11。进而，以与作为碳化硅半导体基板1的第1主面2A的相反的面的第2主面2B相接的方式，形成了漏极电极12。
[0049] 在从沟道7的第1侧壁面18相离了第1距离d1的阱区5内，形成了高浓度阱区13，在从沟道7的第2侧壁面19相离了第2距离d2的阱区内，形成了高浓度阱区13。在这里，第1侧壁面18与第2侧壁面是在沟道7内隔着栅极电极9而对置的面，第1距离d1小于第2距离d2。
[0050] 此外，在图1中，纸面的上侧是附加了截止角θ的[0001]方向，纸面的右侧是附加了截止角θ的[11-20]方向。
[0051] 另外，在图2中，在俯视时格子状地形成了的沟道7的内部隔着栅极绝缘膜8而形成了栅极电极9，高浓度阱区13与沟道7侧壁的距离在阱区5中在作为[11-20]方向一侧的侧壁的第1侧壁面18一侧变小，在阱区5中在作为[-1-120]方向一侧的侧壁的第2侧壁面19一侧变大。
[0052] 在图2中，纸面的上侧是[-1100]方向，纸面的右侧是附加了截止角θ的[11-20]方向。
[0053] 在这里，关于沟道7的第1侧壁面18与第2侧壁面19，使用图3来说明晶面的关系。图3是用于说明本发明的实施方式1中的沟道的晶面的关系的剖面示意图。
[0054] 在图3中，纸面的上侧是[0001]方向，纸面的右侧是[11-20]方向，面16正好是(0001)面，面17是具有截止角θ的(0001)面，角度15是截止角θ。
[0055] 本实施方式的碳化硅半导体基板1在表面具备相对于(0001)面而向[11-20]方向倾斜了截止角θ的第1主面2A，所以在本实施方式的沟道栅极型MOSFET的沟道7中，第1主面2A对应于图3的面17，第1侧壁面18与第2侧壁面19分别对应于图3的面18与面19。
[0056] 根据这样的关系，本实施方式的沟道栅极型MOSFET的沟道7的第1侧壁面18与第2侧壁面19分别成为具有截止角θ的(11-20)面与具有截止角θ的(-1-120)面。
[0057] 此外，在图2中，相对于与第1侧壁面18和第2侧壁面19正交的(1-100)面以及(-1100)面的沟道7侧壁面，将沟道7的侧壁与高浓度阱区13的距离d3设定为第1侧壁面18/高浓度阱区13间距d1与第2侧壁面19/高浓度阱区13间距d2之间的距离。
[0058] 接下来，详细说明作为本发明的本实施方式的碳化硅半导体装置的沟道栅极型MOSFET的动作。
[0059] 图4是关于在将沟道7的深度设为1.2μm，将阱区5的受主浓度设为3×1017/cm3、18 3
将阱区5的深度设为0.9μm，将高浓度阱区13的受主浓度设为1×10 /cm、将高浓度阱区
13的深度设为0.9μm，将栅极绝缘膜8设为厚度50nm的SiO2，将高浓度阱区13与栅极沟道7侧面的距离设为0.5μm、0.3μm、0.1μm这3种的情况下的、高浓度阱区13与沟道7侧壁面的距离、和阈值电压的关系，进行装置仿真而得到的结果。
将阱区5的深度设为0.9μm，将高浓度阱区13的受主浓度设为1×10 /cm、将高浓度阱区
13的深度设为0.9μm，将栅极绝缘膜8设为厚度50nm的SiO2，将高浓度阱区13与栅极沟道7侧面的距离设为0.5μm、0.3μm、0.1μm这3种的情况下的、高浓度阱区13与沟道7侧壁面的距离、和阈值电压的关系，进行装置仿真而得到的结果。
[0060] 另外，图5是关于图4的组合的沟道栅极型MOSFET，针对相对于高浓度阱区13与沟道7侧壁面的距离的、栅极电压为15V时的漏极电流密度，进行装置仿真而得到的结果。
[0061] 如图4所示，随着高浓度阱区13与沟道7侧面的距离接近，阈值电压上升。此时阈值电压如果按最大值进行标准化，则在0.5～1的范围内变化。
[0062] 另外，如图5所示，随着高浓度阱区13与沟道7侧壁面的距离变小，漏极电流密度减少。
[0064] 这样，图4以及图5的结果表示：通过调整高浓度阱区13与沟道7侧壁面的距离，能够调整沟道7侧壁面的导通状态。
[0065] 在专利文献1中，记载了由于沟道的面而阈值电压变动的情况，通过结合考虑专利文献1的记载内容与图4以及图5的结果，能够使在各沟道7侧壁面产生的场效应晶体管的阈值电压均衡。在当高浓度阱区13与沟道7侧面的距离为恒定的值时场效应晶体管的阈值电压变低的沟道7侧壁面，减小沟道7侧壁面与高浓度阱区13的距离，在当高浓度阱区13与沟道7侧面的距离为恒定的值时阈值电压变高的沟道侧壁面，增大沟道7侧壁面与高浓度阱区13的距离，从而能够形成在沟道的各内壁面使阈值电压一致了的沟道栅极型MOSFET。
[0066] 此外，在将阱区5的受主浓度设为3×1017/cm3、将高浓度阱区13的受主浓度设为18 3
1×10 /cm左右、并且截止角θ为8°的情况下，针对在高浓度阱区13与沟道7侧面的距离为恒定的值时场效应晶体管的阈值电压变低的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.05～0.3μm，针对作为对置面的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.35μm以上，则能够更有效地形成使阈值电压一致了的沟道栅极型MOSFET。
1×10 /cm左右、并且截止角θ为8°的情况下，针对在高浓度阱区13与沟道7侧面的距离为恒定的值时场效应晶体管的阈值电压变低的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.05～0.3μm，针对作为对置面的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.35μm以上，则能够更有效地形成使阈值电压一致了的沟道栅极型MOSFET。
[0067] 另外，在将阱区5的受主浓度设为3×1017/cm3、将高浓度阱区13的受主浓度设为18 3
1×10 /cm左右、并且截止角θ为4°的情况下，针对在高浓度阱区13与沟道7侧面的距离为恒定的值时场效应晶体管的阈值电压变低的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.05～0.45μm，针对作为对置面的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.50μm以上，则能够更有效地形成使阈值电压一致了的沟道栅极型MOSFET。
1×10 /cm左右、并且截止角θ为4°的情况下，针对在高浓度阱区13与沟道7侧面的距离为恒定的值时场效应晶体管的阈值电压变低的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.05～0.45μm，针对作为对置面的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.50μm以上，则能够更有效地形成使阈值电压一致了的沟道栅极型MOSFET。
[0068] 进而，在将阱区5的受主浓度设为3×1017/cm3、将高浓度阱区13的受主浓度设为18 3
1×10 /cm左右、并且截止角θ为4°以下的情况下，也针对在高浓度阱区13与沟道7侧面的距离为恒定的值时场效应晶体管的阈值电压变低的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.05～0.5μm，针对作为对置面的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.55μm以上，则能够更有效地形成使阈值电压一致了的沟道栅极型MOSFET。
1×10 /cm左右、并且截止角θ为4°以下的情况下，也针对在高浓度阱区13与沟道7侧面的距离为恒定的值时场效应晶体管的阈值电压变低的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.05～0.5μm，针对作为对置面的沟道7侧壁面，将沟道7侧壁面与高浓度阱区13的距离设为例如0.55μm以上，则能够更有效地形成使阈值电压一致了的沟道栅极型MOSFET。
[0069] 此外，关于阱区5与高浓度阱区13的受主浓度、截止角θ，也可以不限于上述的情况。根据在高浓度阱区13与沟道7侧面的距离为恒定的值时产生的阈值电压的偏移，通过调整高浓度阱区13与沟道7侧面的距离、阱区5与高浓度阱区13的杂质浓度，能够更有效地形成使阈值电压一致了的沟道栅极型MOSFET。
[0070] 接下来，使用图6～图8，说明作为本发明的本实施方式的碳化硅半导体装置的沟道栅极型MOSFET的制造方法。
[0071] 首先，在表面具备相对于(0001)面而向[11-20]轴向倾斜了截止角θ的面的具有4H的多形体的n型的碳化硅半导体基板1上，对n型且电阻较高的碳化硅的外延层3进行外延生长。接下来，通过反应离子蚀刻法(RIE法：Reactive Ion Etching)，来形成未图示的定位用标记。其后，将该定位用标记作为基准，在外延层3表面，通过离子注入，来形成p型的阱区5、低电阻n型的源极区域6以及未图示的低电阻p型阱接触区域。未形成阱区5等的外延层3成为漂移区域4。其结果，得到在图6中示出其剖面图的构造。此时，例如，
19 3 16 3 17
源极区域6按照1×10 /cm以上的施主杂质浓度来形成，阱区5按照1×10 /cm～5x10 /
3 20 3
cm左右的受主杂质浓度来形成，阱接触区域按照1×10 /cm以上的受主杂质浓度来形成即可。
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源极区域6按照1×10 /cm以上的施主杂质浓度来形成，阱区5按照1×10 /cm～5x10 /
3 20 3
cm左右的受主杂质浓度来形成，阱接触区域按照1×10 /cm以上的受主杂质浓度来形成即可。
[0072] 接下来，如图7所示，在规定的部位形成抗蚀剂掩模30，通过离子注入形成高浓度17 3 18 3
阱区13。关于高浓度阱区13，其浓度比阱区5高，并且按照5×10 /cm～5×10 /cm左右的受主杂质浓度来形成即可。在离子注入后，去除抗蚀剂掩模30。
阱区13。关于高浓度阱区13，其浓度比阱区5高，并且按照5×10 /cm～5×10 /cm左右的受主杂质浓度来形成即可。在离子注入后，去除抗蚀剂掩模30。
[0073] 接下来，如图8所示，形成沟道7形成用的其他抗蚀剂掩模31。在形成抗蚀剂掩模31后，通过RIE法，来形成比阱区5深并且到达漂移区域4的沟道7。接下来，在去除抗蚀剂掩模31后，进行1500～2200℃的温度范围且0.5～60分的范围的活化退火。接下来，在沟道7内部，依次形成厚度50nm左右的由SiO2构成的栅极绝缘膜8、由掺杂多晶硅材料构成的栅极电极9。在形成层间绝缘膜10后，通过在p型阱接触的上部形成源极电极11，并且在基板1的背面形成漏极电极12，从而能够制作作为具有图1所示的单元构造的碳化硅半导体装置的沟道栅极型MOSFET。在这里，p型阱接触是阱区5的一部分，阱区5与源极电极11电连接。
[0074] 此外，高浓度阱区13也可以在沟道7的蚀刻后进行离子注入而形成。即，在如图9所示形成了沟道7之后，如图10那样以覆盖沟道7等的方式形成抗蚀剂掩模32而对高浓度阱区13进行离子注入。此时，在形成沟道7的同时，在标记形成区域21形成标记22，以该标记22作为基准而设置高浓度阱区13形成用的抗蚀剂掩模32，并进行离子注入。通过按这样的顺序形成沟道7与高浓度阱区13，能够更高精度地控制高浓度阱区13相对于沟道7的位置。
[0075] 另外，如在图11～图14中示出其制造方法的剖面图的那样，也可以同时形成高浓度阱区13注入用掩模与沟道7蚀刻用掩模。
[0076] 首先，针对先前说明了的图6的结构，如图11所示，形成用于形成沟道7与高浓度阱区13的例如氧化硅等无机材料的掩模33，在其上方，以覆盖掩模33与外延层3的表面的方式形成金属等无机材料的掩模34，进而，在其上方，以覆盖高浓度阱区13注入部分的方式形成有机材料或者无机材料的掩模35。
[0077] 接下来，如图12所示，选择性地去除未被掩模35覆盖的掩模34。接下来，在去除掩模35后，图13所示，通过蚀刻来形成沟道7。接下来，在选择性地去除掩模34之后，如图14所示，以埋入到沟道7内部并且不突出到掩模33的高浓度阱区13注入部分的方式，形成掩模36，并进行用于形成高浓度阱区13的离子注入。在离子注入后，去除掩模33以及掩模36。
[0078] 在这里，掩模36也可以如图15、图16所示地形成。首先，如图15所示，以埋入沟道7的方式，全面形成掩模33以及具有选择性的掩模36的层。接下来，如图16所示，在掩模36的层的上部的沟道7部分形成抗蚀剂掩模37。接下来，使用抗蚀剂掩模37来形成掩模36。
[0079] 根据该制造方法，能够通过一个掩模(在这里是掩模33)来确定沟道7侧壁与高浓度阱区13的距离，能够更高精度地形成沟道7侧壁与高浓度阱区13的距离。
[0080] 此外，在本实施方式中，将碳化硅半导体基板1的第1主面2A设为向[11-20]轴向倾斜的具有截止角θ的(0001)面，但在将第1主面2A设为向[11-20]轴向倾斜的具有截止角θ的(000-1)面的情况下，通过制作具备相同的单元构造的沟道栅极型MOSFET，也能够抑制由沟道7侧壁面的晶面引起的漏极电流以及阈值电压的偏差。
[0081] 具体来说，在俯视时为矩形的单元构造的沟道栅极型MOSFET的格子状地形成了的沟道7侧壁的各4个面，使高浓度阱区13接近于最倾斜接近于向[11-20]轴向倾斜的具有截止角θ的(11-20)面的沟道7的侧壁面，并且使高浓度阱区13远离于最倾斜接近于作为对置面的向[11-20]轴向倾斜的具有截止角θ的(-1-120)面的沟道7的侧壁面，相对于最倾斜接近于(1-100)面以及(-1100)面的栅极沟道7的侧面，将沟道7的侧壁与高浓度阱区13的距离设定为其间的距离即可。
[0082] 另外，在本发明中，为了方便说明，设为沟道7与碳化硅半导体基板1的第1主面2A、即外延层3的表面垂直地形成，但在沟道7的侧壁面相对于第1主面2A具有一定程度的锥形角的沟道栅极型SiC-MOSFET中，也起到与沟道7的侧壁面为垂直的情况同样的效果。
[0083] 此外，在本实施方式中，说明了通过离子注入法来形成p型的阱区5，但阱区5也可以不通过离子注入法而是接着漂移区域4通过外延法来形成。
[0084] 关于截止角，例如对于1°以上10°以下左右角度是有效。关于超过30°的截止角，由于本发明的主旨的影响降低，所以截止角最大设为30°。
[0085] 另外，在本实施方式中，使用在俯视时是正方形等矩形的单元构造的沟道栅极型MOSFET来进行了说明，但单元构造不限于此，也可以如在图17、图18中示出其俯视图的那样，是俯视时为六边形的单元构造。在图17中，在接近于[11-20]轴向的2个沟道7侧壁面，使沟道7侧壁面与高浓度阱区13的距离最小，在接近于与[11-20]轴向相反的方向的2个沟道7侧壁面，使沟道7侧壁面与高浓度阱区13的距离最大。
[0086] 进而，如在图19中示出其俯视图的那样，也可以是条状构造的单元构造。
[0087] 这样，即使单元构造是矩形之外的形状、也能够得到与单元构造是矩形的情况同样的效果。
[0088] 另外，高浓度阱区13不一定需要形成于与阱区5相同的深度。
[0089] 例如，在图20中示出其剖面图的那样，高浓度阱区13的底面也可以形成得比阱区5的底面浅。另外，如在图21中示出其剖面图的那样，高浓度阱区13的底面也可以形成得比阱区5的底面深。
[0090] 在将高浓度阱区13的底面形成得比阱区5的底面深的情况下，通过从高浓度阱区13扩展的耗尽层，能够抑制截止时的穿通破坏的产生，使MOSFET进一步高耐压化。
[0091] 此外，在本实施方式中，说明了沟道栅极型的MOSFET碳化硅半导体装置，但本发明不限于MOSFET，例如，如在图22中示出其剖面示意图的那样，即使是在碳化硅半导体基板1的第2主面侧注入p型的杂质而形成背面杂质区域24的、或者将碳化硅半导体基板1设为p型的IGBT，也起到与MOSFET的情况同样的效果。
[0092] 这样，通过本发明的应用，能够实现动作稳定、截止时的漏电流低、并且开关损耗低、具有高噪声可靠性的栅极特性的沟道栅极型SiC-IGBT。另外，能够防止向特定的沟道7侧面的沟槽面的电流集中，能够实现低导通电阻化。
[0094] 实施方式2.
[0095] 说明作为本发明的实施方式2中的碳化硅半导体装置的沟道栅极型MOSFET的结构。图23是示出作为本发明的实施方式2中的碳化硅半导体装置的沟道栅极型MOSFET的剖面示意图。
[0096] 在本实施方式的半导体装置中，在实施方式1的碳化硅半导体装置的高浓度阱区13中，形成了p型杂质浓度比高浓度阱区13更高的第2高浓度阱区23。关于其他部分，与实施方式1中说明了的相同，所以省略详细的说明。
[0097] 在图23中，使图的左右方向的不是第2高浓度阱区23的高浓度阱区13在对置的沟道7侧壁具有相同程度的宽度。另外，p型杂质浓度满足阱区5<高浓度阱区13<第2高浓度阱区23的顺序的关系。
[0098] 接下来，说明本实施方式的沟道栅极型MOSFET中的第2高浓度阱区23的效果。
[0099] 根据实施方式1的图4所示的结果可知，在高浓度阱区13与沟道7侧壁面的距离为0.5μm以下的情况下，阈值电压的变动特别显著。另一方面，为了确保碳化硅半导体装18 3 18 3
置截止时的耐压，需要将高浓度阱区13的p型杂质浓度设为1×10 /cm～5×10 /cm左右的高浓度。
置截止时的耐压，需要将高浓度阱区13的p型杂质浓度设为1×10 /cm～5×10 /cm左右的高浓度。
[0100] 为了在确保截止时的耐压的同时，使阈值电压不由于高浓度阱区13与沟道7侧面的距离的变动而大幅地变动，在高浓度阱区13的内部设置第2导电类型杂质浓度为18 3 18 3
1×10 /cm～5×10 /cm左右的第2高浓度阱区23，将第2高浓度阱区23与沟道7侧面的距离设定为0.7μm以上，设置高浓度阱区13，以使得能够根据高浓度阱区13与沟道7侧面的距离，调整沟槽附近的阱区5的费米能级、即能够调整阈值电压即可。
1×10 /cm～5×10 /cm左右的第2高浓度阱区23，将第2高浓度阱区23与沟道7侧面的距离设定为0.7μm以上，设置高浓度阱区13，以使得能够根据高浓度阱区13与沟道7侧面的距离，调整沟槽附近的阱区5的费米能级、即能够调整阈值电压即可。
[0101] 这样，根据作为本实施方式的碳化硅半导体装置的沟道栅极型MOSFET，能够与碳化硅半导体装置截止时的耐压独立地调整阱区5的费米能级，所以能够在确保截止时的耐压的同时，在更宽的范围内控制阈值电压。
[0102] 实施方式3.
[0103] 说明作为本发明的实施方式3中的碳化硅半导体装置的沟道栅极型MOSFET的结构。图24是示出作为本发明的实施方式3中的碳化硅半导体装置的沟道栅极型MOSFET的剖面示意图。
[0104] 在本实施方式的半导体装置中，在实施方式1或者2的碳化硅半导体装置的沟道7的底部，形成了p型的沟道底面保护阱区14。关于其他部分，与在实施方式1或者2中说明了的相同，所以省略详细的说明。
[0105] 这样，通过在沟道7的底部形成p型的沟道底面保护阱区14，能够抑制向沟道7底部的栅极绝缘膜8施加高电压。
[0106] 另外，如图25的剖面示意图所示，也可以使沟道7的底部的沟道底面保护阱区14在剖面横向上从沟道7的侧壁面起突出的距离在具有截止角θ的(11-20)面侧与具有截止角θ的(-1-120)面侧不同，增大(11-20)面侧的突出距离。
[0107] 如本发明那样，如果高浓度阱区13与沟道7侧面的距离根据各沟道7侧壁面而不同，则在每个沟槽面，穿通破坏电压不同。
[0108] 因此，通过根据高浓度阱区13与沟道7侧面的距离(以存在比例关系的方式)来确定沟道底面保护阱区14从沟道7侧面突出的距离，从而能够抑制向沟道7底部的栅极绝缘膜8施加高电压，能够防止穿通破坏的产生。
[0109] 在这里，将沟道底面保护阱区14的第2导电类型杂质浓度设为1×1017/cm3～18 3
5×10 /cm左右即可。
5×10 /cm左右即可。
[0110] 接下来，说明作为在图25中示出了其剖面图的本实施方式的碳化硅半导体装置的沟道栅极型MOSFET的制造方法例。
[0111] 在实施方式1中，使用图6～图9来说明了没有沟道底面保护阱区14的沟道栅极型MOSFET的制造方法，但在如图8所示地形成了沟道7之后的沟道底面保护阱区14的注入时，通过使离子注入角从与外延层3的表面垂直的方向、即与碳化硅半导体基板1的第1主面2A垂直的方向向[-1-120]方向稍微倾斜，能够容易地制造本实施方式的沟道栅极型MOSFET。
[0112] 另外，通过在图26～图30中示出其示意化了的剖面那样的方法，也能够制造本实施方式的沟道栅极型MOSFET。
[0113] 图26是与实施方式1的图11同样地形成了3种掩模的剖面示意图。在图26中，也在用于形成沟道7与高浓度阱区13的例如氧化硅等无机材料的掩模33之上，以覆盖掩模33与外延层3的表面的方式形成了金属等无机材料的掩模34，在其上方，以覆盖高浓度阱区13注入部分的方式形成了有机材料或者无机材料的掩模35。
[0114] 接下来，如图27所示，去除未被掩模35覆盖的掩模34。接下来，在去除掩模35后，如图28所示，通过蚀刻来形成沟道7。此时，预先蚀刻未被掩模34覆盖的掩模33的上部，在掩模33中形成了厚度小的部位之后，蚀刻沟道7。接下来，在去除掩模34后，如图29所示，注入p型杂质离子。
[0115] 在这里，通过与沟道底面保护阱区14对应地形成了图29的厚度小的掩模33的位置，从而如在图30中示出其剖面示意图的那样，能够在同一离子注入工序中制造高浓度阱区13与沟道底面保护阱区14。根据该制造方法，能够高精度地形成沟道7侧壁与高浓度阱区13的距离。
[0116] 这样，通过本实施方式的沟道栅极型MOSFET构造，能够增大在最倾斜接近于被认为穿通破坏电压最低的(-1-120)面的沟道7侧面的下部形成的沟道底面保护阱区14的从沟道7侧壁突出的距离，能够抑制更有效地穿通破坏。
[0117] 此外，在实施方式1～3中，将第1导电类型设为n型并将第2导电类型设为p型来进行了说明，但不限于此，将第1导电类型设为p型，将第2导电类型设为n型，也起到同样的效果。
[0118] 另外，在实施方式1～3中说明了的MOSFET中，栅极绝缘膜不一定需要是SiO2等氧化膜、也可以是氧化膜以外的绝缘膜、或者组合氧化膜以外的绝缘膜与氧化膜而得到的膜。
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