与其它形成在衬底上的其它射频(RF)无源器件占据的面积相比，电感 器通常占据衬底的较大面积。在高频设计中电感器通常对包括电感器的电 子或电气装置的整体电性能特性具有很大的影响。由于电感器的电感与信 号频率成比例增加，电感器对于去除指定频带中的信号噪声非常有用。随 着利用这些电感器的电子或电气装置变得更加集成化、需要小尺寸、更轻 的重量、更快速的反应等，电感器的工作特性变得更加重要。因而，理想 的电感器设计需要轻量结构、小尺寸、高自共振频率(self-resonant frequency)、高电感、高品质因数(quality factor)等。通常，电感器的最重要 的特性是电感值(L)和品质因数(Q-factor)。基于这一点，集成的电感器 包括具有相对低电阻的金属线并可取地呈现出更少的衬底损耗(substrate loss)。
形成常规电感器的示例方法披露在美国专利No.6,590,200和韩国特许专 利公开No.2003-46919中。
图1A至1E是示出了制造常规电感器的方法的截面图。
参考图1A，硅外延层10形成在具有离子注入区5的硅衬底1上之后， 抛光停止层15形成在外延硅层10的离子注入区5设置的部分上。浅沟槽20 形成在外延硅层的其上没有形成抛光停止层15的另一部分上。因而，浅沟 槽20没有与离子注入区5交迭。
参考图1B，光致抗蚀剂图案25形成在抛光停止层15上和其上形成有 浅沟槽20的外延硅层10上。光致抗蚀剂图案25具有部分地暴露设置有浅 沟槽20的外延硅层10的第一开口30。
使用光致抗蚀剂图案25作为蚀刻掩模来蚀刻外延硅层10的暴露部分， 从而形成部分地暴露外延硅层10下的硅衬底1的第二开口35。
参考图1C，去除光致抗蚀剂图案25之后，硅氧化物层40形成在硅衬 底1的暴露的部分、外延硅层10以及抛光停止层15上。硅氧化物层40填 满了穿过外延硅层10形成的第二开口35。
参考图1D，硅氧化物层40通过化学机械抛光(CMP)工艺进行抛光直 到暴露出抛光停止层15，从而形成平坦化了的硅氧化物层45。在CMP工艺 中，抛光停止层15保护形成在离子注入区5上的外延硅层10。
参考图1E，去除抛光停止层15以部分地暴露出外延硅层10之后，绝 缘间层50形成在外延硅层10的暴露的部分上和平坦化了的硅氧化物层45 上。
电感器55利用诸如金属的导电材料形成在绝缘间层(interlayer)50上。 这里，电感器55形成在绝缘间层50的平坦化了的硅氧化物层45所定位的 部分上。由于电感器55设置在硅衬底1的通过第二开口35暴露的部分上， 电感器55没有交迭外延硅层10。
然而，在制造常规的电感器的方法中，因为电感器是形成在电感器下 的一致的硅衬底上，电感器的品质因数由于通过衬底产生的损失而会减 小。即，因为常规的电感器形成在硅衬底的浅沟槽被定位的一致部分之 上，由于衬底的一致性(uniformity)可能产生衬底损耗。尤其是，在高频带 衬底损耗大幅增加，这会大大减少常规电感器在高频带的品质因数。

本发明提供包括具有宽空腔于其内的深沟槽的沟槽结构。
本发明也提供通过选择性外延生长工艺形成包括具有宽空腔于其内的 深沟槽的沟槽结构的方法。
本发明也提供了包括沟槽结构的电感器，该沟槽结构具有包括宽空腔 的深沟槽，从而改进其品质因数。
本发明也提供了制造包括沟槽结构的电感器的方法，该沟槽结构具有 通过利用选择性的外延生长工艺的包括宽空腔的深沟槽。
根据本发明的一个方面，提供了包括具有第一宽度和第一深度的深沟 槽的沟槽结构，和具有第二宽度和第二深度的浅沟槽。第二宽度实质上比 第一宽度宽，第二深度实质上比第一深度浅。深沟槽形成于衬底中并且用 在深沟槽中限定空腔的第一绝缘层图案填充。浅沟槽形成于深沟槽上并且 用第二绝缘层图案填充。
在一个实施例中，第一宽度和空腔宽度之间的比值在大约1∶0.6至0.9 的范围内，第一宽度和第一深度之间的比值在超过大约1∶4的范围内，并 且第二宽度和第二深度之间的比值大约在1∶0.1至0.3的范围内。另外，第 一宽度和第二宽度之间的比值大约在1∶1.0至1.5的范围内，并且第一深度 和第二深度之间的比值大约在1∶0.4至0.7的范围内。
在另一个实施例中，第一绝缘层图案包括形成在深沟槽侧壁上的第一 氧化物层图案、形成在第一氧化物层图案上以部分地填满深沟槽的第一氮化 物层图案、以及形成在第一氮化物层图案上以覆盖深沟槽顶部部分的第二氧 化物层图案。第二氧化物层图案与第一氮化物层图案限定深沟槽中的空 腔。第二绝缘层图案包括形成在浅沟槽侧壁上的第三氧化物层图案、形成在 第三氧化物层图案和第二氧化物层图案上的第二氮化物层图案、形成在第二 氮化物层图案上的第四氧化物层图案、以及形成在第四氧化物层图案上填充 浅沟槽的第五氧化物层图案。
根据本发明的另一方面，提供了形成沟槽结构的方法。在此方法中， 具有第一宽度和第一深度的深沟槽形成在衬底上。以限定深沟槽中空腔的 方式通过用第一绝缘层图案填充深沟槽而在深沟槽中形成空腔。浅沟槽形 成在深沟槽上。浅沟槽具有实质上比第一宽度宽的第二宽度以及实质上比第 一深度浅的第二深度。浅沟槽用第二绝缘层图案填充。
在一个实施例中，形成深沟槽包括：在衬底上形成垫氧化物层图案； 在垫氧化物层图案上形成第一氮化物层图案；在第一氮化物层图案上形成 第一氧化物层图案；用第一氧化物层图案、第一氮化物层图案以及垫氧化物 层图案作为蚀刻掩模部分地蚀刻衬底；以及去除第一氧化物层图案。
在另一个实施例中，形成深沟槽还包括：在衬底上依次形成垫氧化物 层、第一氮化物层和第一氧化物层；在第一氧化物层上形成第一光致抗蚀剂 图案，第一光致抗蚀剂图案包括具有第一宽度的通过其来部分地暴露第一 氧化物层的开口；以及用第一光致抗蚀剂图案作为蚀刻掩模依次蚀刻第一 氧化物层、第一氮化物层及垫氧化物层而在衬底上形成垫氧化物层图案、第 一氮化物层图案和第一氧化物层图案。
在另一个实施例中，深沟槽中形成空腔包括：在深沟槽的侧壁上形成 第二氧化物层图案；在第二氧化物层图案上形成第二氮化物层图案以在深 沟槽中形成开口；以及在第二氮化物层图案上通过覆盖开口顶部部分形成 第三氧化物层图案以完成空腔。另外，沟道停止区形成在深沟槽下的衬底 部分，例如，用III族元素作为杂质。
在另一个实施例中，深沟槽中形成空腔还包括：在第二氧化物层图案 和第一氮化物层图案上形成第二氮化物层；过蚀刻第二氮化物层以形成部 分暴露衬底的一部分的第二氮化物层图案；从衬底的暴露的部分形成外延 硅层；在外延硅层和第二氮化物层图案上形成第三氧化物层；以及蚀刻第 三氧化物层形成覆盖开口的顶部部分的第三氧化物层图案。通过回蚀工艺 蚀刻第二氮化物层以及通过化学机械抛光工艺蚀刻第三氧化物层。在平行 于衬底的方向上从衬底的暴露的部分处生长外延硅层，使得通过外延硅层 部分地封闭开口。
在另一个实施例中，形成浅沟槽包括：在第三氧化物层图案和第一氮 化物层图案上形成第二光致抗蚀剂图案；以及利用第二光致抗蚀剂图案作 为蚀刻掩模来部分蚀刻第一氮化物层图案、第三氧化物层图案、垫氧化物层 图案、外延硅层和衬底。
在另一个实施例中，抗反射层形成在第三氧化物层图案与第二光致抗 蚀剂图案之间以及第一氮化物层图案与第二光致抗蚀剂图案之间。
在另一个实施例中，用第二绝缘层图案填充浅沟槽包括：在浅沟槽侧 壁上形成第四氧化物层图案；在第四氧化物层图案和第三氧化物层图案上 形成第三氮化物层图案；在第三氮化物层图案上形成第五氧化物层图案； 以及在第五氧化物层图案上形成第六氧化物层图案以填充浅沟槽。用第二 绝缘层图案填充浅沟槽还包括：在第四氧化物层图案和第三氧化物层图案 上依次形成第三氮化物层、第五氧化物层、第六氧化物层和第七氧化物层； 以及蚀刻第七氧化物层、第六氧化物层、第五氧化物层和第三氮化物层直到 暴露垫氧化物层图案从而在浅沟槽中形成第三氮化物层图案、第五氧化物层 图案和第六氧化物层图案。
根据本发明的另一方面，提供了包括具有多个沟槽结构的半导体衬底 的电感器，在半导体衬底上至少形成一个绝缘间层以及在绝缘间层的设置 在沟槽结构之上的部分上形成导电线。每个沟槽结构包括具有第一宽度和 第一深度的第一沟槽以及具有实质上比第一宽度宽的第二宽度和实质上比 第一深度浅的第二深度的第二沟槽。第一沟槽用限定第一沟槽中空腔的第 一绝缘层图案填充以及第二沟槽用第二绝缘层图案填充。
在一个实施例中，电感器还包括形成在半导体衬底的邻近沟槽结构之 一的部分处的接触区以及穿过绝缘间层接触该接触区的接触。在接触与绝 缘间层之间形成导电图案。半导体衬底包括P型硅衬底以及接触区具有P+ 型。
在另一个实施例中，邻近接触区的沟槽结构以第一深度的大约3到9倍 的间距与导电线隔开。
根据本发明的另一方面，提供了制造电感器的方法。在制造电感器的 方法中，在半导体衬底上形成每个具有第一宽度和第一深度的多个第一沟 槽之后，分别地，第一沟槽用第一绝缘层图案填充以在第一沟槽中形成空 腔。在第一沟槽上形成多个第二沟槽。每个第二沟槽具有实质上比第一宽 度宽的第二宽度和实质上比第一深度浅的第二深度。用第二绝缘层图案填 充第二沟槽。在包括第一和第二沟槽的半导体衬底上形成至少一个绝缘间 层。然后，在第二沟槽被定位的绝缘间层的部分上形成导电线。
在一个实施例中，通过离子注入工艺在半导体衬底的邻近第一沟槽之 一的部分处形成接触区。穿过绝缘间层形成接触该接触区的接触。
在另一个实施例中，在接触与绝缘间层之间形成导电图案。
按照本发明，通过选择性外延生长(SEG)工艺在衬底上形成其内具有 宽空腔的深沟槽。例如，深沟槽具有大于约8μm的深度。由于电感器在形 成有包括多个深沟槽和多个浅沟槽的沟槽结构的衬底之上形成，电感器呈 现出改进的品质因数。尤其是，在工作的高频带中电感器呈现出极大地改 进的品质因数。另外，通过有利地调整沟槽结构和电感器之间的间距，电 感器的品质因数达到最大化。
附图说明
结合附图，通过参考下述详细描述，发明的上述和其他特征及优点将 变得显而易见。附图中：
图1A至1E为示出了制造常规电感器方法的截面图；
图2A至2M为示出了依照本发明一个实施例在衬底上形成具有宽空腔 的沟槽结构的方法的截面图；
图3为示出了依照本发明一个实施例的包括具有宽空腔的沟槽结构的电 感器的截面图；
图4A至4C为示出了依照本发明作为信号频率函数的电感器电感的 图；以及
图5为示出了依照本发明作为信号频率函数的电感器品质因数的图。

参照示出本发明实施例的附图，本发明将在下文进行更加充分的描 述。然而，本发明可以以多种不同的形式实施并不应解释为局限于此处提 出的实施例；更确切地，提供这些实施例将使得本公开全面而完整，并向 本领域技术人员充分传达本发明的范围。在附图中，为了清晰起见而放大 了层的厚度和区域。相同的附图标记始终表示相同或类似的元件。应当理 解，当诸如层、区或衬底这样的元件被称为在或到另一元件“上”时，为可 以直接在其它元件上或也可存在中间元件。
图2A至2M为示出了依照本发明一个实施例形成具有宽空腔(void)的沟 槽结构的方法的截面图。
参照图2A，垫氧化物层(pad oxide layer)105形成在半导体衬底100上。 垫氧化物层105的厚度为大约50到大约150。这里，半导体衬底100可以 为P型硅衬底。垫氧化物层105可以通过热氧化工艺、硅的局部氧化工艺 (LOCOS)或者化学气相沉积工艺(CVD)形成。例如，垫氧化物层105 通过热氧化工艺形成为具有从半导体衬底100的上表面测量的大约110的 厚度。
第一氮化物层110形成在垫氧化物层105上。基于垫氧化物层105的上 表面，第一氮化物层110可具有大约800到大约1,200的厚度。第一氮化 物层110可包括氮化硅(SiN)。例如，从垫氧化物层105的上表面测量第 一氮化物层110的厚度为大约1,000。
第一氧化物层115形成在第一氮化物层110上。第一氧化物层115的厚 度为大约3,500到大约4,500。第一氧化物层115可以通过化学气相沉积工 艺、等离子体增强化学气相沉积(PE-CVD)工艺或高密度等离子体化学气 相沉积(HDP-CVD)工艺形成。例如，第一氧化物层115通过PE-CVD工 艺形成在第一氮化物层110上使得从第一氮化物层110上表面测量第一氧化 物层115的厚度为大约4,000。因而，在一个实施例中，第一氮化物层 110、第一氧化物层115和垫氧化物层105之间的厚度比率在大约1∶5至 25∶23至90的范围。
参照图2B，第一氧化物层115上形成第一光致抗蚀剂膜之后，曝光并 显影第一光致抗蚀剂膜从而在第一氧化物层115上形成第一光致抗蚀剂图案 120。第一光致抗蚀剂图案120暴露半导体衬底100的第一部分，深沟槽140 (称为第一沟槽)将形成于该处(见图2C)。
用第一光致抗蚀剂图案120作为蚀刻掩模来部分蚀刻第一氧化物层 115、第一氮化物层110和垫氧化物层105，由此在半导体衬底100上依次形 成垫氧化物层图案125、第一氮化物层图案130和第一氧化物层图案135。 当部分蚀刻第一氧化物层115、第一氮化物层110和垫氧化物层105时，暴 露出半导体衬底100的第一部分。在一个实施例中，半导体衬底100的暴露 的第一部分可以有大约1.4到大约1.8μm的宽度W1。例如，半导体衬底100 的暴露的第一部分具有大约1.6μm的宽度W1。相应地，形成在衬底100的 暴露的第一部分处的深沟槽140也有大约1.4到大约1.8μm的第一宽度W1。 例如，深沟槽140有大约1.6μm的第一宽度W1。
参照图2C，通过灰化和/或剥离工艺去除第一光致抗蚀剂图案120之 后，用第一氧化物层图案135、第一氮化物层图案130和垫氧化物层图案 125作为蚀刻掩模，蚀刻衬底100的暴露的第一部分。结果，在衬底100的 暴露的第一部分处形成具有第一深度D的深沟槽140。例如，深沟槽140的 第一深度D大于约8μm。结果，第一宽度W1与第一深度D之间的比大于 约1∶4。
在本发明的一个实施例中，在用于形成深沟槽140的蚀刻工艺期间可去 除第一光致抗蚀剂图案120，因而不需要用于去除第一光致抗蚀剂图案120 的附加步骤。
参照图2D，通过干蚀刻工艺或湿蚀刻工艺去除第一氧化物层图案 135。然后，在深沟槽140的内壁上形成第二氧化物层图案145。例如，第 二氧化物层图案145可以通过热氧化工艺或化学气相沉积工艺形成。第二氧 化物层图案145可以具有大约300到大约700的厚度。例如，第二氧化物 层图案145通过热氧化工艺在深沟槽140的内壁上形成为具有大约500的 厚度。
通过离子注入工艺在深沟槽140的底部部分之下形成沟道停止区 (channel stop region)150。尤其是，III族中的元素，例如硼(B)、镓(Ga) 或铟(In)，作为杂质以大约20至大约40KeV的能量注入到衬底100的深 沟槽140之下的第二部分中。因此，在衬底100的深沟槽140的之下第二部 分处形成沟道停止区150。这里，杂质浓度可以在大约2.0×1013至大约 4.0×1013原子/cm2的范围内。例如，以大约30KeV的能量注入III族中的元 素来形成沟道停止区150使得杂质浓度为大约3.0×1013原子/cm2。相对于半 导体衬底100，杂质的注入角度基本上约为0°。即，杂质沿着基本上与衬底 100垂直的方向注入到衬底100的第二部分中从而在衬底100的第二部分处 形成沟道停止区150。
参照图2E，在第二氧化物层图案145及第一氮化物层图案130上可形 成第二氮化物层155。尤其是，第二氮化物层155连续地形成在第一氮化物 层图案130的上表面和侧表面上、垫氧化物层图案125的侧表面上及第二氧 化物层图案145上。基于第二氧化物层图案145上表面，第二氮化物层155 可以具有大约0.1到大约0.3μm的厚度。用氮化硅通过化学气相沉积工艺形 成第二氮化物层155。例如，从第二氧化物层图案145上表面测量，第二氮 化物层155具有大约0.2μm的厚度。由于第二氮化物层155形成在设置于深 沟槽140的侧壁上的第二氧化物层图案145上，深沟槽140的第一宽度W1 减小第二氮化物层155的厚度的两倍。即，在深沟槽140的内壁上形成第二 氮化物层155，深沟槽140可以具有与第一宽度W1相比减小第二氮化物层 155的厚度的两倍的大约1.0到大约1.6μm的第二宽度W2。例如，应用第二 氮化物层155之后，深沟槽140的第二宽度W2为大约1.2μm。因而，第一 宽度W1与第二宽度W2的比可为大约1∶0.6至0.9。例如，第一宽度W1与 第二宽度W2之间的比大约为1∶0.75。
参照图2F，蚀刻形成在第一氮化物层图案上的第二氮化物层155从而 在深沟槽140的内壁上形成第二氮化物层图案160。为继续形成外延硅层 165(见图2G)，第二氮化物层155以从衬底100的上表面测量的大约0.1 至大约0.2μm的深度d被过蚀刻(over-etch)。例如，第二氮化物层155以从 衬底100的上表面测量的大约0.15μm的深度d过蚀刻。这里，第二氧化物 层图案145的上面部分以大约0.1至大约0.2μm的深度d被同时蚀刻，从而 暴露深沟槽140的上部侧壁。即，第二氧化物层图案145和第二氮化物层图 案160形成在深沟槽140的侧壁上之后，半导体衬底100的部分被暴露。由 于深沟槽140的内部侧壁的上面部分暴露，从深沟槽140的侧壁的暴露部分 继续生长外延硅层165。例如，通过回蚀(etch back)工艺蚀刻第二氮化物层 155和第二氧化物层图案145从而在第二氧化物层图案145上形成第二氮化 物层图案160。
参照图2G，在平行于半导体衬底100的方向上从深沟槽140内部侧壁 的暴露部分生长外延硅层165。通过选择性外延生长(SEG)工艺形成外延 硅层165。外延硅层165可以具有大约0.4到大约0.6μm的宽度。例如，外 延硅层165具有大约0.5μm的宽度。由于在平行于半导体衬底100的方向上 从深沟槽140内部侧壁的暴露部分生长外延硅层165，深沟槽140的上面部 分具有小于第二宽度W2的第三宽度W3。即，由于从衬底100的暴露部分生 长具有大约0.4至大约0.6μm的宽度的外延硅层165，深沟槽140的第二宽 度W2减小外延硅层165的宽度的两倍。因此，深沟槽140的上面部分具有 减小外延硅层165的宽度的两倍的大约0.1至大约0.3μm的第三宽度W3。 例如，深沟槽140的第三宽度W3为大约0.2μm。因此，第一宽度W1与第三 宽度W3之间的比可以在大约1.0∶0.05至0.22的范围内。例如，第三宽度 W3与第一宽度W1的比为大约0.13∶1.0。
深沟槽140的上面部分的第三宽度W3可根据在平行于半导体衬底100 的方向上在深沟槽140内部侧壁的上面部分上的外延硅层165的形成而减 小。当在深沟槽140上形成第三氧化物层170时(见图2H)，由于深沟槽 140的上面部分具有窄的宽度W3，第三氧化物层170没有完全填充深沟槽 140。结果，具有对应于第二宽度W2的宽的宽度的空腔175形成在深沟槽 140中。
现在参照图2G，由于从深沟槽140内部侧壁的暴露的上面部分生长外 延层165，深沟槽140的上面部分部分地封闭使得在深沟槽140中形成开口 (opening)173。开口173可以具有基本上等同于第二宽度W2的宽度。
参照图2H，第一氮化物层图案130和外延层165上形成第三氧化物层 170。这里，第三氧化物层170也形成在具有缩小的第三宽度W3的深沟槽 140上。通过化学气相沉积工艺、等离子体增强化学气相沉积工艺或高密度 等离子体化学气相沉积工艺的第三氧化物层170具有从第一氮化物层图案 130的上表面测量的大约0.2到大约0.6μm的厚度。例如，通过高密度等离 子体化学气相沉积工艺形成具有大约0.4μm厚度的第三氧化物层170。由 于沟槽140的上面部分具有第三宽度W3，第三氧化物层170没有形成到开 口173的下面部分。由于第三氧化物层170可以形成在外延层165之上和外 延层165之下，开口173通过第三氧化物层170部分地封闭。即，开口173 的上面部分根据深沟槽140中部分地形成的第三氧化物层170而封闭。从 而，具有宽的宽度的空腔175形成在深沟槽140中。
参照图2I，部分地去除第三氧化物层170直至暴露出第一氮化物层图案 130从而形成覆盖深沟槽140的第三氧化物层图案180。通过化学机械抛光 (CMP)工艺、回蚀工艺或者CMP和回蚀的结合工艺可以去除第三氧化物 层170。当形成第三氧化物层图案180来覆盖深沟槽140时，完成了具有宽 的空腔175的深沟槽140。即，在深沟槽140中形成了宽的空腔175并且深 沟槽140被第二氮化物层图案160及第三氧化物层图案180覆盖。
参照图2J，为在深沟槽140上形成浅沟槽200(称为第二沟槽)，在第 三氧化物层图案180和第一氮化物层图案130上形成抗反射层(anti reflective layer：ARL)185。可利用氧化硅、氮化硅或氧氮化硅形成ARL 185使得ARL 185具有从第三氧化物层图案180的上表面测量的大约500至大约600的 厚度。例如，ARL 185具有大约550的厚度。
在ARL 185上形成用于形成浅沟槽200的第二光致抗蚀剂图案190。第 二光致抗蚀剂图案190具有以宽度W4暴露ARL 186的部分的开口。因而， 浅沟槽200也具有与第二光致抗蚀剂图案190的开口一致的宽度W4。浅沟 槽200可以具有在大约1.6至大约2.0μm范围内的宽度W4。例如，浅沟槽 200具有大约1.8μm的宽度W4。因而，浅沟槽200的宽度W4相对于深沟槽 140的第一宽度W1的比可以在大约1∶1.0至1.5的范围内。例如，浅沟槽 200的宽度W4与深沟槽140的第一宽度W1之间的比为大约1∶1.2。
参照图2K，用第二光致抗蚀剂图案190作为蚀刻掩模，部分地蚀刻第 一氮化物层图案130、第三氧化物层图案180、垫氧化物层图案125、外延 硅层165以及衬底100的上面部分，从而在深沟槽140上形成浅沟槽200。 浅沟槽200可以通过各向同性蚀刻工艺形成。从半导体衬底100的上表面测 量，浅沟槽可以具有大约3,000至大约5,000的深度。例如，从半导体衬 底100的上表面测量，浅沟槽200具有大约4,000的深度。深沟槽140的 深度D大于大约8μm，而浅沟槽200的深度为大约3,000至大约5,000。 因而，深沟槽140的深度D相对于浅沟槽200的深度的比为大约1∶0.04至 0.07。例如，深沟槽140的深度D与浅沟槽200的深度之间的比为大约1∶ 0.05。即，浅沟槽200具有深沟槽140的深度D的大约4至7％的深度。另 外，浅沟槽200的深度相对于其宽度W4的比可以为大约0.1至0.3∶1.0。例 如，浅沟槽200的深度与浅沟槽200的宽度W4之间的比为大约0.2∶1.0。
通过灰化工艺和/或剥离工艺从浅沟槽200去除第二光致抗蚀剂图案190 和ARL 185。
参照图2L，通过热氧化工艺，在浅沟槽200的内部侧壁上形成第四氧 化物层图案205。即，衬底100的暴露的上面部分被氧化从而形成具有厚度 为大约90到大约130的第四氧化物层图案205。例如，第四氧化物层图案 205具有大约110的厚度。由于第三氧化物层图案180覆盖深沟槽140的 上面部分，在深沟槽140的上面部分没有形成第四氧化物层图案205。即， 第四氧化物层图案205选择性地形成在浅沟槽200的内部侧壁上。
第三氮化物层210和第五氧化物层215依次形成在深沟槽140的上面部 分、第四氧化物层图案205和第一氮化物层图案130上。可用氮化硅形成第 三氮化物层210使得第三氮化物层210具有从第四氧化物层图案205的上表 面测量的大约50到大约90的厚度。例如，第三氮化物层210的厚度为大 约70。，可利用中温氧化物(middle temperature oxide：MTO)形成第五氧 化物层215为具有从第三氮化物层210的上表面测量的大约80至大约120 的厚度。例如，从第三氮化物层210的上表面测量，第五氧化物层215的厚 度为大约100。
在第五氧化物层215上相继形成第六氧化物层220和第七氧化物层225 来填充浅沟槽200。第六氧化物层220可以通过HDP-CVD工艺形成为具有 大约5,000至大约9,000的厚度。例如第六氧化物层220的厚度为大约 7,000。第七氧化物层225可以用原硅酸四乙酯(TEOS)通过等离子体增 强化学气相沉积工艺形成为具有大约2,000至4,000的厚度。例如，第七 氧化物层225的厚度为大约3000。
在大约1,000到大约1,100℃的温度在不活泼气氛下热处理第六和第七 氧化物层220和225大约40至大约80分钟。即，用诸如氮气(N2)或惰性 气体的不活泼气体对第六和第七氧化物层220和225进行热处理。例如，在 包括氮气的不活泼气氛下在大约1,050℃的温度对第六和第七氧化物层220 和225进行大约60分钟的退火。
参照图2M，通过化学机械抛光工艺部分地去除第七氧化物层225、第 六氧化物层220、第五氧化物层215、第三氮化物层210和第一氮化物层图 案130直到暴露出垫氧化物层125。从而，用第三氮化物层图案235、第五 氧化物层图案240和第六氧化物层图案245填充浅沟槽200。结果，形成包 括具有空腔175的深沟槽140以及形成在深沟槽140上的浅沟槽200的沟槽 结构。
在下文，将描述制造包括沟槽结构的电感器的方法。
图3为示出了依据本发明的一个实施例包括具有宽的空腔的沟槽结构的 电感器的截面图。在本实施例中，在半导体衬底100上形成深沟槽140和浅 沟槽200的工艺与参照图2A到2M所描述的基本相同。为了在半导体衬底 100上形成电感器，多个其内具有宽的空腔175的深沟槽140和多个设置在 深沟槽140上的浅沟槽200形成在半导体衬底100上。
参照图3，杂质通过离子注入工艺离子注入到半导体衬底100的部分中 以形成接触区250。接触区250形成在半导体衬底100的邻近深沟槽140和 浅沟槽200的部分处。当半导体衬底100是P型硅衬底时，V族中的元素 作为杂质被注入到衬底100的部分中使得接触区250具有P+类型。可选地， 在深沟槽140形成之前形成接触区250。此外，在形成深沟槽140之后，形 成浅沟槽200之前形成接触区250。
在具有接触区250的衬底100上形成第一绝缘间层225。第一绝缘间层 255可以通过PE-CVD工艺用诸如TEOS的氧化物形成。第一绝缘间层255 的上面部分可以通过CMP工艺、回蚀工艺或CMP与回蚀的结合工艺平坦 化。部分蚀刻第一绝缘间层255以形成暴露接触区250的接触孔(未示出)。
在第一绝缘间层255上形成第一导电层(未示出)以填充接触孔。第一 导电层可以包括诸如金属或掺杂有杂质的多晶硅的导电材料。然后，通过 CMP工艺、回蚀工艺或CMP与回蚀的结合工艺部分去除第一导电层直到暴 露出第一绝缘间层255。结果，在接触区250上形成填充接触孔的接触 260。即，接触260与接触区250接触。
在形成了接触260的第一绝缘间层255上形成第二导电层(未示出)。 通过光刻工艺蚀刻第二导电层以形成与接触260相接触的导电图案265。作 为焊盘或导电布线的导电图案265可以包括诸如金属或掺杂的多晶硅的导电 材料。
在导电图案265和第一绝缘间层255上形成第二绝缘间层270。第二绝 缘间层270可以用诸如TEOS的氧化物形成。第二绝缘间层270的上面部分 可以通过CMP工艺、回蚀工艺或CMP与回蚀的结合工艺平坦化。
在本发明的一个实施例中，在第一绝缘间层255上形成第二绝缘间层 270的工序可以重复若干次，从而在衬底100之上形成多个绝缘间层、多个 穿过绝缘间层的接触及多个与接触(contact)相接触的导电焊盘。
现在参照图3，在第二绝缘间层270上形成第三导电层(未示出)。蚀 刻第三导电层以形成导电线(conductive line)275。导电线275可以包括诸如 掺杂的多晶硅或类似铜(Cu)、铂(Pt)、钯(Pa)、镍(Ni)或银(Ag) 之类的金属的导电材料。电感器的导电线275通常具有螺旋结构。这里，导 电线275可以具有大约16,000至大约24,000的厚度。例如，导电线275 的厚度大约为20,000。由于导电线275的电阻可以与它的厚度成比例地减 小，电感器的品质因数也可以与导电线275的厚度成比例地改进。结果，导 电线275可有利地具有厚的厚度。导电线275与邻近的深沟槽140或浅沟槽 200之间的间距S在大约30至大约70μm的范围内。例如，间距S大约是 50μm。深沟槽140的深度与导电线275相对于邻近的深或浅沟槽140或200 的间距S之间的比率可以在大约1∶3至9的范围内。例如，深沟槽140的 深度相对于间距S的比大约为1∶6.3。当在高频带测量电感器的特性时，接 触260或导体图案265可以充当接地焊盘(ground pad)。
在导电线275上形成附加氧化物层280和附加氮化物层285从而在衬底 100上完成电感器。附加氧化物层280和附加氮化物层285充当保护层。然 而，附加氧化物层280和附加氮化物层285依据应用是可选的，不是必须 的。
图4A至4C是曲线图，示出了依照包括在电感器内的沟槽结构的相对 于频率的电感器电感。图4A示出了形成在没有沟槽的半导体衬底上的第一 电感器的电感。图4B示出了形成在包括没有空腔于其中的沟槽的半导体衬 底上的第二电感器的电感。图4C示出了形成在包括具有空腔于其内的沟槽 的半导体衬底上的第三电感器的电感。图4A至4C表示通过使用高频结构 模拟器(HFSS)获得的模拟结果。
参照图4A至4C，当第一电感器形成在没有沟槽的半导体衬底上时，在 大约5.0×108至大约2.0×1010Hz的高频带，第一电感器的电感为大约0.97至 大约1.2nH。当第二电感器形成在包括没有空腔于其内的沟槽的半导体衬底 上时，在大约5.0×108至大约2.0×1010Hz的高频带，第二电感器的电感为大 约0.97至大约1.2nH。在第三电感器形成包括具有宽空腔于其内的沟槽的半 导体衬底上的情形中，在大约5.0×108至大约2.0×1010Hz的高频带，第三电 感器的电感为大约0.98至1.2nH。如图4A至4C中所示，依据沟槽结构， 在高频带第一至第三电感器的电感没呈现实质性的变化。
图5为曲线图，示出了依照包括在电感器内的沟槽结构的相对于频率的 电感器品质因数。图5中，“A”线表示形成在不包括沟槽的半导体衬底上的 第一电感器的品质因数，“B”线表示形成在包括用氧化物填充的其内没有空 腔的沟槽的半导体衬底上的第二电感器的品质因数，以及“C”线代表形成在 包括具有空腔于其内的沟槽的半导体衬底上的第三电感器的品质因数。
参照图5，当在不包括沟槽的半导体衬底上形成第一电感器时，在大约 5.0×108至大约2.0×1010Hz的高频带，第一电感器的品质因数A为大约1.5 至8.0。在第二电感器形成于包括用氧化物填充的没有空腔的沟槽的半导体 衬底上的情形中，在大约5.0×108至大约2.0×1010Hz的高频带，第二电感器 的品质因数B为大约1.5至大约10.0。在第三电感器形成于包括具有空腔于 其内的沟槽的半导体衬底上的情形中，在大约5.0×108至大约2.0×1010Hz的 高频带，第三电感器的品质因数C为大约1.5至大约12.0。因而，与第一和 第二电感器比较，在包括有空腔的沟槽之上形成的第三电感器呈现出提高 的品质因数。尤其是，在超过大约1.0×1010Hz的高频带，第一电感器的品 质因数A大约为4.5，以及在超过大约1.0×1010Hz的高频带，第二电感器的 品质因数B大约为7。然而，在超过大约1.0×1010Hz的高频带下，第三电感 器的品质因数C大约为11。由于本发明的第三电感器在超过大约1.0×1010Hz 的高频带具有大约为11的品质因数C，相对于常规电感器的品质因数，在 此示例中的第三电感器的品质因数C实现了超过大约50至大约100％的品质 因数的改进。
另外，第一电感器最大品质因数A大约为8.0并且第二电感器最大品质 因数B大约为10.0。然而，本发明的第三电感器最大的品质因数C大约为 12。结果，相对于那些常规的电感器，在此实例中的第三电感器最大品质 因数C得到超过大约20至大约50％的改进。
按照本发明，通过选择性外延生长(SEG)工艺在衬底上形成其内具有 宽空腔的深沟槽。例如，深沟槽具有大于约8μm的深度。由于电感器在形 成有包括多个深沟槽和多个浅沟槽的沟槽结构的衬底之上形成，电感器实 现了改进的品质因数。尤其是，在高频带中电感器实现了极大改进的品质 因数。另外，通过有利地调整沟槽结构和电感器之间的间距，电感器的品 质因数达到最大化。
尽管参照其优选实施例详细地示出和描述了本发明，本领域技术人员 应当理解，在不背离由所附权利要求限定的本发明的精神及范围的情况 下，可以对其做出各种形式及细节上的改变。
本申请要求2004年2月9日提交的韩国专利申请No.2004-8279的优先 权，在此全部引入其披露的内容作为参考。