子分类：
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
|---|---|---|---|---|---|---|
| 221 | 一种射频频率自校准方法 | CN202311295976.1 | 2023-10-09 | CN117278026A | 2023-12-22 | 邓白玉; 穆雪峰 |
| 本发明提供了一种射频频率自校准方法，用于对待校准件进行校准，其包括如下步骤：S1，控制待校准件的MCU输出一固定调谐电压V，并得到的待校准件的中频电压值Vcal(IF)，其中所述固定调谐电压V一一对应标准件的固定调谐电压V；所述标准件与所述待校准件的电路相同；S2，修正待校准件MCU输出的调谐电压使得其输出的中频电压值与所述标准件的中频电压值相同，获取此时的调谐电压的修正量，对待校准件MCU的调谐电压均平移所述修正量得到校准后的调谐电压。本发明用中频信号特征从而判断射频频率，通过简单链路实现了射频频率校准，无需较为复杂的PLL，可以更好地满足低功耗、小尺寸、低成本的需求。 | ||||||
| 222 | 时钟驱动器及包含时钟驱动器的存储器装置 | CN202310592107.9 | 2023-05-24 | CN117278025A | 2023-12-22 | 蒋逸波 |
| 一种时钟驱动器包括：输入复用器，其用于接收多对输入时钟信号和输入选择信号，且用于根据输入选择信号选择性地输出多对输入时钟信号中的一对输入时钟信号；锁相环(PLL)，其耦接到输入复用器以接收多对输入时钟信号中的一对输入时钟信号，且用于根据所接收的该对输入时钟信号生成PLL时钟信号；至少两组输出复用器，其耦接到PLL以接收PLL时钟信号和输出选择信号，其中每一组输出复用器被配置成根据输出选择信号选择性地输出PLL时钟信号作为一组输出时钟信号来驱动至少一个存储器芯片群组；以及控制模块，其被配置成检测多对输入时钟信号的切换，且基于多对输入时钟信号的切换的检测结果生成输入选择信号和输出选择信号。 | ||||||
| 223 | PLL电路及相位噪声测量方法 | CN202311205371.9 | 2023-09-18 | CN117278024A | 2023-12-22 | 霍显杰 |
| 本申请涉及锁相环(Phase‑Locked Loops，简称PLL)电路技术领域，具体地涉及一种PLL电路及相位噪声测量方法。所述方法包括：生成PLL电路版图；对所述PLL电路版图进行后仿真，得到PLL仿真电路；控制所述PLL仿真电路输出波形数据，并截取所述波形数据；根据截取的所述波形数据，确定PLL电路的第一相位噪声。本发明实施例方案，有助于提高PLL电路相位噪声测量的稳定性和准确性。 | ||||||
| 224 | 一种SUB-1G全频覆盖频率综合电路 | CN202311546527.X | 2023-11-20 | CN117254805A | 2023-12-19 | 邓建元; 阮庆瑜 |
| 本发明属于射频通信芯片技术领域，具体涉及一种SUB‑1G全频覆盖频率综合电路，包括小数锁相环，预分频电路、数字逻辑模块、功率放大器以及正交混频器。通过芯片上电时，对锁相环的最大频率和最小频率的测量及相应的算法，从而规避了压控振荡器的电感和电容值的偏差造成频率范围变化的影响，实现了在最小的锁相环压控振荡器的频率范围的情况下，无缝覆盖了120~960MHZ频段，通过自适应的频率配置方式以及灵活的预分频电路，由于锁相环的频率范围减小了，其相位噪声得到了很大程度改善，芯片的抗干扰能力得到了很大的提高，在不需要过大的额外频率余量的情况下利用锁相环频率和预分频电路分频比的匹配，达到了SUB‑1G全频段无缝覆盖。 | ||||||
| 225 | 一种锁相环电路、芯片、模组设备及电子设备 | CN202311277191.1 | 2023-09-28 | CN117254802A | 2023-12-19 | 王涛; 卫秦啸; 王成伟 |
| 本申请公开一种锁相环电路、芯片、模组设备及电子设备，涉及电路领域，能够降低锁相环电路的带内噪声。锁相环电路，包括：反馈单元，反馈单元包括参考输入端、反馈输出端和反馈端，参考输入端和反馈输出端之间设置有并联的比例路径环路和积分路径环路，积分路径环路用于在参考信号和反馈信号的驱动下向反馈输出端提供第一偏置电流，比例路径环路用于在参考信号和反馈信号的驱动下向反馈输出端提供第二偏置电流；反馈单元用于在第一偏置电流和第二偏置电流的控制下调节所述反馈输出端输出的所述输出信号的频率，以减小反馈信号与参考信号的频率之差，和/或，减小反馈信号与参考信号的相位之差。 | ||||||
| 226 | 锁相环电路 | CN202311269793.2 | 2023-09-27 | CN117254801A | 2023-12-19 | 相俊辉 |
| 本申请技术方案提供一种锁相环电路，包括鉴频鉴相器，用于接收输入频率信号和反馈频率信号，并且基于所述输入频率信号和所述反馈频率信号的相位比较来产生控制信号；第一电荷泵和第二电荷泵，分别与所述鉴频鉴相器连接，用于接收所述控制信号并基于所述控制信号调节所述反馈频率信号的相位；滤波器电路；第一电容和运算放大器；第一MOS管；第二MOS管；电流控制振荡器，用于接收所述第一MOS管的输出电流并且输出频率信号；反馈电路，用于接收所述电流控制振荡器输出的频率信号，并输出所述反馈频率信号；模式切换开关，设置在所述第二节点与所述参考电压节点之间。本申请技术方案的锁相环电路具有较好的性能。 | ||||||
| 227 | 一种鉴频鉴相器及延迟锁相环 | CN202311251871.6 | 2023-09-26 | CN117254800A | 2023-12-19 | 张涛; 张钧奇; 刘帘曦; 朱樟明 |
| 本发明公开了一种鉴频鉴相器，包括：启动控制电路，用于基于外部使能信号的控制调整输入参考信号和待锁定信号的状态，并输出信号CLK_ref和CLK_fb；鉴频鉴相器电路，包括两个基于TSPC的D锁存器D1和D2、两条交叉耦合的复位支路R1和R2以及两个Latch锁存结构L1和L2；其中，锁存器D1、复位支路R1以及Latch锁存结构L1用于对输入的信号CLK_ref进行相位检测，并输出差分信号UP和UPb；锁存器D2、复位支路R2以及Latch锁存结构L2用于对输入的信号CLK_fb进行相位检测，并输出差分信号DN和DNb。该鉴频鉴相器的鉴相范围可以达到±2π，能够满足DLL对鉴相范围的设计要求。 | ||||||
| 228 | 一种延迟锁相环及芯片 | CN202311256732.2 | 2023-09-26 | CN117254798A | 2023-12-19 | 张杰 |
| 本申请提供一种延迟锁相环及芯片，延迟锁相环包括：预设数量的串联的延时线、鉴相器和延时控制模块；延时线用于对输入的时钟信号产生延时并输出与参考时钟信号具有预设相位差的时钟信号，最后一个延时线输出延时后的时钟信号至鉴相器；延时控制模块用于将每个延时线的导通的延时单元数量从0开始按照1的递增量进行递增，直至鉴相器的输出结果为锁定，确定每个延时线的导通的延时单元的第一数量；根据延时线步进表对每个延时线的导通的延时单元的第一数量进行更新，直至鉴相器的输出结果为锁定，确定每个延时线的导通的延时单元的第二数量，第二数量不小于第一数量。本申请的延迟锁相环节省电路面积、造价和功耗低以及锁定准确度高的优点。 | ||||||
| 229 | 提升时间数字转换器展频跟踪能力的方法、电路及系统 | CN202311202779.0 | 2023-09-18 | CN116938251B | 2023-12-19 | 秦思林; 黄频; 李丹 |
| 230 | 多相位时钟产生器及其相关频率合成器 | CN202010655279.2 | 2020-07-09 | CN113437968B | 2023-12-19 | 张哲维 |
| 231 | 晶体振荡器 | CN201811144023.4 | 2018-09-28 | CN109600136B | 2023-12-19 | 北田胜信 |
| 232 | 数字模拟混合信号的基带解调系统 | CN202311045974.7 | 2023-08-18 | CN117240314A | 2023-12-15 | 贾海昆; 马瑞昌; 邓伟; 池保勇 |
| 一种数字模拟混合信号的基带解调系统，应用于接收机，包括：依次连接的模拟前端电路、相位旋转电路、DFE求和电路和多个模拟判决采样器；所述模拟前端电路，设置为对接收机接收到的基带信号进行信号幅度放大和信号均衡；所述相位旋转电路，设置为对所述模拟前端电路输出的信号进行载波恢复；所述DFE求和电路，设置为对经过载波恢复的信号进行判决反馈均衡处理；每个模拟判决采样器，设置为对判断反馈均衡处理后的模拟信号进行采样，以将所述模拟信号转换为数字信号。 | ||||||
| 233 | 射频收发器批量快速测试装置 | CN202311491072.6 | 2023-11-10 | CN117233580A | 2023-12-15 | 裴艳永; 周礼兵; 侯卫兵 |
| 本发明公开了一种射频收发器批量快速测试装置，包括：集成在测试电路板上的时钟源子系统，用于给测试电路板上的时钟系统提供时钟源。所述时钟源子系统包括：调压器，其与电压源连接并分出精确数值的控制电压；压控振荡器，其控制信号输入端与调压器的信号输出端电连接，调压器输出的电压控制信号控制压控振荡器输出预期的时钟频率信号；时钟缓冲器，其信号输入端与压控振荡器的信号输出端电连接，用以输出多路性能相同的时钟信号。该测试装置将时钟源子系统集成在测试电路板上，简单高效地解决了对射频收发器芯片进行测试时需要的时钟源问题，成本低廉，具有足够的精度和稳定度，能够达到与外部接入的高精度时钟源的时钟信号相近的电气性能。 | ||||||
| 234 | 具有分段延迟电路的延迟锁定环 | CN202280031751.2 | 2022-04-13 | CN117223223A | 2023-12-12 | J·M·辛里奇斯 |
| 一种系统包括延迟锁定环(DLL)，该DLL包括具有耦合到DLL的输入端的第一输入端的相位检测器、以及串联耦合在DLL的输入端与相位检测器的第二输入端之间的第一延迟电路和第二延迟电路。DLL还包括第一控制电路，其中第一控制电路的输入端耦合到相位检测器的输出端，第一控制电路的第一输出端耦合到第一延迟电路的控制输入端，并且第一控制电路的第二输出端耦合到第二延迟电路的控制输入端。该系统还包括具有耦合到第一控制电路的输入端的第二控制电路、以及具有耦合到第二控制电路的输出端的控制输入端的从延迟电路。 | ||||||
| 235 | 电子顺磁共振谱仪、噪声抑制方法及存储介质、电子设备 | CN202311127862.6 | 2023-09-01 | CN117214220A | 2023-12-12 | 石致富; 黄文杰; 张跃; 华亮 |
| 本发明公开了一种电子顺磁共振谱仪、噪声抑制方法及存储介质、电子设备，电子顺磁共振谱仪包括：微波波源，用于产生微波信号；调制场装置，用于给待测样本提供调制场，并结合滤除第一频率信号后的微波信号对待测样本进行调制，生成样品回波信号；微波桥链路，包括滤波模块和解调模块，滤波模块用于滤除微波信号中第一频率信号和样品回波信号中第二频率信号，解调模块用于对滤波后的样品回波信号进行单边带解调，解调至目标频率，并输出至锁相放大器；锁相放大器，用于对目标频率的解调信号进行调制处理，得到抑制噪声后的检测信息。该电子顺磁共振谱仪有效抑制噪声，具有信噪比高的优点。 | ||||||
| 236 | 利用延迟线电路提供自适应时钟调制的设备、系统和方法 | CN202310478944.9 | 2023-04-28 | CN117200788A | 2023-12-08 | 特里·伦普尔 |
| 本公开提供了利用延迟线电路提供自适应时钟调制的设备、系统和方法，涉及用于使用多个延迟线电路来检测周期性信号的频率变化的技术和机制。在一实施例中，第一延迟线从锁相环接收周期性信号，并生成包括对延迟线的第一边缘分段的指示的第一比特。其他两条延迟线接收基于对第一比特的采样而不同的各个比特。其他两条延迟线分别输出两个比特序列中相应的一个，这两个比特序列被采样或以其他方式用于确定时钟信号的转变。在另一实施例中，时钟信号的频率是基于周期性信号的频率处于稳定状态的阈值最小时间段、周期性信号的阈值最小频率、或周期性信号的频率的阈值最小增加量中的一者确定的。 | ||||||
| 237 | 具有∑Δ调制器和有限脉冲响应滤波器的部分分数锁相环路 | CN202310671764.2 | 2023-06-07 | CN117200787A | 2023-12-08 | R·K·阿加瓦尔; A·科米贾尼; 王洪瑞 |
| 本公开涉及具有∑Δ调制器和有限脉冲响应滤波器的部分分数锁相环路。电子设备可包括具有混频器电路的无线电路，该混频器电路被配置为从部分分数锁相环路(PLL)接收振荡器信号。该部分分数PLL可包括在环路中连接的相位频率检测器、电荷泵、环路滤波器和分频器。为了实现该PLL的部分分数能力，该分频器可从一阶∑Δ调制器和有限脉冲响应滤波器接收位流。该一阶∑Δ调制器可输出周期性的非随机化输出。该有限脉冲响应滤波器可增加该周期性的非随机化输出的切换频率。以这种方式进行配置和操作，该部分分数PLL可表现出减小的相位噪声。 | ||||||
| 238 | 一种利用PES信号校准HIRC的方法及系统 | CN201910804621.8 | 2019-08-28 | CN112448715B | 2023-12-08 | 昌明涛 |
| 本发明涉及一种利用PES信号校准HIRC的方法及系统，该方法包括：通过实时计数器触发外设事件系统产生周期性的外设事件系统脉冲；通过增强型定时器获取n组外设事件系统脉冲；分别统计每组外设事件系统脉冲中上升沿和下降沿出现的次数；根据所述上升沿和下降沿的次数计算外设事件系统脉冲的周期个数的实际值；根据所述外设事件系统脉冲的周期个数的实际值和所述外设事件系统脉冲的周期个数的标准值，调整内嵌高速阻容振荡器的时钟频率。本发明提供的技术方案通过MCU内部的实时计数器、外设事件系统和增强型定时器等模块的互相通信来校准HIRC的时钟频率，不需要增加外部设备，降低了成本，由于整个过程完全由软件实现，使得时钟频率的调整更加自主灵活。 | ||||||
| 239 | 控制多路时钟以确定相位关系输出的方法及系统 | CN202010985411.6 | 2020-09-18 | CN112104362B | 2023-12-08 | 周建冲 |
| 本申请涉及集成电路领域，公开了一种控制多路时钟以确定相位关系输出的方法及系统，能够产生确定时钟相位关系的多路稳定时钟输出。该方法包括：获取多相位VCO输出的相位0、相位K和相位K+N/2时钟；用相位0时钟同步异步解复位信号得到同步信号；分别用相位K时钟和相位K+N/2时钟采样该同步信号得到对应的第一信号和第二信号，其中N≥2，0＜K≤N/2且K为整数；从该多相位VCO获取所需相位关系的M路输出时钟，根据M路输出时钟中的每路时钟的相位选择第一信号或第二信号作为该每路时钟的目标信号，其中M≤N；分别用该每路时钟的反向信号采样该每路时钟的目标信号得到对应的解复位信号，分别将该每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出。 | ||||||
| 240 | 一种实现毫米波频率拓展的电路 | CN202311103101.7 | 2023-08-29 | CN117176149A | 2023-12-05 | 杨秀强; 孙科; 辜霄; 杨先国; 吴昊; 廖志雄; 朱登玮; 伊雅新; 杨睿天 |
| 本发明公开了一种实现毫米波频率拓展的电路，包括用于产生低频本振信号的第一锁相模块、第一混频模块、用于产生L波段本振信号的第二锁相模块、第二混频模块、用于产生Ku波段本振信号的第三锁相模块、第三混频模块，以及用于将第三混频模块输出的信号的频率拓展到Ka波段的倍频模块。通过上述设计，本发明采用多级变频加逐级扩频的设计方法，完整的将DDS信号的频率及相位信息搬移至毫米波频段，弥补了传统DDS激励锁相环方式无法在DDS信号中加入调制信号的缺点，将DDS信号的应用范围从L波段扩展到Ka波段，有效提升了雷达系统性能。 | ||||||
QQ群二维码
意见反馈
意见反馈