子分类：
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 241 | 一种利用PES信号校准HIRC的方法及系统 | CN201910804621.8 | 2019-08-28 | CN112448715B | 2023-12-08 | 昌明涛 |
| 本发明涉及一种利用PES信号校准HIRC的方法及系统，该方法包括：通过实时计数器触发外设事件系统产生周期性的外设事件系统脉冲；通过增强型定时器获取n组外设事件系统脉冲；分别统计每组外设事件系统脉冲中上升沿和下降沿出现的次数；根据所述上升沿和下降沿的次数计算外设事件系统脉冲的周期个数的实际值；根据所述外设事件系统脉冲的周期个数的实际值和所述外设事件系统脉冲的周期个数的标准值，调整内嵌高速阻容振荡器的时钟频率。本发明提供的技术方案通过MCU内部的实时计数器、外设事件系统和增强型定时器等模块的互相通信来校准HIRC的时钟频率，不需要增加外部设备，降低了成本，由于整个过程完全由软件实现，使得时钟频率的调整更加自主灵活。 | ||||||
| 242 | 控制多路时钟以确定相位关系输出的方法及系统 | CN202010985411.6 | 2020-09-18 | CN112104362B | 2023-12-08 | 周建冲 |
| 本申请涉及集成电路领域，公开了一种控制多路时钟以确定相位关系输出的方法及系统，能够产生确定时钟相位关系的多路稳定时钟输出。该方法包括：获取多相位VCO输出的相位0、相位K和相位K+N/2时钟；用相位0时钟同步异步解复位信号得到同步信号；分别用相位K时钟和相位K+N/2时钟采样该同步信号得到对应的第一信号和第二信号，其中N≥2，0＜K≤N/2且K为整数；从该多相位VCO获取所需相位关系的M路输出时钟，根据M路输出时钟中的每路时钟的相位选择第一信号或第二信号作为该每路时钟的目标信号，其中M≤N；分别用该每路时钟的反向信号采样该每路时钟的目标信号得到对应的解复位信号，分别将该每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出。 | ||||||
| 243 | 一种实现毫米波频率拓展的电路 | CN202311103101.7 | 2023-08-29 | CN117176149A | 2023-12-05 | 杨秀强; 孙科; 辜霄; 杨先国; 吴昊; 廖志雄; 朱登玮; 伊雅新; 杨睿天 |
| 本发明公开了一种实现毫米波频率拓展的电路，包括用于产生低频本振信号的第一锁相模块、第一混频模块、用于产生L波段本振信号的第二锁相模块、第二混频模块、用于产生Ku波段本振信号的第三锁相模块、第三混频模块，以及用于将第三混频模块输出的信号的频率拓展到Ka波段的倍频模块。通过上述设计，本发明采用多级变频加逐级扩频的设计方法，完整的将DDS信号的频率及相位信息搬移至毫米波频段，弥补了传统DDS激励锁相环方式无法在DDS信号中加入调制信号的缺点，将DDS信号的应用范围从L波段扩展到Ka波段，有效提升了雷达系统性能。 | ||||||
| 244 | 一种无SYSREF的小数时钟同步产生电路及芯片阵列 | CN202311128301.8 | 2023-09-01 | CN117176148A | 2023-12-05 | 张浩; 孙红兵 |
| 本发明公开了一种无SYSREF的小数时钟同步产生电路及芯片阵列，所述电路包括依次连接的模数转换电路、数字滤波器电路、数控振荡器电路、分频器电路和相位插值器电路，相位插值器电路的输出为整个电路的输出，同时，相位插值器电路的输出端依次连接SnapShot电路和单转双电路。本发明利用高精度模数转换器对相位进行采样，避免了传统电荷泵电流失配导致的相位误差，更容易实现更高的精度。 | ||||||
| 245 | 一种延迟锁相电路和存储装置 | CN202210580694.5 | 2022-05-25 | CN117176147A | 2023-12-05 | 王梦海 |
| 本申请公开了一种延迟锁相电路和存储装置，其中，该延迟锁相电路包括：延迟电路，延迟电路的输入端输入第一时钟信号；延迟调整电路，延迟调整电路的输入端耦接延迟电路的输入端，延迟调整电路的输出端耦接延迟电路；其中，延迟调整电路基于第一时钟信号的频率生成对应的第一电压信号，将第一电压信号与预设参考电压信号进行比较得到相应的比较结果信号，并基于比较结果信号对延迟电路进行控制，以使延迟电路对第一时钟信号进行相应的延时处理，并通过延迟电路的输出端输出与第一时钟信号相位同步的第二时钟信号。通过上述方式，能够改善延迟锁相电路对于特定频率范围的时钟信号的延时性能，扩宽延迟锁相电路的工作频率范围。 | ||||||
| 246 | 延时锁定环的自校准电路及延时锁定环 | CN202310550104.9 | 2023-05-16 | CN117176143A | 2023-12-05 | 李世宽; 张岚; 陈卓异 |
| 本发明公开一种延时锁定环的自校准电路及延时锁定环，属于延时锁定环技术领域，包括二分频器，用于将输入时钟信号进行二分频得到第一分频时钟信号以及将第二相时钟信号进行二分频得到第二分频时钟信号；异或门，用于对第一分频时钟信号、第二分频时钟信号进行异或运算得到第一时钟信号；第一D触发器，输入端输入第一时钟信号，时钟信号输入端输入第七相时钟信号；反相器，输入端与第一D触发器的Q端电气连接；加法器，第一输入端与反相器的输出端电气连接，第二输入端与其输出端电气连接；第二D触发器，输入端与加法器的输出端电气连接，Q端输出控制信号；第三D触发器；第四D触发器；N分频器。本发明能减小模块版图面积。 | ||||||
| 247 | 一种三相系统锁相系统 | CN202311089281.8 | 2023-08-28 | CN117176141A | 2023-12-05 | 彭晶; 许士锦; 王科; 杜宇维; 王振兴; 孙丽琼; 段军鹏; 项恩新; 阳浩; 马仪; 赵现平; 杨军; 邓云坤; 尹芳辉 |
| 本发明实施例公开了一种三相系统锁相系统，该三相系统锁相系统包括第一DSC_QSG模块、对称分量法模块以及锁相模块，首先第一DSC_QSG模块采用预设的谐波信号消除算法计算出不含谐波信号的电网电压信号，得到第一目标电压信号，然后对称分量法模块根据第一目标电压信号输出基波正序分量，最后，锁相模块根据基波正序分量，输出电压信号的基波正序分量的相位，以实现锁相。可以实现消除输入信号谐波的影响，构造出纯净的αβ轴电压信号，本算法大大减小了程序的计算量和所消耗的内存空间，此外，算法没有频率参数的计算，具有频率自适应性。最终，可以根据不含谐波的αβ轴正交信号实现锁相，可提高三相电压相位定位的准确性。 | ||||||
| 248 | 一种分频系数生成控制方法及装置 | CN202310937641.9 | 2023-07-27 | CN117170456A | 2023-12-05 | 刘烨 |
| 本发明公开了一种分频系数生成控制方法及装置，该方法包括：根据获取到的目标分频指令，确定分频系数集合，目标分频指令用于指示生成目标分频系数，分频系数集合包括目标分频系数对应的整数分频系数和目标分频系数对应的小数分频系数；根据预设调制策略、分频系数集合以及预先确定出的SDM模块，生成目标分频序列，小数分频系数对应分数形式的数值用于确定SDM模块的输入因子以及SDM模块执行预设调制策略时的调控因子，目标分频序列用于生成目标分频系数。可见，实施本发明实施例能够提高目标分频系数的生成控制准确性，进而提高芯片及芯片所在设备的目标时钟频率生成准确性，有利于芯片及芯片所在设备的高效运行。 | ||||||
| 249 | 锁相环电路 | CN202110262042.2 | 2021-03-10 | CN113014254B | 2023-12-05 | 李芹; 车大志 |
| 本申请涉及一种锁相环电路，其中，该锁相环电路包括：压控振荡器，用于产生高频时钟信号；分频器，用于将高频时钟信号进行分频，得到低频信号；鉴频鉴相器，用于将低频信号与参考信号在时域上比出超前或滞后，得到时域快慢信号；电荷泵电路，用于将时域快慢信号转换成电流幅度信号；环路滤波器，用于将电流幅度信号转变成电压信号，以反馈控制压控振荡器；自动频率校准电路，与压控振荡器相连接，用于确定压控振荡器的电容阵列控制字，其中，电容阵列控制字用于调整压控振荡器产生的高频时钟信号的频率。通过本申请，解决了相关技术中的PLL锁定速度慢的问题，实现了PLL产生的片上高精度低噪声高频时钟信号的快速频率切换。 | ||||||
| 250 | 调制器、小数分频频率综合器、射频收发机及电子产品 | CN202310872255.6 | 2023-07-17 | CN117155384A | 2023-12-01 | 杨耀; 刘家瑞; 郁发新 |
| 本发明提供一种调制器、小数分频频率综合器、射频收发机及电子产品，包括：多级级联调制模块基于整数分频比及小数分频比得到数字分频比信号；抖动模块，用于产生伪随机序列；高通滤波模块，对伪随机序列进行滤波；加法模块，将多级级联调制模块的输出信号与高通滤波模块的输出信号相加，得到输出序列；其中，输出序列对应的积分量化误差的概率分布范围大于多级级联调制模块产生的数字分频比信号对应的积分量化误差的概率分布范围。本发明通过对多级级联调制模块的输出信号加额外的随机抖动，大幅度增加调制器输出序列的随机性，扩展多级级联调制模块输出信号的概率分布范围，提高对环路非线性的免疫能力，进而实现提高小数杂散性能的效果。 | ||||||
| 251 | 一种双向扫描机制的VCO频率校准方法 | CN202310948568.5 | 2023-07-31 | CN117155383A | 2023-12-01 | 谢翔宇; 陈昌锐; 王枫; 侯照临; 张文锋; 刘武广; 曹瑞; 陈睿; 吴穹; 唐晶晶; 赵翔; 金广华; 郭战魁; 毛云山; 邱一峰 |
| 本发明公开了一种双向扫描机制的VCO频率校准方法，其包括以下步骤：使用递进双向扫描方法，分别确定频率校准过程中多段式压控振荡器不同频段中第一次找到的频点；双向扫描过程中对在方向标量容器中矩阵中元素kmn进行更新，经过处理得到kmn并被下次校准时引用；单向扫描，根据第一次找到的频点，确定频段n的最大频率和最小频率。本发明保证了不同批次间多段式VCO、全温(高温、低温、常温)状态下同批次多段式VCO频率分段均能完全覆盖宽带频率范围，并且增加了多段式VCO的锁相环频率校准方法的应用场景，降低了校准方法对多段式VCO的已知信息要求。 | ||||||
| 252 | 一种基于双增强型二阶广义积分器的高性能锁相环 | CN202311180907.6 | 2023-09-14 | CN117155380A | 2023-12-01 | 回楠木; 韩晓微; 吴宝举 |
| 本发明提供一种基于双增强型二阶广义积分器的高性能锁相环，属于电网电压相位信号检测提取相关技术领域。本发明针对在不平衡和畸变电网条件下传统锁相环无法获得令人满意性能的问题，提出基于双增强型二阶广义积分器的高性能锁相环。为了增强锁相环抗干扰性，本发明设计出一种可有效消除直流偏移电压的增强型二阶广义积分器，并构造出双增强型二阶广义积分器。同时，将双增强型二阶广义积分器和滑动平均滤波器集成组合成集成型滤波器，最后基于该集成型滤波器设计出高性能三相并网锁相环，实现了非理想电网条件下准确锁定电网电压相位的目的。本发明主要用于可再生能源并网同步应用过程中。 | ||||||
| 253 | 一种三相电网相序自适应的DSOGI锁相环控制方法 | CN202311171180.5 | 2023-09-12 | CN117154837A | 2023-12-01 | 梁远文; 黄朱锦 |
| 本发明公开了一种三相电网相序自适应的DSOGI锁相环控制方法，其特征在于，包括以下步骤：步骤一、系统控制器通过采样电路获取三相电网电压信号Ua、Ub、Uc，利用clark坐标变换将采样电压Ua、Ub、Uc转换为两相正交的电压信号Uα和Uβ；直接采用DSOGI内部的坐标变换结果，不需要复杂计算方式和额外硬件检测装置即可快速对三相电网相序进行识别；采用正序分量进行相序判断，对电网适应性强，在谐波含量大和不平衡三相电网下均能实现快速准确地相序判定和相位锁定；相序自适应调节与锁相，有效避免了设备接线错误而导致系统无法运行的问题。 | ||||||
| 254 | 一种基于MATLAB的二进制锁相环时域噪声建模方法 | CN202311004937.1 | 2023-08-10 | CN117150989A | 2023-12-01 | 陈志杰; 袁子敬 |
| 本发明公开了一种基于MATLAB的二进制锁相环时域噪声建模方法，本发明将整体模型分为两部分，首先对二进制锁相环行为进行描述抽象出其时域迭代方程；其次对数控振荡器相位噪声进行分析，将其相位噪声转化为功率谱密度，利用MATLAB函数在时域产生具有相应功率谱密度的随机数组作为时域噪声源，即抖动，模仿数控振荡器行为。完成二进制锁相环时域噪声建模。将电路重要模块如数控振荡器的相位噪声转化为时域噪声进行拟合后添加到环路时域迭代方程，具有参数灵活、行为准确、仿真速度快的优点。模仿系统离散工作时带来的零阶保持延时，对系统稳定性分析更加准确，实现更加灵活、简便的相位噪声添加。 | ||||||
| 255 | 毫米波频率合成器 | CN201911350995.3 | 2019-12-24 | CN111064467B | 2023-12-01 | 张元超 |
| 本发明提供了一种毫米波频率合成器，产生用于扫描待扫描对象的毫米波宽带信号，毫米波频率合成器包括：X波段信号产生电路，用于产生X波段信号，其中，X波段信号产生电路包括：VCO单元，用于产生VCO信号；和射频单元，将由所述VCO单元产生的VCO信号转换成所述X波段信号；毫米波信号产生电路，用于将所述X波段信号产生电路产生的所述X波段信号转换成所述毫米波宽带信号；和校准电路，用于校准由所述VCO单元产生的所述VCO信号的频率。 | ||||||
| 256 | 使用开关电源的相位频率检测器线性化 | CN201880037956.5 | 2018-05-07 | CN110731051B | 2023-12-01 | 庄敬承 |
| 一种相位频率检测器(PFD)隔离对锁相环(PLL)的参考路径和反馈路径的供应(例如，电压供应)，以使得向参考路径的功率供应独立于向反馈路径的功率供应。该隔离改进了线性度。在一个实例中，PFD包括供应电压、一个或多个开关、参考电容器和反馈电容器。参考电容器经由一个或多个开关选择性地耦合到供应电压，并且反馈电容器经由一个或多个开关选择性地耦合到供应电压。 | ||||||
| 257 | 一种对工艺引起MOS电容栅极漏电不敏感的PLL电路 | CN201910417809.7 | 2019-05-20 | CN110061739B | 2023-12-01 | 郭斌 |
| 本发明公开了一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法，旨在为高性能时钟系统提供高精度低抖动的时钟信号。该结构主要包括鉴频鉴相器（PFD）、电流可编程电荷泵、双通路LPF、压控振荡器（VCO）、VC初始化模块、检测模块和反馈分频器（DIV）等；本发明主要适用于时钟芯片、零延迟时钟缓冲芯片等。 | ||||||
| 258 | 可以调节时钟数据恢复CDR锁定点的装置 | CN202311089048.X | 2023-08-28 | CN117134768A | 2023-11-28 | 葛云龙; 王浩南; 冯飞 |
| 本申请涉及集成电路技术，公开了一种可以调节时钟数据恢复CDR锁定点的装置，包括：相位插值器、相位检测器、加法器、相位判决偏置信号生成器、积分累加器和PI码字累加器，其中，相位判决偏置信号生成器用于产生不同方向和大小的时钟相位偏置；加法器用于接收时钟早晚信号,并与时钟相位偏置相加，产生表示时钟相位调整量的控制信号；PI码字累加器用于将控制信号与当前的相位控制码字进行累加,生成新的相位控制码字，并反馈给所述相位插值器,以调整时钟相位使其锁定在最佳采样点。本申请能够在高速数据通信中实现更高的锁定精度和更低的误码率。 | ||||||
| 259 | 双环路的高速延迟锁定环电路 | CN202311107407.X | 2023-08-31 | CN116846384B | 2023-11-28 | 陈俊坤 |
| 本公开提供了一种双环路的高速延迟锁定环电路，该高速延迟锁定环电路包括延迟链模块、第一控制电路和第二控制电路；延迟链模块与第一控制电路电连接形成第一环电路；延迟链模块与第二控制电路电连接形成第二环电路；第一控制电路用于生成第一目标控制信号；第二控制电路用于生成第二目标控制信号；延迟链模块用于基于第一目标控制信号对第一输入时钟信号的上升沿进行调节，基于第二目标控制信号对第一输入时钟信号的下降沿进行调节，以得到平衡占空比后的目标输出时钟信号。本公开通过设置两个环路对第一输入时钟信号的上升沿和下降沿进行独立调节，以得到平衡占空比后的目标输出时钟信号，不需要额外增加占空比误差校准电路，减少了电路开销。 | ||||||
| 260 | 一种数字电路时钟信号的产生系统及方法 | CN202310922316.5 | 2023-07-25 | CN117118435A | 2023-11-24 | 陈文宣; 吴至榛; 黎光洁 |
| 本发明涉及电子技术领域，具体涉及一种数字电路时钟信号的产生系统及方法，包括频率控制模块、振荡器和高频计数器，频率控制模块根据参考时钟信号的频率配置好相对应的计数窗口时间和目标计数值；高频计数器在计数窗口时间内对数字时钟信号进行计数，得到高频计数结果；频率控制模块计算目标计数值和高频计数结果的误差，根据误差情况来调整频率控制字；振荡器基于频率控制字输出的数字时钟信号的频率达到所需的频率，本发明具有结构简单，占用面积小，应用简便；且不要其它任何额外的电路，只需设置好计数窗口时间和目标计数值就能产生任意频率的时钟信号，对温度电压等环境变化不敏感，具有很好的工作稳定性等优点。 | ||||||
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