半导体衬底、半导体衬底的制备方法及三维封装方法 【技术领域】

本发明涉及集成电路制造领域，尤其涉及半导体衬底、半导体衬底的制 备方法及三维封装方法。

【背景技术】

未来电子系统将需要满足如下几个方面日益提出的要求：体积小、重量 轻、高频和高速运行、低功耗、灵敏、多功能以及低成本。而三维封装正是 满足这几个方面要求的一个极具吸引力的途径，其具有减小体积和增加衬底 材料利用率的优点。

先进的三维封装技术要求芯片的厚度不断减薄，已制作器件的半导体衬 底背面减薄是封装制造过程中的极为重要的工序，超精密磨削、研磨、抛光、 腐蚀在半导体衬底背面减薄工艺中获得广泛应用，减薄后的芯片可提高热发 散效率、机械性能、电性能、减小芯片封装体积，减轻划片加工量。以硅衬

底为例，目前，直径200mm的已制作器件的硅衬底可以被减薄至0.12-0.15mm， 直径300mm硅衬底要达到这一水平还需要采用化学机械抛光、等离子腐蚀、 先划片后研磨等技术。该项技术今后的发展趋势是减薄至0.05mm以下的厚 度。硅衬底上电路层的有效厚度一般为5-l(Hmi，为保证其功能，并有一定的 支撑厚度，硅衬底减薄的极限厚度为20-3(^m。目前市场上直径300mm的硅 衬底的平均厚度为775(om，直径200mm的硅衬底的平均厚度为725nm，如此 厚的衬底是为保证在芯片制造、测试、运送过程中有足够的强度，因此，在 电路层制作完成后，需要对其进行背面减薄，衬底越薄，其柔韧性越好，受 外力冲击引起的应力也越小。

但是目前的三维封装工艺中，现有的减薄技术很难在将被减薄的衬底减 薄到50nm的同时也能够满足光刻对平整度要求。因此，目前的集成电路制造领域需要一种可以降低被减薄的衬底的厚度， 而且可以提高表面的平整度的三维封装技术。

【发明内容】

本发明所要解决的技术问题是，提供一种可以降低被减薄的衬底的厚度， 而且可以提高表面的平整度的半导体衬底、半导体衬底的制备方法及三维封 装方法。

为了解决上述问题，本发明提供了一种半导体衬底，包括器件层、位于 器件层下方的绝缘层，还包括位于绝缘层下方的支撑衬底和位于支撑衬底中 的剥离层。

可选的，所述剥离层的材料为多孔硅或者含有气泡的单晶硅。

可选的，所述器件层的材料为单晶硅。

可选的，所述支撑衬底的材料为单晶硅。

可选的，所述绝缘层的材料为氧化硅或者氮化硅。

一种制备上述半导体衬底的方法，包括如下步骤：提供支撑衬底和器件 衬底；在支撑衬底和器件衬底中的一个或者两个衬底的表面制作绝缘层；在 支撑衬底中进行离子注入，将改性离子注入支撑衬底，在支撑衬底中形成剥 离层；在器件衬底中进行离子注入，将改性离子和活化离子注入器件衬底中， 在器件衬底中形成活化层；将器件衬底和支撑衬底键合；退火，器件衬底在 活化层的位置发生剥离，形成保留在支撑衬底和绝缘层上的器件层；对器件 层的表面做抛光处理。

可选的，所述改性离子为氢。

可选的，所述活化离子为氦、硼或其组合。

可选的，所述退火的温度为300"C到1400°C，时间为0.5小时至15小时， 在含氧气氛中进行。

可选的，所述支撑衬底和器件衬底的材料为单晶硅。 可选的，所述抛光处理的方法为化学机械抛光。

一种制备上述半导体衬底的方法，包括如下步骤：提供支撑衬底和器件衬底；在支撑衬底表面制作剥离层；在器件衬底表面制作活化层；在活化层 表面制作器件层；在剥离层和器件层中的一个或者两个的表面制作绝缘层； 将器件衬底和支撑衬底键合；采用水力切割的方法，将器件衬底在活化层的 位置剥离，形成保留在支撑衬底和绝缘层上的器件层；对器件层的表面做抛 光处理。

可选的，所述支撑衬底、器件衬底和器件层的材料为单晶硅。 可选的，所述制作剥离层和活化层的方法为阳极氧化法。 可选的，所述阳极氧化采用的腐蚀液为HF和C2H5COOH的混合溶液， 采用的电流密度为lmA/cr^至20mA/cm2，阳极氧化的时间为lmin至30min。 可选的，所述在活化层表面制作器件层的方法为化学气相外延法。 可选的，所述抛光处理的方法为化学机械抛光。

一种采用上述半导体衬底进行三维封装的方法，包括下列步骤：提供一 个表面己经制作器件的初始半导体衬底；提供N个具有剥离层和器件层且器 件层已经制作器件的叠层半导体衬底；将初始半导体衬底与一个叠层半导体 衬底进行键合；在剥离层的位置剥离叠层半导体衬底；对剥离后的表面进行 拋光处理；制作叠层半导体衬底中的器件的引线；抛光形成引线后的表面， 形成具有两个器件层的三维封装结构；重复上述步骤，依次将N个半导体衬 底键合并剥离，形成具有N+1个器件层的三维封装结构；所述N为大于1的整数。

可选的，所述初始半导体衬底为单晶硅衬底或者绝缘体上的硅衬底。 可选的，所述剥离层的材料为多孔硅，剥离方法为水力切割法。 可选的，所述剥离层的材料为含有气泡的单晶硅，剥离方法为退火。. 可选的，所述抛光方法为化学机械抛光。 与现有技术相比，本发明的优点在于采用对剥离层的衬底剥离工艺代替

传统的腐蚀或者研磨工艺，的可以降低被减薄的衬底的厚度，而且可以提高

表面的平整度的。

【附图说明】附图1所示为半导体衬底的第一个具体实施方式示意图；附图2所示为半导体衬底的第二个具体实施方式示意图；附图3所示为半导体衬底的制备方法的第一个具体实施方式的实施步骤示意图；

附图4至图10为半导体衬底的制备方法的第一个具体实施方式的工艺示意图；

附图11所示为半导体衬底的制备方法的第二个具体实施方式的实施步骤示意图；

附图12至图18为半导体衬底的制备方法的第二个具体实施方式的工艺示意图；

附图19所示为三维封装方法具体实施方式的实施步骤示意图；附图20至图23为三维封装方法具体实施方式的工艺示意图。

【具体实施方式】

下面结合附图对本发明所述之半导体衬底、半导体衬底的制备方法及三维封装方法的具体实施方式做详细的说明。

首先介绍本发明所述之半导体衬底的具体实施方式。如图1所示为半导体衬底的第一个具体实施方式示意图，包括器件层101、位于器件层下方的绝缘层102、位于绝缘层102下方的支撑衬底103和位于支撑衬底103中的剥离层104。剥离层104位于支撑衬底103内部，将支撑衬底103分割成上层支撑衬底103a和下层支撑衬底103b两部分。

所述剥离层104的材料为多孔硅或者含有气泡的单晶硅，器件层101的材料为单晶硅，支撑衬底103的材料为单晶硅，绝缘层102的材料为氧化硅或者氮化硅。

如图2所示为半导体衬底的第二个具体实施方式示意图，包括器件层201 、位于器件层下方的绝缘层202、位于绝缘层202下方的支撑衬底203和位于支撑衬底203中的剥离层204。剥离层204位于支撑衬底203靠近绝缘层202的一侧，并与绝缘层202之间相连接。

8所述剥离层204的材料为多孔硅或者含有气泡的单晶硅，器件层201的材料为单晶硅，支撑衬底203的材料为单晶硅，绝缘层202的材料为氧化硅或者氮化硅。

下面给出本发明所述半导体衬底的制备方法的第一个具体实施方式。如图3所示为半导体衬底的制备方法的第一个具体实施方式的实施步骤示意图。步骤S301，提供支撑衬底和器件衬底；步骤S302，在支撑衬底和器件衬底中的一个或者两个衬底的表面制作绝缘层；步骤S303，在支撑衬底中进行离子注入，将改性离子注入支撑衬底，在支撑衬底中形成剥离层；步骤S304，在器件衬底中进行离子注入，将改性离子和活化离子注入器件衬底中，在器件衬底中形成活化层；步骤S305，将器件衬底和支撑衬底键合；步骤S306，退火，器件衬底在活化层的位置发生剥离，形成保留在支撑衬底和绝缘层上的器件层；步骤S307，对器件层的表面做抛光处理。

图4至图10为本具体实施方式的工艺示意图。

参考步骤S301，如图4所示，提供支撑衬底301和器件衬底302。所述支撑衬底301和器件衬底302为半导体工艺中最常见的单晶硅衬底。

参考步骤S302,在支撑衬底301和器件衬底302中的一个或者两个衬底的表面制作绝缘层。

由于在接下来的步骤中，支撑衬底301和器件衬底302的表面将通过键合粘附成一体，因此可以在支撑衬底301或器件衬底302其中之一的表面制作绝缘层，也可以在支撑衬底301和器件衬底302的表面都制作绝缘层，并不影响后续工艺。

如图5所示，为只在支撑衬底301表面制作绝缘层303的示意图。绝缘层303制作工艺可以采用集成电路中成熟的氧化制备工艺，如干氧氧化工艺或"干氧+湿氧+干氧"工艺。氧化工艺在氧气的气氛下进行，氧化温度600-1400°C，氧化时间0.5小时至10小时，得到的绝缘层的材料为氧化硅，厚度10nm至500纳米。绝缘层303也可以采用等离子体增强化学气相沉积(PECVD)、物理气相沉积（PVD)、磁控溅射或者电子束蒸发等其他方法制作，绝缘层305的材料可以是氮化硅、氮氧化硅、碳化硅、氮化铝或者氧化

9铝等。

参考步骤S303，如图6所示，在支撑衬底301中进行离子注入，将改性离子注入支撑衬底301，在支撑衬底301中形成剥离层304。

所述改性离子可以是氢，选择离子的基本原则是所注入的改性离子能够在硅中产生孔洞层，改变离子注入位置的材料的性能，形成含有气泡的单晶硅，使之在后续的工艺中可以实现器件层的剥离。注入的改性离子为氢离子时，注入剂量为lxl0"/cm2到lxl018/cm2，注入能量为20KeV到2000KeV。

参考步骤S304，如图7所示，在器件衬底302中进行离子注入，将改性离子和活化离子注入器件衬底中，在器件衬底302中形成活化层305。

所述活化离子可以是氦、硼或者其组合，注入剂量为lxlO"/cr^到lxl018/cm2，注入能量为20KeV到2000KeV。注入的活化离子能够增强改性离子的注入活性，形成的剥离层在后续的退火工艺中更容易剥离。

参考步骤S305，如图8所示，将器件衬底302和支撑衬底301键合。

所述的键合可以采用目前半导体工艺中最为常见的高温键合或者静电键合，也可以在键合之前辅助等离子体活化工艺。

参考步骤S306，如图9所示，退火，器件衬底302在活化层304的位置发生剥离，形成保留在支撑衬底301和绝缘层305上的器件层306。

所述退火在含氧气氛中进行，温度为300"C到1400°C，时间为0.5小时至15小时。

由于活化层304在制作的过程中采用了改性离子和活化离子混合注入的方法，注入的活化离子能够增强改性离子的注入活性，使得活化层304可以在更低的退火温度和更短的时间内实现剥离。所以，在实验中所选择的退火时间，应满足可以使活化层304发生剥离，而剥离层303在此工艺条件下并不发生剥离。剥离层303将在后续的三维封装中起到剥离衬底的作用。

参考步骤S307,对器件层306的表面做抛光处理。如图10所示为抛光后形成的半导体衬底。

所述抛光处理的方法为化学机械抛光（CMP)。

下面将结合附图介绍本发明所述半导体衬底的制备方法的第二个具体实施方式。如图11所示为半导体衬底的制备方法的第二个具体实施方式的实施

步骤示意图。步骤S401,提供支撑衬底和器件衬底；步骤S402，在支撑衬底表面制作剥离层；步骤S403，在器件衬底表面制作活化层；步骤S404，在活化层的表面制作器件层；步骤S405，在支撑衬底和器件层中的一个或者两个的表面制作绝缘层；步骤S406，将器件衬底和支撑衬底键合；步骤S407，采用水力切割的方法，将器件衬底在活化层的位置剥离，形成保留在支撑衬底和绝缘层上的器件层；步骤S408，对器件层的表面做抛光处理。图12至图18为本具体实施方式的工艺示意图。

参考步骤S401，提供支撑衬底和器件^f底。所述支撑衬底和器件衬底为半导体工艺中最常见的单晶硅衬底。

参考步骤S402，如图12所示，在支撑衬底401表面制作剥离层403。参考步骤S403，如图13所示，在器件衬底402表面制作活化层404。上述制作剥离层和活化层的方法为阳极氧化法。阳极氧化法是半导体工艺中常见的制备多孔硅的方法。阳极氧化条件采用的腐蚀液为HF和C2H5COOH的混合溶液，两者混合的体积比为100:1至1:100，优选的混合比例为l: 1;阳极氧化的电流密度为lmA/cii^到20mA/cn^之间；阳极氧化时间为lmin到30min之间。

参考步骤S404，如图14所示，在活化层404表面制作器件层405。所述在活化层表面制作器件层的方法为化学气相外延法（CVD)，也可以是分子束外延（MBE)、低压化学气相外延（LPCVD)、超高真空化学气相外延（UHVCVD)或者超高真空电子束蒸发等。外延之前采用预氧化工艺，预氧化工艺的温度为100t至1000°C，预氧化时间为5分钟到10小时，外延的单晶硅层厚度为30nm到100^irn。

也可以根据后续应用的需要，选择在剥离层403的表面也制作一层外延层，制备的工艺方法与制作活化层405,的工艺相同。在剥离层403的表面也制作外延层，键合之后将得到前述图1所示的结构，剥离层403表面不制作外延层，键合后将得到前述图2所示的结构。

参考步骤S405，在剥离层403和器件层405中的一个或者两个的表面制作绝缘层406。

由于在接下来的步骤中，剥离层403和器件层405的表面将通过键合粘附成一体，因此可以在剥离层403或器件层405其中之一的表面制作绝缘层，也可以在剥离层403和器件层405的表面都制作绝缘层，并不影响后续工艺。

如图15所示，为只在剥离层403表面制作绝缘层406的示意图。制备工艺可参考上一个具体实施方式中的绝缘层305的工艺。

参考步骤S406，如图16所示，将器件衬底402和支撑衬底401键合。

所述的键合可以采用目前半导体工艺中最为常见的高温键合或者静电键合，也可以在键合之前辅助等离子体活化工艺。

参考步骤S407，如图17所示，采用水力切割的方法，将器件衬底402在活化层404的位置剥离，形成保留在支撑衬底402和绝缘层406上的器件层405。

所述水力切割是半导体微细加工领域的常见工艺，其工作原理是把水通过增压器加压至所需要的切割压力， 一般在250Mpa至350Mpa，在水中加入磨料，并通过能量转换器以细水箭的形式喷射向工件，磨料粒子在水流的带动下形成很强的切割能力,类似一个高速的水砂轮，可以起到切割的作用。

步骤S408,对器件层405的表面做抛光处理。如图18所示为抛光后形成的半导体衬底。

所述抛光处理的方法为化学机械抛光。

下面将结合附图介绍本发明所述三维封装方法的具体实施方式。如图19所示，为本发明所述三维封装方法具体实施方式的实施步骤示意图。步骤S501，提供一个表面已经制作器件的初始半导体衬底；步骤S502，提供N个具有剥离层且已经制作器件的叠层半导体衬底；步骤S503，将初始半导体衬底与一个叠层半导体衬底进行键合；步骤s504，在剥离层的位置剥离叠层半

导体衬底；步骤S505，对剥离后的表面进行抛光处理；步骤S506，制作叠层半导体衬底中的器件的引线；步骤S507，抛光形成引线后的表面，形成具有两个器件层的三维封装结构。

重复上述步骤，依次将N个半导体衬底键合并剥离，形成具有N+1个器

12件层的三维封装结构。所述N为大于1的整数。

图20至图23为本具体实施方式的工艺示意图。

参考步骤S501,如图20所示，'提供一个表面己经制作器件的初始半导体 衬底501。

所述初始半导体衬底501的材料单晶硅，也可以是绝缘体上的硅或者应 力硅等其他衬底。所述器件是由若干个金属-氧化物-半导体场效应晶体管

(MOSFETs)以及电容、电阻等其他器件通过合金层互联形成的集成电路， 也可以是其他集成电路领域内常见的半导体器件，例如双极器件或者功率器 件等。

参考步骤S502，提供N个具有剥离层且己经制作器件的叠层半导体衬底。 所述具有剥离层和器件层的叠层半导体衬底是指前文半导体衬底的具体实施 方式中所介绍的半导体衬底。

参考步骤S503，如图21所示，将初始半导体衬底501与一个叠层半导体 衬底进行键合。叠层半导体衬底包括剥离层502和绝缘层503。

参考步骤S504，如图22所示，在剥离层502的位置剥离叠层半导体衬底。 所述剥离层502的材料为多孔硅，剥离方法采用水力切割法。若所述剥离层 502的材料为含有气泡的单晶硅，则剥离方法为退火。水利切割和退火工艺可 以参考前文半导体衬底制备方法的具体实施方式。

参考步骤S505，对剥离后的表面进行抛光处理。所述抛光采用化学机械 抛光。

步骤S506,制作叠层半导体衬底中的器件的引线。

通过光刻和深刻蚀工艺刻蚀器件层，在半导体器件的合金连线的引脚处 实现自停止，随后淀积介质膜并利用电镀方式电镀一层铜作为引线。上述光 刻、深刻蚀、沉积介质膜以及电镀工艺均为本领域内技术人员所公知的技术， 此处不加详细叙述。

步骤S507，抛光形成引线后的表面，形成具有两个器件层的三维封装结 构。所述抛光采用化学机械抛光。

如图23所示，为采用本方法制作的具有两个器件层的三维封装结构示意图

如需继续叠加器件层，只需重复上述步骤，依次将N个半导体衬底键合 到三维封装结构的表面并剥离，形成具有N+1个器件层的三维封装结构。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普 通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰， 这些改进和润饰也应视为本发明的保护范围。