减少应力的TSV和插入结构
阅读：426发布：2021-05-25
专利汇可以提供减少应力的TSV和插入结构专利检索，专利查询，专利分析的服务。并且部件10可包括衬底20和在开口30内延伸的导电通孔40。衬底20可具有第一和第二相对表面21、22。可在开口30的内壁32处露出介电材料60。导电通孔40可与第一表面21相邻地在开口30内限定释放 沟道 55。释放沟道55可在平行于第一表面21的平面P的方向D2上和所述第一表面21下方的5微米内与内壁32相距第一距离D1的边缘56，第一距离小于1微米和平面中的开口30的最大宽度的5％。边缘56可沿着内壁32延伸以跨越内壁的圆周的至少5％。，下面是减少应力的TSV和插入结构专利的具体信息内容。
1.一种部件，包括：
衬底，具有第一表面、与所述第一表面相对的第二表面以及从所述第一表面朝向所述第二表面延伸的开口，所述开口具有延伸远离所述第一表面的内壁，在所述内壁处露出介电材料；以及
导电过孔，在所述开口内延伸并在所述开口内与所述第一表面相邻地限定释放沟道，所述释放沟道在所述第一表面下方5微米以内且与所述第一表面平行的平面的方向上具有与所述内壁相距第一距离以内的边缘，所述第一距离小于1微米且小于所述平面中所述开口的最大宽度的5％，所述边缘沿着所述内壁延伸以跨越所述内壁的圆周的至少5％。
2.根据权利要求1所述的部件，其中所述衬底在所述衬底的平面中具有不大于
20ppm/℃的有效CTE。
3.根据权利要求1所述的部件，其中所述衬底主要由半导体材料、陶瓷、玻璃或复合材料中的一种组成。
4.根据权利要求1所述的部件，其中所述衬底包括复合材料，所述复合材料在所述衬底的平面中具有可调整为与所述导电过孔的CTE相匹配的有效CTE。
5.根据权利要求1所述的部件，其中所述衬底具有与所述第一表面相邻的有源器件区域，以及其中所述平面位于所述有源器件区域下方。
6.根据权利要求5所述的部件，其中所述平面位于所述有源器件区域下方1微米处。
7.根据权利要求1所述的部件，其中所述衬底具有与所述第一表面相邻的有源器件区域，以及其中所述有源器件区域内的至少一些有源半导体器件在所述平面中与所述开口的距离在所述开口的最大宽度的三倍以内。
8.根据权利要求1所述的部件，其中所述衬底具有与所述第一表面相邻的有源器件区域，以及其中所述有源器件区域内的至少一些有源半导体器件在所述平面中与所述开口的距离在所述开口的最大宽度的两倍以内。
9.根据权利要求1所述的部件，其中所述衬底具有与所述第一表面相邻的有源器件区域，以及其中所述有源器件区域内的至少一些有源半导体器件在所述平面中与所述开口的距离在所述开口的最大宽度的一倍以内。
10.根据权利要求1所述的部件，其中所述衬底主要由介电材料组成。
11.根据权利要求10所述的部件，其中所述衬底主要由玻璃或陶瓷组成。
12.根据权利要求1所述的部件，其中所述衬底主要由半导体材料组成，以及其中所述介电材料是上覆所述开口内的所述半导体材料的介电层。
13.根据权利要求1所述的部件，其中在所述释放沟道内露出所述内壁的一部分。
14.根据权利要求1所述的部件，其中在释放平面中，所述释放沟道在径向上距离所述内壁的宽度小于5微米。
15.根据权利要求1所述的部件，其中在释放平面中，所述释放沟道在径向上距离所述内壁的宽度小于1微米。
16.根据权利要求1所述的部件，其中在释放平面中，所述释放沟道在径向上距离所述内壁的宽度小于0.2微米。
17.根据权利要求1所述的部件，其中所述衬底的所述第一表面下方的所述释放沟道的深度最多为所述开口的最大宽度的两倍。
18.根据权利要求1所述的部件，其中所述衬底的所述第一表面下方的所述释放沟道的深度最多等于所述开口的最大宽度。
19.根据权利要求1所述的部件，其中所述衬底的所述第一表面下方的所述释放沟道的深度最多为所述开口的最大宽度的一半。
20.根据权利要求1所述的部件，其中所述释放沟道为内释放沟道，所述衬底具有介电材料，以及在所述开口的所述内壁处露出所述介电材料的第一表面并且所述介电材料的第一表面限定所述开口的所述内壁，以及其中所述衬底具有与所述衬底的第一表面相邻以及与所述介电材料的第二表面相邻的外释放沟道，所述第二表面与所述第一表面相对。
21.根据权利要求20所述的部件，其中所述衬底的第一表面下方的所述外释放沟道的深度大于所述衬底的第一表面下方的所述内释放沟道的深度。
22.根据权利要求20所述的部件，还包括：设置在所述外释放沟道内的介电材料。
23.根据权利要求1所述的部件，其中所述释放沟道是通过所述导电过孔的材料的一部分而彼此分离的多个离散释放沟道中的一个释放沟道。
24.根据权利要求23所述的部件，其中所述多个离散释放沟道一起跨过所述导电过孔的圆周的至少50％延伸。
25.根据权利要求23所述的部件，其中所述多个离散释放沟道包括至少一个环形沟道。
26.根据权利要求1所述的部件，其中所述释放沟道环绕所述导电过孔的整个圆周延伸。
27.根据权利要求26所述的部件，其中遍及所述导电过孔的整个圆周地，在所述释放沟道内露出所述内壁的一部分。
28.根据权利要求26所述的部件，其中所述释放沟道在所述平面中与所述内壁在径向上相距的宽度环绕所述导电过孔的圆周改变。
29.根据权利要求1所述的部件，其中所述平面位于所述第一表面下方5微米处。
30.根据权利要求1所述的部件，其中所述释放沟道延伸到所述部件的BEOL层的顶面。
31.根据权利要求1所述的部件，其中所述部件的BEOL层上覆所述释放沟道。
32.根据权利要求1所述的部件，其中所述释放沟道限定锥形内边缘，所述锥形内边缘相对于所述衬底的第一表面倾斜。
33.根据权利要求1所述的部件，还包括：结合至所述释放沟道内的所述导电过孔的焊料。
34.根据权利要求1所述的部件，还包括：设置在所述释放沟道内的聚合物。
35.根据权利要求34所述的部件，其中所述聚合物完全被所述导电过孔的材料环绕。
36.根据权利要求1所述的部件，还包括：设置为与所述内壁相邻的阻挡金属层。
37.根据权利要求36所述的部件，其中在所述释放沟道内露出所述阻挡金属层的一部分。
38.根据权利要求1所述的部件，还包括：从所述导电过孔的顶面延伸的导电柱。
39.根据权利要求38所述的部件，其中所述导电柱主要由铜、铜合金和镍中的至少一种组成。
40.根据权利要求38所述的部件，其中所述导电柱不上覆所述释放沟道。
41.根据权利要求38所述的部件，其中所述导电柱具有锥形形状，所述导电柱在与所述导电过孔的顶面相邻的所述导电柱的基底处具有第一宽度以及在远离所述顶面的所述导电柱的尖端处具有第二宽度，所述第一宽度和所述第二宽度位于与所述衬底的第一表面平行的方向上，所述第二宽度不同于所述第一宽度。
42.根据权利要求38所述的部件，其中所述导电柱的至少一部分具有在垂直于所述衬底的第一表面的平面中限定曲线截面形状的外表面。
43.根据权利要求1所述的部件，还包括：从所述导电过孔的顶面延伸的多个导电柱。
44.根据权利要求1所述的部件，其中所述导电过孔在与所述衬底的第一表面平行的平面中具有非圆形截面形状。
45.根据权利要求44所述的部件，其中所述导电过孔具有细长的截面形状，所述导电过孔在第一方向上限定长度以及在垂直于所述第一方向的第二方向上限定宽度，所述第一方向和所述第二方向位于与所述衬底的第一表面平行的平面中，所述长度大于所述宽度。
46.根据权利要求1所述的部件，其中所述开口是在所述第一表面和所述第二表面之间延伸的穿通开口。
47.根据权利要求46所述的部件，其中所述开口具有锥形形状，所述开口在所述第一表面处具有第一宽度以及在所述第二表面处具有第二宽度，所述第一宽度和所述第二宽度位于与所述衬底的第一表面平行的方向上，所述第一宽度小于所述第二宽度。
48.根据权利要求47所述的部件，其中所述开口的至少一部分通过在与所述衬底的第一表面垂直的平面中限定曲线截面形状的表面来界定。
49.根据权利要求46所述的部件，其中所述释放沟道是第一释放沟道且所述平面是第一平面，以及其中所述导电过孔还在所述开口内与所述第二表面相邻地限定第二释放沟道，所述第二释放沟道在所述第二表面下方5微米以内且与所述第二表面平行的第二平面的方向上具有与所述内壁相距第二距离以内的边缘，所述第二距离小于1微米且小于所述第二平面中所述开口的最大宽度的5％，所述第二释放沟道的边缘沿着所述内壁延伸以跨越所述内壁的圆周的至少5％。
50.根据权利要求1所述的部件，其中所述导电过孔具有位于所述衬底的第一表面下方的外接触表面。
51.根据权利要求1所述的部件，其中由于外部应力施加于所述导电过孔，所述部件被配置为将所述平面内的所述导电过孔中的应力减小到200MPa以下。
52.一种系统，包括权利要求1所述的部件以及电连接至所述部件的一个或多个附加电子部件。
53.根据权利要求52所述的系统，还包括壳体，所述部件和所述附加电子部件安装至所述壳体。
54.一种部件，包括：
衬底，包括具有相对的第一表面和第二表面的半导体区域；
开口，在所述衬底内从所述第一表面朝向所述第二表面延伸，所述开口具有延伸远离所述第一表面的内壁，在所述内壁处露出无机介电材料，所述开口在与所述第一表面平行且位于所述第一表面下方5微米以内的平面的方向上具有最大宽度；
固体金属导电过孔，在所述开口内延伸；以及
有源器件区域，与所述半导体区域的第一表面相邻，所述有源器件区域内的至少一些有源半导体器件在所述平面中与所述内壁的距离在所述开口的最大宽度的三倍以内。
55.根据权利要求54所述的部件，其中，所述有源器件区域内的至少一些有源半导体器件在所述平面中与所述内壁的距离在所述开口的最大宽度的两倍以内。
56.根据权利要求54所述的部件，其中，所述有源器件区域内的至少一些有源半导体器件在所述平面中与所述内壁的距离在所述开口的最大宽度的一倍以内。
57.根据权利要求54所述的部件，其中，所述导电过孔在所述开口内与所述第一表面相邻地限定释放沟道，所述释放沟道在所述平面的方向上具有与所述内壁相距第一距离以内的边缘，所述第一距离小于1微米且小于所述平面中的所述开口的最大宽度的5％，所述边缘沿着所述内壁延伸以跨越所述内壁的圆周的至少5％。
58.一种部件，包括：
衬底，包括具有相对的第一表面和第二表面的半导体区域；
多个开口，每个开口均在所述衬底内从所述第一表面朝向所述第二表面延伸，每个开口均具有延伸远离所述第一表面的内壁且在所述内壁处露出无机介电材料，每个开口均在与所述第一表面平行且位于所述第一表面下方5微米以内的平面的方向上具有最大宽度；
以及
多个固体金属导电过孔，每个导电过孔均在相应的一个所述开口中延伸，所述多个导电过孔在任何两个相邻的所述导电过孔的中心之间在所述平面中限定最小节距，所述最小节距小于所述相邻的导电过孔在其中延伸的每个开口的最大宽度的三倍。
59.根据权利要求58所述的部件，其中所述最小节距小于所述相邻的导电过孔在其中延伸的每个开口的最大宽度的两倍。
60.根据权利要求58所述的部件，其中所述最小节距小于所述相邻的导电过孔在其中延伸的每个开口的最大宽度的1.2倍。
61.根据权利要求58所述的部件，其中至少一些所述导电过孔中的每个导电过孔均在相应的所述开口内与所述第一表面相邻地限定释放沟道，每个释放沟道均在所述平面的方向上具有与相应的所述内壁相距第一距离以内的边缘，所述第一距离小于1微米且小于所述平面中的所述相应的开口的最大宽度的5％，所述边缘沿着所述相应的内壁延伸以跨越所述内壁的圆周的至少5％。
62.一种部件，包括：
衬底，包括具有相对的第一表面和第二表面的半导体区域；
开口，在所述衬底内从所述第一表面朝向所述第二表面延伸，所述开口具有延伸远离所述第一表面的内壁，在所述内壁处露出无机介电材料；
固体金属导电过孔，在所述开口内延伸并具有在垂直于所述第一表面的方向上位于所述衬底的第一表面下方的外接触表面；以及
焊料，在所述外接触表面处结合至所述导电过孔，并且在所述衬底的第一表面下方在所述开口内延伸。
63.根据权利要求62所述的部件，其中所述导电过孔在所述开口内与所述外接触表面相邻地限定释放沟道，所述释放沟道在平行于所述第一表面且在所述第一表面下方5微米以内的平面的方向上具有与所述内壁相距第一距离以内的边缘，所述第一距离小于1微米且小于所述平面中的所述开口的最大宽度的5％，所述边缘沿着所述内壁延伸以跨越所述内壁的圆周的至少5％。
64.一种部件，包括：
衬底，具有第一表面、与所述第一表面相对的第二表面以及从所述第一表面朝向所述第二表面延伸的开口，所述开口具有延伸远离所述第一表面的内壁；以及导电过孔，在所述开口内延伸并在所述开口内与所述第一表面相邻地限定至少一个毛细沟道，所述至少一个毛细沟道在平行于所述第一表面且在所述第一表面下方5微米以内的平面的方向上具有与所述内壁相距第一距离以内的边缘，所述第一距离小于1微米且小于所述平面中的所述开口的最大宽度的5％，所述边缘沿着所述内壁延伸以跨越所述内壁的圆周的至少5％，每个毛细沟道均在所述平面的方向上具有小于5微米的最大宽度。
65.根据权利要求64所述的部件，还包括：在所述至少一个毛细沟道内结合至所述导电过孔的焊料。
66.根据权利要求64所述的部件，还包括：从所述导电过孔的外接触表面延伸的导电柱。
67.根据权利要求66所述的部件，其中所述导电柱具有从其基底表面延伸到所述导电柱中的至少一个毛细沟道，所述部件还包括结合所述导电过孔和所述导电柱并且在所述导电过孔和所述导电柱的至少一个毛细过孔内延伸的焊料。
68.根据权利要求67所述的部件，其中所述焊料不延伸到所述衬底的第一表面上。
69.一种制造部件的方法，包括：
形成在衬底中的开口内延伸的导电过孔，所述开口从所述衬底的第一表面朝向与所述第一表面相对的第二表面延伸，所述开口具有延伸远离所述第一表面的内壁，在所述内壁处露出介电材料；以及
去除所述导电过孔的材料以在所述开口内与所述第一表面相邻地限定释放沟道，所述释放沟道在平行于所述第一表面且在所述第一表面下方5微米以内的平面的方向上具有与所述内壁相距第一距离以内的边缘，所述第一距离小于1微米且小于所述释放平面中所述开口的最大宽度的5％，所述边缘沿着所述内壁延伸以跨越所述内壁的圆周的至少5％。
70.根据权利要求69所述的方法，其中所述衬底具有与所述第一表面相邻的有源器件区域，以及其中所述平面位于所述有源器件区域下方。
71.根据权利要求69所述的方法，其中所述衬底主要由介电材料组成。
72.根据权利要求71所述的方法，其中所述衬底主要由玻璃或陶瓷组成。
73.根据权利要求69所述的方法，其中所述衬底主要由半导体材料组成，在形成所述半导体过孔的步骤之前，所述方法还包括：形成上覆所述开口内的所述半导体材料的介电材料层，所述介电层限定所述开口的内壁。
74.根据权利要求69所述的方法，其中所述开口是在所述第一表面和所述第二表面之间延伸的穿通开口。
75.根据权利要求74所述的方法，其中所述开口具有锥形形状，所述开口在所述第一表面处具有第一宽度且在所述第二表面处具有第二宽度，所述第一宽度和所述第二宽度在平行于所述衬底的第一表面的方向中，所述第一宽度小于所述第二宽度。
76.根据权利要求75所述的方法，其中所述开口的至少一部分通过在垂直于所述衬底的第一表面的平面中限定曲线截面形状的表面界定。
77.根据权利要求75所述的方法，其中所述开口通过所述衬底的各向同性蚀刻以及随后的所述衬底的各向异性蚀刻来形成。
78.根据权利要求74所述的方法，其中所述释放沟道是第一释放沟道且所述平面是第一平面，并且所述方法还包括去除所述导电过孔的材料以在所述开口内与所述第二表面相邻地限定第二释放沟道，所述第二释放沟道在与所述第二表面平行且在所述第二表面下方
5微米以内的第二平面的方向上具有与所述内壁相距第二距离以内的边缘，所述第二距离小于1微米且小于所述第二平面中所述开口的最大宽度的5％，所述第二释放沟道的边缘沿着所述内壁延伸以跨越所述内壁的圆周的至少5％。
79.根据权利要求69所述的方法，还包括：在所述释放沟道内沉积聚合物材料。
80.根据权利要求79所述的方法，其中执行沉积所述聚合物材料的步骤，使得所述导电过孔的外接触表面的一部分在所述聚合物的外表面处露出。
81.根据权利要求80所述的方法，还包括：形成与所述导电过孔的所述外接触表面接触的导电柱。
82.根据权利要求81所述的方法，其中所述导电柱不上覆所述释放沟道中的至少一个。
83.根据权利要求80所述的方法，还包括：形成与所述导电过孔的所述外接触表面接触的多个导电柱。
减少应力的TSV和插入结构
[0001] 相关申请的交叉参考
技术领域
背景技术
[0004] 微电子元件通常包括半导体材料(诸如硅或砷化镓)的薄板，其一般被称为裸片或半导体芯片。半导体芯片通常设置为单个预封装单位。在一些单位设计中，半导体芯片安装至衬底或芯片载体，衬底或芯片载体又安装在电路面板(诸如印刷电路板)上。
[0005] 在半导体芯片的第一面(例如第二表面)中制造有源电路装置。为了利于与有源电路的电连接，芯片在同一面上设置有接合焊盘。接合焊盘通常以规则的阵列形式置于裸片的边缘周围或者对于许多存储器件来说置于裸片中心。接合焊盘通常由导电金属(诸如铜或铝)制成为大约0.5μm厚。接合焊盘可包括单个金属层或多个金属层。接合焊盘的尺寸将根据器件类型而变化，但是通常在侧面测得为几十至几百微米。
[0006] 硅通孔(TSV)用于将接合焊盘与半导体芯片的与第一面(例如，第一表面)相对的第二面相连接。传统的通孔包括穿过半导体芯片的孔以及从第一面到第二面延伸通过孔的导电材料。接合焊盘可电连接至通孔以允许接合焊盘与位于半导体芯片的第二面上的导电元件之间的通信。
[0007] 传统的TSV孔可减小第一面中可用于包含有源电路装置的部分。这种第一面上可用于有源电路装置的有效空间的减小可增加要求制造每个半导体芯片的硅量，从而潜在地增加每个芯片的成本。
[0008] 由于从通孔辐射的非最优应力分布以及例如半导体芯片与接合有芯片的结构之间的热膨胀系数(CTE)的失配，传统通孔可具有可靠性挑战。例如，当半导体芯片内的导电通孔通过相对较薄和刚性的介电材料绝缘时，由于通孔的导电材料与衬底的材料之间的CTE失配，在通孔内可能存在较大的应力。此外，当半导体芯片接合至聚合衬底的导电元件时，芯片与衬底的高CTE结构之间的电连接将经受由于CTE失配所引起的应力。
[0009] 尺寸是芯片的任何物理布置中重要的考虑方面。随着便携式电子器件的快速增长，更加急切地需要芯片更加紧凑的物理布置。仅通过示例，通常被称为“智能手机”的设备将蜂窝电话的功能与强有力的数据处理器、存储器和辅助设备(诸如，全球定位系统接收器、电子相机和局域网连接以及高分辨率显示器和相关的图像处理芯片)集成到一起。这种设备可提供诸如完整的互联网连接、包括全分辨率视频的娱乐、导航、电子银行等(所有这些均包括在口袋大小的设备中)的能力。此外，一些芯片具有许多输入和输出连接，一般称为“I/O”。这些I/O必须与其他芯片的I/O连接。互连应该较短并且应该具有低阻抗以使信号传播延迟最小化，形成互连的部件应该不会显著增加组件的尺寸。例如在诸如用于互联网搜索引擎的数据服务器的其他应用中也产生类似的需求。例如，在复杂芯片之间提供多个较短、低阻抗互连的结构可增加搜索引擎的带宽并降低其功耗。
[0010] 仅管在半导体通孔和插入通孔形成以及互连中具有优点，但仍然需要改进以使半导体芯片和插入结构的尺寸最小化，同时增强电互连可靠性。可通过下文描述的部件的结构以及制造部件的方法来实现本发明的这些属性。
发明内容
[0011] 根据本发明的一个方面，一种部件可包括：衬底和在衬底中的开口内延伸的导电通孔。衬底具有第一表面和相对的第二表面。开口可从第一表面朝向第二表面延伸并且可以具有远离第一表面延伸的内壁。可在内壁处露出介电材料。介电材料可与第一表面相邻地在开口内限定释放沟道。释放沟道可在第一表面下方5微米内的与第一表面平行的平面方向上具有与内壁相距第一距离的边缘，第一距离小于1微米和平面中开口的最大宽度的5％。边缘沿着内壁延伸以跨越内壁的圆周的至少5％。
[0012] 在具体实施例中，衬底可在衬底的平面中具有不大于20ppm/℃的有效CTE。在一个示例中，衬底可主要由半导体材料、陶瓷、玻璃或复合材料中的一种组成。在示例性实施例中，衬底可包括复合材料，该复合材料在衬底的平面中具有可调整为与导电通孔的CTE相匹配的有效CTE。在具体示例中，衬底可具有与第一表面相邻的有效器件区域，并且该平面可位于有源器件区域下方。在一个实施例中，该平面位于有源器件区域下方的1微米处。
[0013] 在一个实施例中，衬底可具有与第一表面相邻的有源器件区域，并且有源器件区域内的至少一些有源半导体器件在所述平面中与开口的距离在开口的最大宽度的三倍以内。在一个示例中，衬底可具有与第一表面相邻的有源器件区域，并且有源器件区域内的至少一些有源半导体器件在所述平面中与开口的距离在开口的最大宽度的两倍以内。在示例性实施例中，衬底可具有与第一表面相邻的有源器件区域，并且有源器件区域内的至少一些有源半导体器件在所述平面中与开口的距离在所述开口的最大宽度的一倍以内。
[0014] 在具体示例中，衬底可主要由介电材料组成。在一个实施例中，衬底可主要由玻璃或陶瓷组成。在具体实施例中，衬底可主要由半导体材料组成，并且介电材料可以是上覆开口内的半导体材料的介电层。在一个示例中，可在释放沟道内露出内壁的一部分。在示例性实施例中，在释放平面中，释放沟道在径向上距离内壁的宽度可小于5微米。在具体示例中，在释放平面中，释放沟道在径向上距离内壁的宽度可小于1微米。在一个实施例中，在释放平面中，释放沟道在径向上距离内壁的宽度可小于0.2微米。
[0015] 在具体实施例中，衬底的第一表面下方的释放沟道的深度最多可为开口的最大宽度的两倍。在一个示例中，衬底的第一表面下方的释放沟道的深度最多可等于开口的最大宽度。在示例性实施例中，衬底的第一表面下方的释放沟道的深度可最多为开口的最大宽度的一半。在具体示例中，释放沟道可为内释放沟道，衬底可具有介电材料，可在开口的内壁处露出介电材料的第一表面并且介电材料的第一表面可限定开口的内壁。衬底可具有与衬底的第一表面相邻以及与介电材料的与其第一表面相对的第二表面相邻的外释放沟道。
[0016] 在一个实施例中，衬底的第一表面下方的外释放沟道的深度可大于衬底的第一表面下方的内释放沟道的深度。在具体实施例中，该部件还可以包括：设置在外释放沟道内的介电材料。在一个示例中，释放沟道可以是通过导电通孔的材料部分相互分离的多个离散释放沟道中的一个释放沟道。在示例性实施例中，多个离散释放沟道一起横跨导电通孔的圆周的至少50％延伸。在具体示例中，多个离散释放沟道可包括至少一个环形沟道。
[0017] 在一个实施例中，释放沟道可环绕导电通孔的整个圆周延伸。在具体示例中，可在导电通孔的整个圆周中，在释放沟道内露出内壁的一部分。在示例性实施例中，释放沟道在所述平面中与内壁在径向上相距的宽度可环绕导体沟道的圆周发生变化。在一个示例中，所述平面位于第一表面下方的5微米处。在具体实施例中，释放沟道可延伸到部件的BEOL层的顶面。在一个实施例中，部件的BEOL层上覆释放沟道。在具体示例中，释放沟道可限定锥形内边缘，锥形内边缘相对于衬底的第一表面倾斜。
[0018] 在示例性实施例中所述部件还可以包括：结合至释放沟道内的导电通孔的焊料。在一个示例中，部件还可以包括：设置在释放沟道内的聚合物。在具体实施例中，聚合物可完全被导电通孔的材料环绕。在一个实施例中，该部件还可以包括：设置为与内壁相邻的阻挡金属层。在具体示例中，在释放沟道内可露出阻挡金属层的一部分。在示例性实施例中，该部件还可以包括从导电通孔的顶面延伸的导电柱。在一个示例中，导电柱可主要由以下材料中的至少一种组成：铜、铜合金和镍。在具体实施例中，导电柱可以不上覆释放沟道。
[0019] 在一个实施例中，导电柱可具有锥形形状，导电柱在与导电通孔的顶面相邻的导电柱的基底处具有第一宽度以及在导电柱远离顶面的尖端处具有第二宽度，第一宽度和第二宽度位于与衬底的第一表面平行的方向中，第二宽度不同于第一宽度。在具体示例中，导电柱的至少一部分可具有在垂直于衬底的第一表面的平面中限定曲线截面形状的外表面。在示例性实施例中，部件还可包括从导电通孔的顶面延伸的多个导电柱。
[0020] 在一个示例中，导电通孔可在与衬底的第一表面平行的平面中具有非圆形截面形状。在具体实施例中，导电通孔可具有细长的截面形状，导电通孔在第一方向上限定长度以及在垂直于第一方向的第二方向上限定宽度，第一方向和第二方向位于与衬底的第一表面平行的平面中，长度大于宽度。在一个实施例中，开口可以是在第一表面和第二表面之间延伸的穿通开口。
[0021] 在具体示例中，开口可具有锥形形状，开口在第一表面处具有第一宽度以及在第二表面处具有第二宽度，第一宽度和第二宽度位于与衬底的第一表面平行的方向中，第一宽度小于第二宽度。在示例性实施例中，开口的至少一部分可通过在与衬底的第一表面垂直的平面中限定曲线截面形状的表面来界定。
[0022] 在一个示例中，释放沟道可以是第一释放沟道且平面可以是第一平面。导电通孔还可以与所述第二表面相邻地在开口内限定第二释放沟道，第二释放沟道在第二表面下方5微米内的与第二表面平行的第二平面的方向上具有与内壁相距第二距离的边缘，第二距离小于1微米和第二平面中开口的最大宽度的5％，该边缘沿着内壁延伸以跨越内壁的圆周的至少5％。
[0023] 在具体实施例中，导电通孔可具有位于衬底的第一表面下方的外接触表面。在一个实施例中，由于外部应力施加于导电通孔，该部件可被配置为将所述平面内的导电通孔中的应力减小到200MPa以下。在具体示例中，一种系统可包括上述部件以及电连接部件的一个或多个附加电子部件。在示例性实施例中，该系统还可以包括壳体，部件和附加电子部件安装至所述壳体。
[0024] 根据本发明的另一方面，一种部件可包括：衬底，包括具有相对的第一表面和第二表面的半导体区域；开口，在衬底内从第一表面朝向第二表面延伸；固体金属导电通孔，在开口内延伸；以及有源器件区域，与半导体区域的第一表面相邻。开口可具有远离第一表面延伸的内壁。可在内壁处露出无机介电材料。开口可在与第一表面平行的方向上具有最大宽度并且在第一表面下方的5微米内。有源器件区域内的至少一些半导体器件在所述平面中与内壁的距离在开口的最大宽度的三倍以内。
[0025] 在一个示例中，有源器件区域内的至少一些半导体器件可在平面中与内壁的距离可以在开口的最大宽度的两倍以内。在具体实施例中，有源器件区域内的至少一些半导体器件在所述平面中与内壁的距离可以在开口的最大宽度的一倍以内。在一个实施例中，导电通孔可与第一表面相邻地在开口内限定释放沟道，释放沟道在所述平面的方向上与内壁相距第一距离的边缘，第一距离小于1微米和所述平面中的开口的最大宽度的5％，边缘沿着内壁延伸以跨越内壁的圆周的至少5％。
[0026] 根据本发明的又一方面，一种部件可包括：衬底，包括具有相对的第一表面和第二表面的半导体区域；多个开口，每一个开口均在衬底内从第一表面朝向第二表面延伸；以及多个固体金属导电通孔，每个导电通孔均在对应的一个开口内延伸。每个开口均可具有远离第一表面延伸的内壁且在内壁处露出无机介电材料。每个开口均在与第一表面平行的平面的方向上具有最大宽度且在第一表面下方的5微米内。多个导电通孔可在任何两个相邻的导电通孔的中心之间在所述平面中限定最小节距，最小节距小于相邻导电沟道在其中延伸的每个开口的最大宽度的三倍。
[0027] 在具体示例中，最小节距可小于相邻导电沟道在其中延伸的每个开口的最大宽度的两倍。在示例性实施例中，最小节距可小于相邻导电沟道在其中延伸的每个开口的最大宽度的1.2倍。在一个示例中，至少一些导电通孔与第一表面相邻地在对应的开口内限定释放沟道。每个释放沟道均可在所述平面的方向上具有与对应内壁相距第一距离的边缘，第一距离小于1微米和平面中的对应开口的最大宽度的5％，边缘沿着对应的内壁延伸以跨越内壁的圆周的至少5％。
[0028] 根据本发明的又一方面，一种部件可包括：衬底，包括具有相对的第一表面和第二表面的半导体区域；开口，在衬底内从第一表面朝向第二表面延伸；固体金属导电通孔，在开口内延伸并在垂直于第一表面的方向上具有位于衬底的第一表面下方的外接触表面；以及焊料，在外接触表面处结合至导电通孔并且在衬底的第一表面下方在开口内延伸。开口可具有远离第一表面延伸的内壁，在内壁处露出无机介电材料。
[0029] 在具体实施例中，导电通孔可与外接触表面相邻地在开口内限定释放沟道。释放沟道可具有在平行于第一表面的平面的方向上并在第一表面下方的5微米内与内壁相距第一距离的边缘，第一距离小于1微米和平面中开口的最大宽度的5％，边缘沿着内壁延伸以跨越内壁的圆周的至少5％。
[0030] 根据本发明的另一方面，一种部件可包括：衬底，具有第一表面、与第一表面相对的第二表面以及从第一表面朝向第二表面延伸的开口；以及导电通孔，在开口内延伸并且与第一表面相邻地在开口内限定至少一个毛细沟道。开口可具有远离第一表面延伸的内壁。至少一个毛细沟道可具有在平行于第一表面的平面的方向上并在第一表面下方的5微米内与所内壁相距第一距离的边缘，第一距离小于1微米和平面中开口的最大宽度的5％，边缘沿着内壁延伸以跨越内壁的圆周的至少5％。每个毛细沟道均在所述平面的方向上具有小于5微米的最大宽度。
[0031] 在一个实施例中，该部件还可以包括：结合至至少一个毛细沟道内的导电通孔的焊料。在具体示例中，该部件还可以包括：从导电通孔的外接触表面延伸的导电柱。在示例性实施例中，导电柱可具有从其基底表面延伸到导电柱中的至少一个毛细沟道。该部件还可以包括结合导电通孔和导电柱并且在导电通孔和导电柱的至少一个毛细通孔内延伸的焊料。在一个示例中，焊料可以不延伸到衬底的第一表面上。
[0032] 根据本发明的又一方面，一种制造部件的方法可包括：形成在衬底中的开口内延伸的导电通孔，开口从衬底的第一表面朝向与第一表面相对的第二表面延伸；以及去除导电通孔的材料以与第一表面相邻地在开口内限定释放沟道。开口可具有远离第一表面延伸的内壁，在内壁处露出介电材料。释放沟道可具有在平行于第一表面的平面的方向上并在第一表面下方的5微米内与内壁相距第一距离的边缘，第一距离小于1微米和释放平面中开口的最大宽度的5％，边缘沿着内壁延伸以跨越内壁的圆周的至少5％。
[0033] 在具体实施例中，衬底可具有与第一表面相邻的有源器件区域，并且所述平面位于有源器件区域下方。在一个实施例中，衬底可主要由介电材料组成。在具体示例中，衬底可主要由玻璃或陶瓷组成。在示例性实施例中，衬底可主要由半导体材料组成。在形成半导体通孔的步骤之前，该方法还可以包括：形成上覆开口内的半导体材料的介电材料层，介电层限定开口的内壁。
[0034] 在一个示例中，开口可以是在第一表面和第二表面之间延伸的穿通开口。在具体实施例中，开口可具有锥形形状，开口在第一表面处具有第一宽度且在第二表面处具有第二宽度，第一宽度和第二宽度在平行于所衬底的第一表面的方向中，第一宽度小于第二宽度。在一个实施例中，开口的至少一部分可通过在垂直于衬底的第一表面的平面中限定曲线截面形状的表面界定。在具体示例中，开口可通过衬底的各向同性蚀刻以及随后的衬底的各向异性蚀刻来形成。
[0035] 在示例性实施例中，释放沟道可以是第一释放沟道且平面可以是第一平面。该方法还可以包括去除导电通孔的材料以与第二表面相邻地在开口内限定第二释放沟道。第二释放沟道在第二表面下方5微米内的与第二表面平行的第二平面的方向上具有与内壁相距第二距离的边缘，第二距离小于1微米和第二平面中开口的最大宽度的5％，第二释放沟道的边缘沿着内壁延伸以跨越内壁的圆周的至少5％。
[0036] 在一个示例中，该方法还可以包括：在释放沟道内沉积聚合物材料。在具体实施例中，执行沉积聚合物材料的步骤，使得导电通孔的外接触表面的一部分在聚合物的外表面处露出。在一个实施例中，该方法还可以包括：形成与导电通孔的外接触表面接触的导电柱。在具体示例中，导电柱可以不上覆所释放沟道中的至少一个。在示例性实施例中，该方法还可以包括：形成与导电通孔的外接触表面接触的多个导电柱。附图说明
[0037] 图1A和图1B是示出根据本发明的实施例的部件的侧视截面图和顶视平面图。
[0038] 图2A至图2G是示出根据图1A和图1B所示出的实施例的制造阶段的侧视截面图。
[0039] 图2H和图2I是示出根据图1A和图1B所示导电通孔的可选实施例的制造阶段的顶视平面图。
[0040] 图3A和图3B是示出图1A和图1B所示导电通孔的可选实施例的顶视平面图和侧视截面图。
[0041] 图4A和图4B是示出图1A和图1B所示导电通孔的另一可选实施例的顶视平面图和侧视截面图。
[0042] 图5A至图5C以及图6A至图6C是示出图1A和图1B所示导电通孔的又一些可选实施例的顶视平面图。
[0043] 图7是示出根据本发明的又一实施例的部件的侧视截面图。
[0044] 图8是示出图7所示部件的可选实施例的侧视截面图，其在部件的第一和第二表面处减少了应力结构。
[0045] 图9A和图9B是示出图1A和图1B所示部件的可选实施例的侧视截面图，其具有倾斜释放沟道(sloped relief channel)。
[0046] 图9C是示出图1A和图1B所示部件的可选实施例的侧视截面图，其具有倾斜释放沟道和外部释放沟道。
[0047] 图10A和图10B是示出图1A和图1B所示部件的可选实施例的侧视截面图，其在部件的第一表面处具有导电结合材料。
[0048] 图11A是示出根据本发明的又一实施例的部件的侧视截面图。
[0049] 图11B是示出图11A所示部件的可选实施例的侧视截面图，其在部件的第一表面具有导电焊盘。
[0050] 图12是示出图11A所示部件的可选实施例的侧视截面图，其在部件的第一表面处具有导电结合材料。
[0051] 图13是示出根据本发明另一实施例的部件的侧视截面图。
[0052] 图14A至图14D是示出根据图13所示实施例的制造阶段的侧视截面图。
[0053] 图15是示出根据本发明又一实施例的部件的侧视截面图。
[0054] 图16A至图16D是示出根据图15所示实施例的制造阶段的侧视截面图。
[0055] 图17A和图17B是示出图15所示部件的可选实施例的侧视截面图。
[0056] 图18是示出根据图17A和图17B所示实施例的制造阶段的侧视截面图。
[0057] 图19是示出根据本发明另一实施例的部件的侧视截面图。
[0058] 图20A和图20B是示出根据图19所示实施例的制造阶段的侧视截面图。
[0059] 图21A至图21C是示出图19所示部件的可选实施例的侧视截面图。
[0060] 图22是示出根据图21A至图21C所示任意实施例的制造阶段的侧视截面图。
[0061] 图23是示出根据本发明又一实施例的部件的侧视截面图。
[0062] 图24A和图24B是示出根据图23所示实施例的制造阶段的侧视截面图。
[0063] 图25是示出根据本发明又一实施例的部件的侧视截面图。
[0064] 图26A和图26B是示出图3A和图3B所示导电通孔的可选实施例的侧视截面图。
[0065] 图27A至图27D是示出图21A所示部件的可选实施例的侧视截面图。
[0066] 图28A是示出根据本发明又一实施例的部件的顶视透视图。
[0067] 图28B是示出图28A所示部件的可选实施例的顶视透视图。
[0068] 图29是根据本发明一个实施例的系统的示意图。
具体实施方式
[0069] 如图1A所示，部件10可包括具有第一表面21和与第一表面相对的第二表面22的衬底20、以及设置在从第一表面朝向第二表面延伸的开口30内的导电通孔40。
[0070] 在一些实施例中，衬底20可以是半导体芯片、晶圆等。衬底20优选具有小于10×10-6/℃(或ppm/℃)的热膨胀系数(“CTE”)。在具体实施例中，衬底20可具有小于7ppm/℃的CTE。衬底20可主要由诸如硅的无机材料组成。位于第一表面21和第二表面22之间的衬底20的厚度通常小于500μm，并且可以显著小于例如130μm、70μm甚至更小。在具体实施例中，衬底20可以由诸如半导体材料、陶瓷、玻璃、液晶聚合物、复合材料(诸如环氧玻璃或纤维增强组合物)的材料、层压结构或它们的组合制成。
[0071] 在一个示例中，衬底20可包括复合材料，其具有在衬底制造期间可调整为大概与其中延伸的导电通孔的金属(诸如铜或镍)的CTE匹配的有效CTE。例如，衬底20可具有可调整为10-20ppm/℃之间的值的有效CTE。在具体实施例中，衬底20可具有可调整为15-18ppm/℃之间的值的有效CTE。
[0072] 在图1A中，与第一表面21平行的方向在本文被称为“水平”或“横”向，而与第一表面垂直的方向在本文被称为向上或向下方向，并且也被称为“垂直”方向。本文所指的方向在所指结构的参照系中。因此，这些方向可以处于一般或重力参照系的任何定向。描述一个部件“在一个表面上方”设置为比另一部件更高表示一个部件比另一个部件在同一正交方向上距离该表面更远的距离。相反，描述一个部件“在一个表面上方”设置为比另一部件更低表示一个部件比另一个部件在同一正交方向上距离该表面更近的距离。
[0073] 如本文所使用的，描述导电元件在衬底的表面处“露出”表示该导电元件可用于与从衬底外部朝向衬底表面在垂直于衬底表面的方向上移动的理论点接触。因此，在衬底表面处露出的其他导电元件的终端可以从该表面突出；可以与该表面平齐；或者可以相对于该表面凹陷并且通过衬底中的孔或凹陷露出。
[0074] 衬底20可进一步包括上覆第一表面21和/或第二表面22的绝缘介电层23。这种介电层可以将导电元件与衬底20电绝缘。该介电层可被称为衬底20的“钝化层”。介电层可包括无机或有机介电材料，或者包括二者。介电层可包括电沉积的共形涂层或其他介电材料，例如光成像聚合材料，例如焊接掩膜材料。
[0076] 在本文所描述的实施例中，上覆第一表面21和/或第二表面22的介电层的厚度可基本小于衬底20的厚度，使得该衬底可具有近似等于衬底材料的CTE的有效CTE，即使介电层的CTE大体高于衬底材料的CTE。在一个示例中，衬底20可具有小于10ppm/℃的有效CTE。
[0077] 衬底20可包括从第一表面21朝向第二表面22部分或完全穿过衬底的厚度T的一个或多个开口30。在图1A所示实施例中，开口30在第一和第二表面21、22之间部分穿过衬底20延伸。开口30可以任何顶视几何结构来布置，例如包括m×n阵列，m和n均大于1。
[0078] 每个开口30都包括从第一表面21以相对于第一表面限定的水平面的0和90度之间的角度至少部分地穿过衬底20延伸的内表面31。在一个示例中(例如图8)，一个或多个开口30的内表面31可以在第一表面21和第二表面22之间延伸。内表面31可具有恒定的斜率或可变的斜率。例如，内表面31相对于由第一表面21限定的水平面的角度或斜率的量级可随着内表面朝向第二表面22进一步穿透而减小(即，正向的更小或负向的更小)。在具体实施例中，每个开口30可在从第一表面21朝向第二表面22的方向上渐缩。在一些示例中，每个开口30可具有任何三维形状，例如包括截锥形、圆柱形、立方形、棱柱、椭圆抛物面、双曲面或者被弯曲内表面限定边界的结构等。如本文所使用的，当三维结构被描述为具有弯曲表面或被弯曲表面限定边界时，该表面在大体垂直于衬底的第一和第二表面的平面中的截面为具有可变斜率的曲线(例如，二阶多项式)。
[0079] 在具体实施例中，开口30和本文描述的任何其他开口可具有各种形状，例如如2010年7月23日提交的美国专利申请第12/842,717和12/842,651号所描述的，其内容以引用的方式引入本申请，并且这种开口可使用前述申请中描述的示例性工艺来形成。
[0080] 开口30可包括布置在其中且从第一表面21朝向背表面22延伸的导电通孔40。在具体实施例中，特定部件10的第一和第二导电通孔40可连接至对应的第一和第二电势。
导电通孔40可包括CTE相对较高的金属(诸如铜、铝、钨)、包括铜的合金、包括镍的合金或者包括钨的合金等。在导电通孔40在包括复合材料的衬底20中延伸的具体示例中，衬底可具有小于20ppm/℃的有效CTE，并且导电通孔40可在衬底的半导体区域内延伸。这种半导体区域可主要由在不大于10ppm/℃的衬底平面中具有有效CTE的材料组成。
导电通孔40可包括CTE相对较高的金属(诸如铜、铝、钨)、包括铜的合金、包括镍的合金或者包括钨的合金等。在导电通孔40在包括复合材料的衬底20中延伸的具体示例中，衬底可具有小于20ppm/℃的有效CTE，并且导电通孔40可在衬底的半导体区域内延伸。这种半导体区域可主要由在不大于10ppm/℃的衬底平面中具有有效CTE的材料组成。
[0081] 部件10还可以包括上覆开口30的内表面31并从第一表面21朝向第二表面22延伸的绝缘介电层60，使得导电通孔40在绝缘介电层内延伸。这种绝缘介电层60可将导电通孔40至少在开口30内与衬底20的材料分离且电绝缘。绝缘介电层60和绝缘介电层23可一起形成为单个绝缘介电层，或者它们可以分别形成为单个绝缘介电层。
[0082] 在一个示例中，诸如绝缘介电层60可共形地涂覆在开口30内露出的内表面31。绝缘介电层60可包括无机或有机介电材料，或者包括二者。在一些实施例中，可以使用多于一种类型的绝缘介电材料，诸如二氧化硅和氮化硅、或者聚合物和氮化物。在具体实施例中，绝缘介电材料60可包括顺从(compliant)的介电材料，使得绝缘介电材料具有足够低的弹性模量和充足的厚度，从而模量与厚度的积提供顺从性。
[0083] 在图1A和图1B所示的实施例中，绝缘介电层60的向内表面限定开口的内壁32。在省略绝缘介电层60的实施例中，开口的内壁32可以符合开口的内表面31。
[0084] 在衬底主要由介电材料(例如，玻璃或陶瓷)组成的具体实施例中，可以省略介电层60和/或23或者本文描述的任何其他介电层。还可以在期望导电通孔40不与衬底20的材料电绝缘的实施例(例如，当导电通孔被配置为承载参考电位时)中省略介电层60和/或23。在具体实施例中，例如当导电通孔40被配置为承载参考电位时，衬底20可以主要由半导体材料组成，半导体材料的表面可以露出并且可以限定开口的内壁32，并且导电通孔40的一部分可以与开口30内的半导体材料接触。
[0085] 开口30可进一步包括层43，其可以为在导电通孔40和开口的内壁32之间延伸的阻挡金属层、粘合层和/或晶种层(在图1A和图1B的实施例中，其是绝缘介电层60的向内表面)。层43可以从第一表面21朝向后表面22在开口30内延伸。
[0086] 层43可防止或减少导电通孔40的金属扩散到衬底20的材料中。层43可用作阻挡层以避免导电通孔40与绝缘层60之间的材料传输。层43还可以或者可选地用作粘合层。层43通常具有小于100nm的厚度，尽管具体结构中的厚度可以大于或等于100nm。层43可包括与导电通孔40的金属不同的金属。适合用于层43的金属的示例包括镍、包括镍的合金、氮化钛、氮化钽、氮化钽硅、钽、氮化钨硅和它们的组合。
[0087] 导电通孔40可包括在衬底20的第一和第二表面21、22中的一个或两个表面处露出的一个或多个外接触表面50用于与外部元件的互连。如图1A所示，每个外接触表面50都可以涂有层51，其可以为类似于上述层43的阻挡金属层。
[0088] 导电通孔40可在与衬底20的第一表面21相邻的开口内限定一个或多个释放沟道55。在具体实施例中，诸如图1A和图1B所示，在释放沟道55内露出的导电通孔40的表面可涂覆有层51的一部分。在一些情况下，部件10中的最大应力的区域可以位于衬底20的第一表面21处或与之接近，因此第一表面处或与之接近的释放通孔50的存在可以在导电通孔40的附近减小部件所经受的最大应力。
[0089] 在半导体衬底中包括导电通孔的传统部件中，需要将有源器件区域内的有源半导体器件的位置限制为与导电通孔的任何部分远离至少三个导电通孔的直径。另一方面，在包括具有释放沟道的导电通孔40的部件10中，在导体通孔附近由部件经受到的减小的最大应力可允许有源器件区域24可延伸到相对接近导电通孔的位置的设计。
[0090] 例如，在部件10的具体实施例中，有源器件区域24可位于远离导电通孔的任何部分从导电通孔40向间隔距离(standoff distance)D5延伸的保持区(keep-out zone)外。在一个实施例中，间隔距离D5可以小于开口30的最大宽度W1的三倍，最大宽度W1在内壁
32的相对部分之间延伸。在具体实施例中，间隔距离D5可以小于开口30的最大宽度W1的两倍。在一个示例中，间隔距离D5可以小于开口30的最大宽度W1。在示例性实施例中，间隔距离D5可以小于开口30的最大宽度W1的一半。
32的相对部分之间延伸。在具体实施例中，间隔距离D5可以小于开口30的最大宽度W1的两倍。在一个示例中，间隔距离D5可以小于开口30的最大宽度W1。在示例性实施例中，间隔距离D5可以小于开口30的最大宽度W1的一半。
[0091] 在一个实施例中，至少一个释放沟道55可具有边缘56，其位于与内壁相距的第一距离D1内，该第一距离小于1微米且在释放面P中的方向D2上小于开口30的最大宽度W1的5％，该释放面P与衬底20的第一表面21平行，并且位于第一表面的5微米的深度D3内。在一个实施例中，一个或多个释放沟道55可以在衬底20的第一表面21下方延伸深度D4，其最多为开口30的最大宽度W1的两倍。在具体示例中，深度D4可以最多等于开口30的最大宽度W1。在一个示例中，深度D4可以最多为开口30的最大宽度W1的一半。
[0092] 至少一个释放沟道55的边缘56可沿着内壁圆周的至少5％的内壁32在圆周方向C上延伸第二距离。如图1B所示，外侧的释放沟道55的边缘56绕着内壁32的整个圆周延伸，但是不是必须如此。
[0093] 在具体实施例中，具有释放沟道55的部件10可被配置为当外部应力被施加给部件时将来自释放面P内的导电通孔40的得到应力减小到200MPa以下的等级。
[0094] 将参照图2A至图2G描述制造部件10(图1A和图1B)的方法。参照图2A，为了形成从衬底20的第一表面21朝向第二表面22延伸的一个或多个开口30，可以从衬底的第一表面去除材料。
[0095] 开口30可例如通过在形成掩膜层之后选择性地蚀刻衬底20来形成，其中期望保留第一表面21的剩余部分。例如，可以沉积和图案化光成像层(例如光刻胶层)以仅覆盖第一表面21的一部分，此后可以进行定时蚀刻工艺来形成开口30。
[0096] 开口30的内表面31(从第一表面21朝向第二表面22向下延伸)可以是倾斜的，即可以相对于第一表面以法角(直角)之外的角度延伸。湿蚀刻工艺(例如，各向同性蚀刻工艺)和使用柱形刀具的锯切等可用于形成具有倾斜内表面31的开口30。激光切割、机械铣削等也可以用于形成具有倾斜内表面31的开口30。
[0097] 可选地，除了设置为倾斜，每个开口30的内表面31也可以从第一表面21基本以相对于第一表面的直角在垂直或基本垂直的方向上向下延伸(如图1A所示)。各向异性蚀刻工艺、激光切割、激光钻孔、机械去除工艺(例如，锯切、铣削、超声加工等)可以用于形成具有基本垂直的内表面31的开口30。
[0098] 在具体实施例中，例如首先通过使用各向异性蚀刻工艺(诸如快速DRIE蚀刻或反应离子蚀刻)制造具有相对粗糙的初始内表面，然后使用化学蚀刻或电抛光以去除沿着初始内表面延伸的粗糙或贝形物来形成开口30。在一个示例中，开口30可例如通过衬底的各向同性蚀刻以及随后的衬底的各向异性蚀刻来形成。
[0099] 还可以在开口30的形成期间去除上覆衬底20的第一表面21的钝化层(例如，图1A所示绝缘介电层23)的一部分，并且在衬底蚀刻期间或者在独立的蚀刻步骤中可以将该部分蚀刻穿。蚀刻、激光钻孔、机械铣削或其他适当的技术可用于去除这种钝化层的一部分。
[0100] 在形成开口30之后，图1A所示的绝缘介电层60可沉积为上覆或覆盖开口30的内表面31，使得导电通孔40在沉积在开口内时在绝缘介电层内延伸。如上所述，可以在单个工艺中沉积介电层23和60。为了简化描述形成部件10的方法中所使用的附图，在图2A至图2G中没有示出绝缘介电层23和60。
[0101] 在具体实施例中，掩膜可以被涂覆至具有开口30的衬底20的第一表面21的一部分，其中期望不形成这种绝缘介电层60。这种未涂覆的开口30稍后可以填充有导电通孔40，其具有直接接触衬底20的材料的部分。这种导电通孔40可以电耦合至接地电位。在衬底主要由介电材料(例如玻璃或陶瓷)组成的具体实施例中，可以部分或完全省略介电层60和/或23或者本文描述的任何其他介电层。在具有一个或多个开口30(不具有介电层60和/或23)的这种实施例中，这种开口30的内壁32可以符合开口的内表面31。
[0102] 各种方法可用于形成上覆开口30的内表面31的这种绝缘介电层60，并且将在下文描述这些方法。在具体示例中，化学气相沉积(CVD)或原子层沉积(ALD)可用于沉积上覆开口30的内表面31的薄绝缘介电层。在一个示例中，可以在用于沉积这种绝缘介电层的低温工艺期间使用正硅酸乙酯(TEOS)。在示例性实施例中，可以沉积二氧化硅、硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG)的层以上覆开口30的内表面31，并且这种玻璃可以被掺杂或不被掺杂。
[0103] 在一个示例中，可流动介电材料可涂覆至衬底20的第一表面21，然后可以在“旋涂”操作期间在开口30的内表面31上更加均匀地分布可流动材料，然后进行可包括加热的干燥循环。在另一示例中，可以将介电材料的热塑膜涂覆于第一表面21，然后加热或者在真空环境(即，置于低于环境压力的环境中)中加热组件。
[0104] 在又一示例中，包括衬底20的组件可以被浸入介电沉积槽中以形成共形介电涂层或绝缘介电材料60。如本文所使用的，“共形涂层”是与被涂覆的表面的轮廓具有相同形状的特定材料的涂层，诸如在绝缘介电材料60与开口30的内表面31的轮廓具有相同形状的情况下。电化学沉积方法可用于形成共形介电材料60，例如包括电泳沉积或电解沉积。
[0105] 在一个示例中，电泳沉积技术可用于形成共形介电涂层，使得共形介电涂层仅沉积在组件露出的导电和半导体表面上。在沉积期间，半导体器件晶圆被保持在期望的电位，并且电极被浸入槽以将槽保持在不同的期望电位。然后，在适当的条件下将组件在槽中保持充足的时间，以在衬底的露出表面(导电或半导电的，包括但不限于沿着开口30的内表面31)上形成电沉积共形介电材料60。只要在被涂覆的表面与槽之间保持充分强的电场，就可以发生电泳沉积。由于电泳沉积涂层是自限制的，所以在其达到由参数(例如，沉积的电压、浓度等)控制的特定厚度时，沉积停止。
[0106] 电泳沉积在衬底20的导电和/或半导电外表面上形成连续和均匀厚度的共形涂层。此外，可以沉积电泳涂层，使其不形成在上覆衬底20的第一表面21的剩余钝化层23上，这是因为钝化层具有介电(不导电)特性。换句话说，电泳沉积的特性在于，其不会一般地形成在介电材料层上，并且其不会形成在上覆导体的介电层上，其中对于该导体假设介电材料层具有充分的厚度，给出介电特性。典型地，在具有大于约10微米至几十微米的厚度的介电层上不会发生电泳沉积。可由阴极环氧树脂沉积前体来形成共形介电材料60。在下面的表1中列出各种电泳涂层前体组成和供应源。
[0107] 表1
[0108]
[0109]
[0110] 在另一示例中，可电解地形成介电材料60。该工艺类似于电泳沉积，除了所沉积的层的厚度受限于与形成的导电或半导电表面的接近度。以这种方式，电解沉积的介电层可以形成为基于要求所选择的厚度，并且处理时间是所实现厚度的因素。
[0111] 如图2A所示，层43然后可以形成为上覆开口30的内表面31(以及绝缘介电层60和23，如果存在的话)。例如，层43或层43的一部分可以使用原子层沉积(ALD)、物理气相沉积(PVD)或无电或电解沉积方法来形成。然后，导电通孔40可以被形成为上覆并电耦合至层43。如图所示，层43的材料和导电通孔40可沉积在开口30外的第一表面21的部分上。
[0112] 为了形成层43和导电通孔40的任一个，示例性方法包括：通过在绝缘介电层60和/或23的露出表面上溅射一个或多个原生(primary)金属层来沉积金属层、镀或机械沉积。机械沉积可包括在将被涂覆的表面上高速引导加热金属颗粒流。在其他实施例中，例如可使用脉冲激光将亚微米金属粉末过筛或选择地过筛到腔中，并且金属流将填充该腔。例如，可以通过在绝缘介电层60和/或23上毯式沉积来执行该步骤。
[0113] 现在参照图2B，可以平面化导电通孔40的初始露出表面44(图2A)，使得所得到的露出表面45更接近衬底20的第一表面21。导电通孔40的初始露出表面44可以通过各种示例性方法被平面化。在一个实施例中，例如可以使用铣削工艺来平面化初始露出表面44。铣削工艺可去除导电通孔40位于衬底20的第一表面21上的材料部分。初始露出表面44还可以通过研磨、抛光或高精度铣削来平面化。
[0114] 在具体示例中，化学机械抛光(“CMP”)可用于平面化导电通孔40的初始露出表面44。示例性CMP工艺可包括使用浆利用磨料来打磨初始露出表面44。这种浆可通常包括氧化剂和钝化剂。示例性CMP工艺可包括使用研磨浆(例如包括微硅糊)来平面化初始露出表面44。
[0115] 现在参照图2C，掩膜层25可形成为在衬底20的第一表面21处上覆导电通孔40的露出表面45。掩膜层25可在露出表面45的区域处具有间隙26，其中期望形成释放沟道55和与释放沟道相邻的外接触表面50。例如，可以沉积和图案化光成像层(例如，光刻胶层)以覆盖露出表面45的部分。
[0116] 如图2D所示，可以在掩膜层25内的间隙26处从露出表面45去除导电通孔40的材料，从而形成释放沟道55和外接触表面50。例如使用蚀刻工艺或者上面参照形成开口30所描述的任何其他材料去除工艺来去除导电通孔40的部分材料。
[0117] 现在参照图2E，可以去除掩膜层25(图2D)，留下释放沟道55和与释放沟道相邻的外接触表面50。在图2F中，如果期望去除上覆开口30外的衬底20的第一表面21的层43和/或导电沟道40的过量金属，可以通过上面参照形成开口30或平面化导电通孔40的初始露出表面44所描述的任何去除工艺来去除这种过量金属。
[0118] 然后，如图2G所示，外接触表面50和释放沟道55的露出表面52可被层51覆盖，其中层51可以是类似于上述层43的阻挡金属层、钝化层或诸如粘合层的耦合层(使通孔40被配置为在其上接收附加导电层)。可经由上面参照导电通孔40或层43描述的任何金属沉积工艺来沉积这种层51。
[0119] 在一个可选方法中，可以从露出表面45去除导电通孔40的材料而不使用图2C所示的掩膜层25。在这种方法中，例如可以使用上述CMP工艺抛光导电通孔40的露出表面45，直到在衬底20的第一表面21处露出导电通孔与层43(例如，阻挡金属层)之间的界面为止。然后，可以蚀刻露出表面45。与露出表面的其他部分相比，导电通孔与层43之间的界面处可以更快地进行导电通孔40的露出表面45的蚀刻，从而在与该界面相邻的导电通孔内形成沟道55。下面参照图9A示出和描述了通过这种可选方法得到的示例性导电通孔
940a。在形成沟道55之后，该方法可前进到上面参照图2G所描述的处理。
940a。在形成沟道55之后，该方法可前进到上面参照图2G所描述的处理。
[0120] 在另一种可选方法中，如图2H和图2I所示，可以在开口30中沉积导电通孔40′的材料，使得在导电通孔与外部接触表面50′相邻的径向外围40a处形成一个或多个沟道部分或空隙55′。如图2H所示，诸如上面参照图1A描述的绝缘介电层60可以沉积为上覆或涂覆开口30的内表面31。然后，可以如上所述形成上覆介电层60的阻挡层43a，并且晶种层43b可形成为上覆阻挡层43a。掩膜层可以涂覆于第一表面21处的晶种层43b的露出表面，掩膜层可以被图案化，并且晶种层可以被蚀刻以在掩膜层的相邻部分之间的晶种层中形成间隙43c。间隙43c可以在第一表面21下方向下延伸至期望深度，诸如图1A所示的深度D4。从图2H可以看出，可以存在沿着晶种层43b的圆周方向C分布的多个不连续间隙43c，但不是必须为这种情况。
[0121] 如图2I所示，然后可以将导电通孔40′形成为上覆并电耦合至晶种层43b。与间隙43c内露出的阻挡层43a的部分相比，导电通孔40′的金属在晶种层43b上更快地沉积，使得随着形成导电通孔，间隙将变为沟道部分或空隙55′。可以从图2I看出，可以存在关于导电通孔40′的径向外围40a沿着圆周方向C分布的多个不连续沟道部分55′，但不是必须为这种情况。在具体示例中，沟道部分55′在径向R上可具有小于1微米的宽度W4。在示例性实施例中，宽度W4可小于0.5微米。
[0122] 图3A至图6C示出了图1A和图1B的导电通孔40的具有可选结构的变化。为了简化附图，图1A所示任选的绝缘介电层23和60以及任选的阻挡层43和51在图3A至图6C中未示出。图3A和图3B所示的导电通孔340与上述导电通孔40是相同的，除了导电通孔340包括单个释放沟道355，该释放沟道355具有围绕开口330的内壁332的整个圆周延伸的边缘356。
[0123] 图4A和图4B所示的导电通孔440与上述导电通孔40是相同的，除了导电通孔440包括具有环绕开口430的内壁432的整个圆周延伸的边缘456的第一释放沟道455a以及被大约定位在导电通孔440的中心处的第二释放沟道455b。第二释放沟道455b可以是仅具有单个外边缘457的释放区域，使得外部接触表面450的部分没有位于被外边缘457所包围的区域内。
[0124] 图5A所示的导电通孔540a与上文参照图3A和图3B所描述的导电通孔340相同，除了导电通孔540a包括具有椭圆或卵形的释放沟道555a，其中，释放沟道限定大于第一尺寸L2的第一尺寸L1，第一和第二尺寸位于参照图1A示出和描述的释放面P中。如图5A所示，导电通孔540a可在基本平行于衬底的第一表面的面中具有椭圆或卵形截面形状。
在其他实施例中，本发明考虑具有释放沟道的导电通孔的其他截面，例如包括正方形、长方形、三角形、六边形、非圆形、曲线或任何其他形状。
在其他实施例中，本发明考虑具有释放沟道的导电通孔的其他截面，例如包括正方形、长方形、三角形、六边形、非圆形、曲线或任何其他形状。
[0125] 图5B所示导电通孔540b与上面参照图5A描述的导电通孔540A相同，除了导电通孔540b的释放沟道555b在导电通孔的第一侧具有第一宽度W2，其大于导电通孔的第二相对侧处的第二宽度W3，第一和第二宽度位于图1A所示的释放面P中。
[0126] 图5C所示的导电通孔540c与上面参照图3A和图3B描述的导电通孔340相同，除了导电通孔540c包括释放沟道555c，其具有与外边缘556相对的不规则形状的内边缘557。在其他实施例中，本发明考虑具有其他内边缘形状的释放沟道，例如包括正方形、长方形、三角形、六边形、曲线或任何其他形状。
[0127] 图6A所示的导电通孔640a与上面参照图3A和图3B描述的导电通孔340相同，除了导电通孔640a包括具有环绕开口630的内壁632的整个圆周延伸的边缘656的第一释放沟道655a以及在第一释放沟道的相对侧之间延伸穿过导电通孔640的中心的第二释放沟道655a′。
[0128] 图6B所示的导电通孔640b与上面参照图3A和图3B描述的导电通孔340相同，除了导电通孔640b包括沿着开口630的内壁632的圆周相互分离的多个离散的释放沟道655b，释放沟道655b关于开口的内壁的圆周进行分布。每个离散的释放沟道655b都限定环绕开口630的内壁632的圆周的一部分延伸的边缘656b。如图6B所示，导电通孔640b可以具有八个释放沟道655b。在其他实施例中，导电通孔640b可以具有任何数量的释放沟道655b，例如包括两个、三个、四个、六个、十个、十二个或二十个释放沟道。
[0129] 图6C所示的导电通孔640c与上面参照图3A和图3B描述的导电通孔340相同，除了导电通孔640c包括仅环绕开口630的内壁632的部分圆周延伸的释放沟道655c。如图6C所示，释放沟道655c可以环绕开口630的内壁632的大概50％的圆周延伸。在其他示例中，释放沟道655c可以环绕开口630的内壁632的圆周的任何部分延伸。例如包括5％、10％、20％、33％、66％或75％。
[0130] 图7至图12示出了图1A和图1B的导电通孔40的具有可选结构的又一些变化。类似于图3A至图6C，在图7至图12中没有示出任选的绝缘介电层23和60以及任选的阻挡层43和51，除了图9A示出了阻挡层943，以及图10B示出了阻挡层1051。图7所示导电通孔740是图1B所示导电通孔40的可选侧视截面图。导电通孔740具有在衬底720的第一表面721上方延伸的外接触表面750。
[0131] 图8示出了图7的导电通孔的变化，其在衬底820的对应第一和第二表面821、822处在导电通孔840的两端均具有释放沟道855。导电通孔840设置在穿通开口830中，其中穿通开口830从第一表面821到第二表面822延伸穿过衬底820的厚度。在具体实施例中(未示出)，可以在穿通开口内沉积仅在导电通孔的一端具有释放沟道的导电通孔。在这种实施例中，导电通孔不包含释放沟道的另一端可具有任何结构，例如包括平坦导电接触表面或者在衬底的对应表面处露出的导电柱。
[0132] 图9A至图9B分别示出了导电通孔940a和940b。导电通孔940a和940b与上面参照图3A和图3B描述的导电通孔340相同，除了导电通孔940a和940b均包括具有锥形内边缘957的释放沟道955，锥形内边缘不垂直于衬底920的第一表面921。在图9A和图9B所示的实施例中，锥形内边缘957不平行于释放沟道955的外边缘956，并且外边缘956垂直于衬底920的第一表面921。图9A的导电通孔940a具有环绕导电通孔的阻挡或晶种层943(诸如上述层43)，而图9B的导电通孔940b被示出不具有这种阻挡或晶种层。
[0133] 图9C示出了与上面参照图9A描述的导电通孔940a相同的导电通孔94c，除了衬底921还包括与绝缘介电层960相邻的外释放沟道958。在一个示例中，外释放沟道958可填充有低k绝缘介电材料961，诸如在半导体制造中常用的材料。可以沉积其他介电材料961以填充外释放沟道958，在一些情况下，其杨氏模量可以小于衬底920的材料(例如，半导体材料)的杨氏模量或者绝缘介电层960的材料的杨氏模量，使得实现服从性的程度。外释放沟道958可以延伸至衬底920的第一表面921的下方的深度D8。在具体实施例中，外释放沟道958延伸的深度D8可大于释放沟道955在衬底920的第一表面921下方延伸的深度D7，尽管不是必须为这种情况。
[0134] 在一个示例中，外释放沟道958可被蚀刻到衬底920与绝缘介电层960相邻的部分中。在示例性实施例中，外释放沟道958可被蚀刻到衬底920的一部分中以及绝缘介电层960的一部分中。在具体示例中，外释放沟道958可使用反应离子蚀刻被蚀刻到衬底920中，并且释放沟道955可使用化学蚀刻工艺蚀刻到导电通孔940c的材料中。外释放沟道958可以是单个连续的释放沟道，或者其可以是多个沿着绝缘介电层960的外圆周相互分离的离散释放沟道958，释放沟道950关于绝缘壁960的外圆周分布。
[0135] 图10A和图10B分别示出了导电通孔1040a和1040b。导电通孔1040a和1040b与上面参照图3A和图3B描述的导电通孔340相同，除了导电通孔1040a和1040b均包括上覆至少导电通孔的外接触表面1050的导电结合材料(例如，焊料、导电粘合剂或导电膏)。
[0136] 导电通孔1040a或1040b(或本文描述的任何其他导电元件)与衬底1020外的部件之间的连接可以通过对应的导电结合材料1011a或1011b。这种导电结合材料可包括具有相对较低熔化温度的易熔金属(例如，焊料、锡)或者包括多种金属的共晶混合物。可选地，这种导电结合材料可包括可湿性金属(例如铜)或者贵金属或非贵金属(熔化温度高于焊料或另一种易熔金属的熔化温度)。这种可湿性金属可与对应的部件(例如，互连元件的易熔金属部件)结合。在具体实施例中，这种导电结合金属可包括散布在介质中的导电材料，例如导电膏，例如填充金属的膏、填充焊料的膏或者各向同性导电粘合剂或各向异性导电粘合剂。
[0137] 图10A的导电通孔1040a具有与导电通孔的外接触表面1050相邻的导电结合材料1011a，但是导电结合材料不延伸到释放沟道1055中。在诸如图10所示释放沟道1055不被填充的实施例中，当导电通孔1040a与另一导电元件结合时，释放沟道1055可用作接收可从外接触表面1050与另一导电元件的面对接触表面之间挤出的过量导电结合材料1011a的凹部。
[0138] 过量的导电结合材料1011a流入释放沟道1055可以帮助防止导电结合材料流到衬底1020的第一表面1021上并且潜在地使相邻的导电通孔1040a短路(即，在相邻的导电通孔之间创建直接导电路径)。通过减少过量的导电结合材料1011a流到衬底1020的第一表面1021上的趋势，相邻的导电通孔1040a可以隔开更近的距离并且不使相邻的导电通孔短路。针对相邻导电通孔之间的给定间隔或节距，这种设计可以提高部件的可靠性。此外，这种设计可以允许减小接合结构(诸如导电柱或导电通孔1040a的露出焊盘)的节距(它们之间的间隔)，并且不使过量的导电结合材料1011a将相邻的结合结构短路。
[0139] 图10B的导电通孔1040b具有的导电结合材料1011b上覆外接触表面1050、上覆衬底1020的第一表面1021的一部分并且延伸到释放沟道1055中。导电通孔1040b还具有可在导电通孔与导电结合材料1011b之间延伸的阻挡层1051(诸如上述层51)。
[0140] 图11A所示导电通孔1140与上面参照图1A和图1B描述的导电通孔40相同，除了导电通孔1140具有在衬底1120的第一表面1121处设置在释放沟道1155中的低应力材料1112。低应力材料1112可以是导电的(例如，焊料或导电粘合膏)、不导电的(例如，聚合物或另一种介电材料)、或者多孔导电或不导电材料(诸如聚合物泡沫)。这种材料可具有低弹性模量，或者该材料可具有足够的可在载荷下压缩的可塌陷孔(collapsible pore)。
[0141] 在一个示例中，一个或多个释放沟道1155可以是毛细沟道，每个毛细沟道均在参照图1A示出和描述的释放面P中的方向上具有小于5微米的最大宽度。在低应力材料1112是焊料的实施例中，当另一导电结构(例如，图27B所示的导电柱2741b)结合至导电通孔时，这种毛细沟道可拖拉焊料远离导电通孔1140的外接触表面1150，使得体积减少的焊料可用于将导电通孔和导电结构相互结合。当另一导电结构结合至导电通孔1140时，毛细沟道的存在可防止焊料挤到第一表面1121上。
[0142] 在导电柱(诸如图27B所示的导电柱2741b)结合至导电通孔1140的示例中，导电柱的基板可以结合到导电通孔的外接触表面1150。这种导电柱可具有至少一个毛细沟道，该沟道从其与外接触表面1150相邻的基板表面延伸到导电柱中。在这种实施例中，导电通孔1140和与其结合的导电柱中的毛细沟道可拖拉焊料远离导电通孔与导电柱之间的界面，并且体积减少的焊料可用于使导电通孔与导电柱相互结合。当导电柱结合至导电通孔1140时，导电通孔和导电柱中的毛细沟道的存在可防止焊料延伸到第一表面1121上。
[0143] 图11B所示的导电通孔1140′与上文参照图11A描述的导电通孔1140相同，除了导电通孔1140′具有在衬底1120的第一表面1121处上覆释放沟道1155和外接触表面1150的导电焊盘1159。可在衬底1120的第一表面1121处露出这种导电焊盘1159来用于与另一部件的导电元件的互连。如图11B所示，导电焊盘1159可完全在第一表面1121处密封释放通孔1155。在一些实施例中，导电焊盘1159可部分地密封一个或多个释放沟道
1155。
1155。
[0144] 在具体示例中，导电焊盘1159可在第一表面1121处密封一个或多个释放沟道1155，包围至少一些密封的释放沟道内的空位(void)1113。在一个实施例中，也如图11B所示，低应力材料1112(诸如焊料或聚合物)可填充被导电焊盘1159密封的一个或多个释放沟道1155。导电焊盘1159可镀在外接触表面1150上并横跨释放沟道1155，使得导电焊盘的金属材料仅部分地延伸到一个或多个释放沟道中，如图11B所示，从而在至少一些释放沟道内留下空位1113。
[0145] 图12所示的导电通孔1240与上文参照图11A描述的导电通孔1140相同，除了导电通孔1240具有在衬底1220的第一表面1221和第二表面1222处设置在释放沟道1255中的低应力材料1212。低应力材料1212可以是导电的或不导电的。
[0146] 导电通孔1240可进一步包括导电结合材料1211，其上覆外接触表面1250、上覆衬底1220的第一表面1221的一部分以及上覆设置在释放沟道1255中的低应力材料1212。在具体实施例中，导电结合材料1211可以是与低应力材料1212相同的材料，并且在这种实施例中，衬底1220的第一表面1221处的导电结合材料和低应力材料可以沉积为单个连续的导电结合材料区域。在具体示例中，当使用导电结合材料将外部结构与导电通孔1240结合时，低应力材料1212可用于防止导电结合材料1211流入释放沟道1255。
[0147] 在另一示例中，多孔低应力材料1212可用于防止导电结合材料1211接触衬底1220的第一表面1221处接近导电通孔1240定位的结构。在这种实施例中，当使用导电结合材料1211将外部结构与导电通孔1240结合时，导电结合材料可流入低应力材料的孔中而非流到第一表面1221上。
[0148] 图13示出了与上文参照图3A和图3B描述的导电通孔340相同的导电通孔1340，除了导电通孔1340包括上覆导电通孔的外接触表面1350并且延伸到释放沟道1355中的导电结合材料1311。导电通孔1340还具有可在导电通孔与导电结合材料1311之间延伸的阻挡层1351(诸如上述层51)。外接触表面1350可在衬底1320的第一表面1321下方凹进距离D6。在图13所示实施例中，导电结合材料1311不上覆衬底1320的第一表面1321。
[0149] 类似于图10A所示的实施例，当导电通孔1340与另一导电元件结合时，导电通孔的外接触表面1350在衬底1320的第一表面1321下方凹陷可以帮助防止导电结合材料1311流到第一表面上并潜在地使相邻的导电通孔1340短路。在图13所示示例中，导电结合材料1311在衬底1320的第一表面1321上方延伸，但是不是必须为这种情况。例如，在其他实施例中，导电结合材料1311可以具有在衬底1320的第一表面1321下方凹陷的露出表面。类似于图3A至图6C，在图13至图14D中没有示出任选的绝缘介电层23和60以及任选的阻挡层43。
[0150] 现在将参照图14A至图14D描述制造部件1310(图13)的方法。图2A至图2G的方法步骤可用于形成从第一表面1321延伸到衬底1320中的开口1330、导电通孔1340、释放沟道1355以及图14A所示的层1351。现在参照图14B，掩膜层1325可沉积为上覆阻挡层1351以及衬底1320的部分第一表面1321。掩膜层1325可被图案化，然后如图14C所示，可以穿过掩膜层形成间隙1326以露出上覆一个或多个导电通孔1340的阻挡层1351。
[0151] 随后，如图14D所示，导电结合材料1311可沉积到间隙1326中，使得导电结合材料与阻挡层1351接触并延伸到释放沟道1355中。最后，再次参照图13，可以从衬底1320的第一表面1321去除掩膜层1325的剩余部分，留下在衬底的第一表面上延伸的导电结合材料1311。
[0152] 图15示出了与上文参照图13描述的导电通孔1340相同的导电通孔1540，除了导电通孔1540包括在开口1530外上覆衬底1520的第一表面1521的介电层1523以及上覆导电通孔和部分介电层1523的晶种层1552。介电层1523可以是钝化层，诸如上文参照图1A和图1B描述的层23。导电通孔1540还可以具有可在导电通孔和晶种层1552之间延伸的粘合或阻挡层1551(诸如上述层51)。在一个示例中，粘合或阻挡层1551可以是氮化钽/钽(例如具有填隙式杂质的阿尔法钽)、氮化钛、氮化钛/钛或者镍-钨合金，并且晶种层
1552可以为铜、镍或金。在具体实施例中，粘合或阻挡层1551以及晶种层1552可以为单层，诸如单个镍合金阻挡和晶种层。导电结合材料1511上覆导电通孔1540和部分介电层
1523。类似于图3A至图6C，在图15至图16D中未示出任选的绝缘介电层60和任选的阻挡层43。
1552可以为铜、镍或金。在具体实施例中，粘合或阻挡层1551以及晶种层1552可以为单层，诸如单个镍合金阻挡和晶种层。导电结合材料1511上覆导电通孔1540和部分介电层
1523。类似于图3A至图6C，在图15至图16D中未示出任选的绝缘介电层60和任选的阻挡层43。
[0153] 现在将参照图16A至图16D描述制造部件1510(图15)的方法。图2A至图2G的方法步骤可用于形成图16A所示的介电层1523、从第一表面1521延伸到衬底1520中的开口1530、导电通孔1540、释放沟道1555、粘合或阻挡层1551以及晶种层1552。
[0154] 现在参照图16B，掩膜层1525可沉积为上覆晶种层1552。掩膜层1525可被图案化，然后如图16C所示，可以穿过掩膜层形成间隙1526，以露出上覆一个或多个导电通孔1540并上覆部分介电层1523的晶种层1552的一部分。随后，如图16D所示，导电结合材料
1511可沉积到间隙1526中，使得导电结合材料与晶种层1552接触并延伸到释放沟道1555中。最后，再次参照图15，可以从介电层1523去除掩膜层1525的剩余部分，留下在衬底的第一表面上方以及介电层1523上方延伸的导电结合材料1511。
1511可沉积到间隙1526中，使得导电结合材料与晶种层1552接触并延伸到释放沟道1555中。最后，再次参照图15，可以从介电层1523去除掩膜层1525的剩余部分，留下在衬底的第一表面上方以及介电层1523上方延伸的导电结合材料1511。
[0155] 图17A和图17B示出了与上面参照图15描述的部件1510相同的部件1701和1702，除了部件1701和1702包括不延伸到释放沟道1755中的相应导电结合材料1711和
1711′。从图17A可以看出，导电结合材料1711可上覆导电通孔1740和部分介电层1723。
可选地，从图17B可以看出，导电结合材料1711′可上覆导电通孔1740，但导电结合材料不上覆介电层1723的一部分。类似于图15，在图17A至图18中没有示出任选的绝缘介电层
60和任选的阻挡层43。
1711′。从图17A可以看出，导电结合材料1711可上覆导电通孔1740和部分介电层1723。
可选地，从图17B可以看出，导电结合材料1711′可上覆导电通孔1740，但导电结合材料不上覆介电层1723的一部分。类似于图15，在图17A至图18中没有示出任选的绝缘介电层
60和任选的阻挡层43。
[0156] 现在将参照图18描述制造部件1701(图17A)和1702(图17B)的方法。图2A至图2G的方法步骤可用于形成图18所示的介电层1723、从第一表面1721延伸到衬底1720中的开口1730、导电通孔1740、释放沟道1755、粘合或阻挡层1751和晶种层1752。在图18中，粘合或阻挡层1751以及晶种层1752被示出为沉积在导电通孔1740的露出表面上，并且介电层1723被示出为部分地上覆阻挡层和晶种层。在沉积介电层1723之后，导电结合材料1711(图17A)和1711′(图17B)可沉积到介电层1723中的间隙1726中。在具体实施例中，掩膜层(诸如图16B至图16D所示的掩膜层1525)可被沉积并图案化以控制仅将导电结合材料1711或1711′沉积至期望位置。
[0157] 图19示出了与上面参照图17A和图17B所示的部件1701和1702相同的部件1910，除了部件1910包括上覆导电通孔1940的导电柱1941以及上覆导电柱的露出表面的导电结合材料1911。在一个示例中，导电柱1941(和参照其他实施例在本文描述的其他导电柱)可主要由铜、铜合金和镍中的至少一种组成。
[0158] 类似于图17A和图17B，在图19至图20B中没有示出任选的绝缘介电层60和任选的阻挡层43。此外，在图19至图20B中没有示出任选的晶种层(诸如图18所示的晶种层1752)。
[0159] 现在将参照图20A和图20B描述制造部件1910(图19)的方法。图2A至图2G的方法步骤可用于形成介电层1923、从第一表面1921延伸到衬底1920中的开口1930、导电通孔1940、释放沟道1955以及粘合或阻挡层1951。在具体示例中，可以沉积晶种层(诸如图18所示的晶种层1752)来上覆粘合或阻挡层1951。图14B和图14C的方法步骤可用于形成掩膜层1925和掩膜层中的间隙1926。
[0160] 随后，如图20A所示，导电柱1941可沉积到间隙1926中，使得导电柱与粘合或阻挡层1951接触。类似于上面参照图1A和图1B描述的导电通孔40，导电柱1941可包括具有相对较高CTE的金属(诸如铜、铝、钨、包括铜的合金、包括镍的合金或包括钨的合金等)。导电柱1941可由与导电通孔1940相同的导电材料制成，或者可选地，导电柱和导电通孔可以由不同的导电材料制成。
[0161] 然后，参照图20B，导电结合材料1911可沉积到掩膜层1925的间隙1926中，上覆导电柱1941的露出表面。最后，再次参照图19，可以从介电层1923去除掩膜层1925的剩余部分，留下在衬底的第一表面的上方和介电层1923的上方延伸的导电柱1941，导电结合材料1911上覆导电柱的露出表面。
[0162] 图21A至图21C示出了与上文参照图19描述的部件1910相同的部件2101、2102和2103，除了部件2101、2102和2103包括在介电层2123的露出表面上方延伸较大距离的导电柱2141。部件2101、2102和2103还可以具有在导电柱2141与导电结合材料2111之间延伸的阻挡层2143。阻挡层2143可类似于上文参照图19描述的阻挡层1951。类似于图19，在图21A至图22中没有示出任选的绝缘介电层60和任选的阻挡层43。此外，在图21A至图22中没有示出任选的晶种层(诸如图18所示的晶种层1752)。
[0163] 从图21A可以看出，导电柱2141可具有露出的垂直延伸表面2142。在一个示例中，如图21B所示，导电柱2141可具有上覆垂直延伸表面2142的阻挡层2144。在一个示例中，阻挡层2144可以是类似于上文参照图1A描述的阻挡层43。在另一示例中，阻挡层43可以类似于钝化层，其可以由绝缘介电材料制成。
[0164] 在具体实施例中，如图21C所示，导电通孔2140′可包括与图9A和图9B所示类似的具有锥形内边缘2157的释放沟道2155，锥形内边缘不垂直于衬底2120的第一表面2121。锥形内边缘2157可以不平行于释放沟道2155的外边缘2156，并且外边缘可以垂直于衬底2120的第一表面2121。
[0165] 图22示出了图21A和图21B所示部件2101和2102的制造阶段。为了制造图21A所示的部件2101，可以执行上文参照图19至图20B描述的相同方法步骤，除了图22所示的掩膜层2125和间隙2126可具有比图20A和图20B所示掩膜层1925和间隙1926更大的垂直高度。
[0166] 为了制造图21B所示的部件2102，可以执行用于制造部件2101的相同方法步骤，此外，在去除掩膜层2125之后，可以沉积阻挡层2144来上覆导电柱2141的垂直延伸表面2142。
[0167] 为了制造图21C所示的部件2103，可以执行制造部件2101的相同方法步骤，但是导电通孔2140′的释放沟道2155可形成为具有锥形内边缘2157。
[0168] 图23示出了与上面参照图13描述的部件1310相同的部件2310，除了部件2310包括导电结合材料2311a和2311b的两个隔开区域，并且导电结合材料的每个区域均可以部分地上覆衬底2320的第一表面2321。导电结合材料2311a和2311b的每个区域都可以延伸到部分释放沟道2355中。类似于图3A至图6C，在图23至图24B中没有示出任选的绝缘介电层60和任选的阻挡层43。
[0169] 现在将参照图24A和图24B描述制造部件2310的方法。图2A至图2G的方法步骤可用于形成图23所示的从第一表面2321延伸到衬底2320中的开口2330、导电通孔2340、释放沟道2355和阻挡层2351。现在参照图24A，掩膜层2325可沉积为上覆阻挡层2351和衬底2320的部分第一表面2321。可穿过掩膜层形成间隙2326a和2326b以露出上覆部分导电通孔2340的阻挡层2351，其中期望沉积导电结合材料2311a和2311b的对应区域。
[0170] 随后，如图24B所示，导电结合材料2311a和2311b可沉积到相应的间隙2326a和2326b中，使得导电结合材料的区域与阻挡层2351接触并延伸到部分释放沟道2355中。最后，再次参照图23，可以从衬底2320的第一表面2321去除掩膜层2325的剩余部分，留下导电结合材料2311a和2311b在衬底的第一表面上延伸的区域。
[0171] 图25所示的部件2510与上文参照图11A描述的部件1110相同，除了部件2510具有多个导电通孔2540，每个导电通孔都具有释放沟道2555，并且低应力材料2512可在衬底2520的第一表面2521处设置在释放沟道中。低应力材料2512可以是导电的(例如焊料或导电粘合膏)、不导电的(例如聚合物或另一种介电材料)、或者多孔导电或不导电材料(诸如聚合物泡沫)。这种材料可具有低弹性模量，或者该材料可具有足够的可在载荷下压缩的可塌陷孔。
[0172] 在半导体元件2520包括半导体衬底(例如由硅制成)的实施例中，可以在位于第一表面2521处和/或下方的有源器件区域2524中设置一个或多个半导体器件(例如，晶体管、二极管等)。部件2510还可以具有上覆衬底2520的第一表面和导电通孔2540的露出表面的BEOL层2560。BEOL层2560可包括绝缘介电材料2561以及在导电通孔2540与在BEOL层2560的顶面2566处露出的导电终端2564之间延伸的导线2562(导电迹线和导电通孔)，用于与外部部件的互连。
[0173] 在一个实施例中，每个导电通孔都可以在与第一表面平行的水平面P′中的方向上具有最大宽度W5，最大宽度位于第一表面的五微米内。多个导电通孔2540可在任何两个相邻的导电通孔的相应垂直中心轴2549之间在水平面P′中限定最小节距2548，最小节距小于相邻的导电通孔中的每一个的最大宽度的三倍。在具体示例中，任何两个相邻的导电通孔2540之间的最小节距2548可以小于相邻导电通孔中的每一个的最大宽度的两倍。在示例性实施例中，任何两个相邻的导电通孔2540之间的最小节距2548可以小于相邻导电通孔中的每一个的最大宽度的1.2倍。
[0174] 图26A和图26B所示导电通孔2640a和2640b与上文参照图3A和图3B描述的导电通孔340相同，除了导电通孔2640a和2640b在衬底2620中的相应锥形开口2630a和2630b内延伸。这种锥形开口2630a和2630b可以在衬底2620的第一表面和第二表面2621、2622之间的任意方向上呈锥形。如图26A所示，锥形开口2630a可具有椭圆抛物面形状、双曲面形状或曲线形状(即，开口被具有曲线形状的内壁2632a界定)。如图26B所示，锥形开口2630b可具有截锥形。在具体示例中，可通过各向同性蚀刻以及随后的各向异性蚀刻来形成诸如开口2630a或2630b的锥形开口。
[0175] 在一个示例中，开口的一部分或者整个开口2630a或2630b可通过在垂直于衬底的第一表面的平面内限定曲线截面形状的表面来界定，这种曲线开口结构可通过以下处理形成：从一个表面(第一或第二表面)各向同性蚀刻衬底以形成部分穿过衬底延伸的腔，然后通过从衬底的相对面去除材料来减薄衬底，然后可以从相对面执行各向异性蚀刻以将腔延伸到完全穿过衬底延伸的开口中。
[0176] 锥形开口2630a或2630b在第一表面2621处的直径小于第二表面2622处的直径可以在温度变化期间帮助保护第一表面处的结构(诸如有源器件区域)，因为当导电通孔的材料与衬底材料的热膨胀系数之间存在显著差异时，这可以帮助防止泵送(pumping)，即导电通孔相对于衬底的垂直运动。
[0177] 如图26A和图26B所示，开口2630a和2630b具有延伸到相应导电通孔2640a和2640b的露出表面中的释放沟道2655。在具体示例中，可以提供不具有释放沟道2655的诸如开口2630a或2630b的锥形开口。
[0178] 图27A至图27D所示部件2701、2702、2703和2704是图21A所示部件2101的变化，但是与图26A所示锥形开口2630a相同的锥形开口2730可具有椭圆抛物线形状、双曲线形状或曲线形状。在具体示例中，图27A至图27D的锥形开口2730可具有类似于图26B所示锥形开口2630b的截锥形。
[0179] 图27A所示部件2101可具有与图21A所示导电柱2141相同的导电柱2741a。在一个示例中，导电柱2741a可具有上覆导电柱的露出表面的导电结合材料。类似于图21A，导电柱2741a可上覆导电通孔2740的露出表面，但是导电柱可以不上覆释放沟道2755。在具体实施例中，释放沟道2755可填充有上覆衬底2720的第一表面2721的介电层(诸如图21A所示介电层2123)的一部分。
[0180] 图27B所示部件2102是图27A所示部件2101的变化。部件2102可具有导电柱2741b，其可以上覆导电通孔2740的露出表面和释放沟道2755。在具体实施例中，释放通孔
2755可填充有在衬底2720的第一表面2721处设置在释放沟道2755中的低应力材料2712。
低应力材料2712可以是导电的(例如，焊料或导电粘合膏)、不导电的(例如，聚合物或另一种介电材料)或者多孔导电或不导电的材料(诸如聚合物泡沫)。这种材料可具有低弹性模量，或者该材料可具有足够的可在载荷下压缩的可塌陷孔。
2755可填充有在衬底2720的第一表面2721处设置在释放沟道2755中的低应力材料2712。
低应力材料2712可以是导电的(例如，焊料或导电粘合膏)、不导电的(例如，聚合物或另一种介电材料)或者多孔导电或不导电的材料(诸如聚合物泡沫)。这种材料可具有低弹性模量，或者该材料可具有足够的可在载荷下压缩的可塌陷孔。
[0181] 图27C和图27D所示部件2103和2104是图27A所示部件2101的进一步变化。部件2103和2104可具有相应的导电柱2741c或2741d，其可以上覆导电通孔2740的露出表面，但是相应的导电柱可以不覆盖释放沟道2755。图27C和图27D所示导电柱2741c和
2741d可具有锥形，例如椭圆抛物线形状、双曲面形状或曲线形状(即，导电柱具有在大体垂直于衬底的第一表面的方向上具有曲线形状的外表面)。在具体示例中，导电柱2741c和
2741d可具有截锥形。
2741d可具有锥形，例如椭圆抛物线形状、双曲面形状或曲线形状(即，导电柱具有在大体垂直于衬底的第一表面的方向上具有曲线形状的外表面)。在具体示例中，导电柱2741c和
2741d可具有截锥形。
[0182] 如图27C所示，导电柱2741c具有锥形，其在与衬底2720的第一表面2721相邻的基底处较宽且在远离第一表面的尖端处较窄。如图27D所示，导电柱2741d具有锥形，其在与衬底2720的第一表面2721相邻的基底处较窄且在远离第一表面的尖端处较宽。
[0183] 现在参照图28A，部件2801包括导电通孔2840，其具有与图5A所示导电通孔540a以及图27C所示导电通孔2740和导电柱2741c相同的特征。图28B示出了作为部件2801的变化的部件2802，其具有可选锥形的开口2830′，将在下文进行描述。
[0184] 类似于图5A所示的导电通孔540a，导电通孔2840可包括释放沟道2855，并且导电通孔可具有椭圆或卵形，其中，导电通孔限定大于第二尺寸L4的第一尺寸L3，第一和第二尺寸位于参照图1A示出和描述的释放面P中。在具体示例中，L3可以比L4大数倍，诸如大6倍或8倍。
[0185] 如图28A所示，释放沟道2855和导电通孔在其中延伸的开口2830可分别在大体平行于衬底的第一表面的平面中具有椭圆或卵形截面形状。在一个示例中，具有椭圆或卵形的这种导电通孔2840以及从其延伸的多个导电柱2841可用于部件2801内的功率或接地(即，参考电位)分布。在具体示例中，导电通孔2840可具有细长的截面形状，导电通孔在第一方向上限定长度(例如，第一尺寸L3)以及在垂直于第一方向的第二方向上限定宽度(例如，第二尺寸L4)，第一和第二方向位于垂直于衬底2820的第一表面2821的平面内，长度大于宽度。
[0186] 一个或多个半导体器件(例如，晶体管、二极管等)可设置在其位于第一表面2821处和/或下方的一个或多个有源器件区域2824中。有源器件区域2824可位于单个部件2801中的相邻的导电通孔2840之间。在图28A所示示例中，一个或多个有源器件区域2824可基本平行于导电通孔2840的第一尺寸L3的方向定向，并且一个或多个有源器件区域可基本平行于导电通孔的第二尺寸L4的方向定向。
[0187] 类似于图27C所示的部件2703，部件2801可包括在衬底2820中的相应锥形开口2830内延伸的一个或多个导电通孔2840。这种锥形开口2830可在衬底2820的第一表面
2821、2822之间的任意方向上呈锥形。在图28A所示示例中，开口2830在第一表面2821的平面中具有的截面的面积可小于在第二表面2822的平面中的截面的面积，使得开口从第二表面朝向第一表面呈锥形。
2821、2822之间的任意方向上呈锥形。在图28A所示示例中，开口2830在第一表面2821的平面中具有的截面的面积可小于在第二表面2822的平面中的截面的面积，使得开口从第二表面朝向第一表面呈锥形。
[0188] 在另一示例中，如图28B所示，开口2830′在第一表面2821的平面中具有的截面的面积可大于在第二表面2822的平面中的截面的面积，使得开口从第一表面朝向第二表面呈锥形。这种锥形开口2830或2830′可具有上述椭圆抛物面形状、双曲面形状或曲线形状。在具体示例中，锥形开口(诸如开口2830或2830′)可通过各向同性蚀刻以及接下来的各向异性蚀刻来形成。
[0189] 类似于图27C所示的部件2703，部件2801可包括一个或多个导电柱2841，其可以上覆特定导电通孔2840的露出表面2850，但是导电柱可以不上覆释放沟道2855。导电柱2841可具有锥形形状，例如上述椭圆抛物线形状、双曲面形状或曲线形状。在具体示例中，导电柱2841可具有截锥形。
[0190] 如图28A所示，导电柱2841具有锥形，其在与衬底2820的第一表面2821相邻的基底处较宽且在远离第一表面的尖端处较窄。在具体示例中，部件2840可包括具有任何其他形状的一个或多个导电柱，诸如上文参照本文各个实施例描述的导电柱形状。
[0191] 如图29所示，上述部件可用于不同电子系统的构造。例如，根据本发明又一实施例的系统2800包括上述微电子组件2806以及其他电子部件2808和2810。在所示示例中，部件2808是半导体芯片，而部件2810是显示屏，但是可以使用任何其他部件。当然，尽管为了解释的清楚在图29中仅示出了两个附加部件，但该系统可包括任何数量的这种部件。微电子组件2806可以是上述任何部件。在又一种变化中，可以使用任何数量的这种微电子组件2806。
[0192] 微电子组件2806以及部件2808和2810可安装在以虚线示意性示出的公共壳体2801中，并且可以根据需要相互电互连以形成期望电路。在所示示例性系统中，该系统可包括诸如柔性印刷电路板的电路板2802，并且电路板可包括将部件相互互连的多个导体
2804，在图29中仅示出了一个导体。然而，这仅仅是示例性的，可以使用用于进行电连接的任何适当的结构。
2804，在图29中仅示出了一个导体。然而，这仅仅是示例性的，可以使用用于进行电连接的任何适当的结构。
[0193] 壳体2801被示为例如可用于蜂窝电话或个人数字助理的便携式壳体类型，并且屏幕2810可以在壳体的表面处露出。在结构2806包括诸如成像芯片的光敏元件的情况下，还可以提供透镜2811或其他光学器件用于向结构传输光。再次，图29所示简化系统仅仅是示例性的，可以使用上述结构来制造其他系统，包括通常认为是固定结构(诸如桌上型计算机、路由器等)的系统。
[0194] 尽管仅参照图1A和图1B的实施例示出和描述了具有有源器件区域的硅衬底，但本文描述的任何部件的衬底可以由硅或介电材料(诸如玻璃、陶瓷)、上述复合材料或者对称或不对称层压件制成。当衬底由硅制成时，本文描述的任何实施例中的任何衬底可在衬底的一个或多个有源器件区域中包括有源半导体器件。
[0195] 本文所公开的开口、孔和导电元件可通过以下未决共同受让的专利申请中详细描述的工艺来形成：2010年7月23日提交的美国专利申请第12/842,587、12/842,612、12/842,651、12/842,669、12/842,692和12/842,717号以及美国专利申请公 开第
2008/0246136号，其内容以引用的方式引入本申请。
2008/0246136号，其内容以引用的方式引入本申请。
[0196] 尽管参照具体实施例描述了本发明，但应该理解，这种实施例仅仅是原理性的解释和本发明的应用。因此，应该理解，在背离所附权利要求限定的本发明的精神和范围的情况下，可以对所示实施例进行多种修改并且可以得到其他配置。
[0198] 工业实用性
[0199] 本发明享有广泛的工业实用性，包括但不限于微电子封装和制造微电子封装的方法。
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