用于制作具有栅的半导体器件的方法
专利汇可以提供用于制作具有栅的半导体器件的方法专利检索，专利查询，专利分析的服务。并且提供了一种用于制作具有栅的 半导体 器件的方法。该方法包括：在衬底之上形成栅绝缘层；在栅绝缘层之上顺序地形成多晶 硅 层、硅化物层和硬掩模层；选择性地 图案化 硬掩模层；使用图案化的硬掩模层作为掩模蚀刻硅化物层，使得硅化物层具有下切形状的负倾斜的横截面蚀刻轮廓；使用图案化的硬掩模层作为掩模蚀刻 多晶硅 层以形成栅；以及执行再 氧 化工艺以氧化多晶硅层和硅化物层的暴露 侧壁 。，下面是用于制作具有栅的半导体器件的方法专利的具体信息内容。
1.一种用于制作半导体器件的方法，包括： 在衬底之上形成栅绝缘层； 在所述栅绝缘层之上顺序地形成多晶硅层、硅化物层和硬掩模层； 选择性地图案化所述硬掩模层； 使用所述图案化的硬掩模层作为掩模蚀刻所述硅化物层，使得所述硅化物层具有下切形状的负倾斜的横截面的蚀刻轮廓； 使用所述图案化的硬掩模层作为掩模蚀刻所述多晶硅层以形成栅；以及 执行再氧化工艺以氧化所述多晶硅层和所述硅化物层的暴露侧壁。
2. 如权利要求1的方法，其中所述硅化物层的蚀刻包括-执行主蚀刻工艺，直到所述多晶硅层暴露；以及当所述多晶硅层暴露时过蚀刻所述硅化物层，使得所述硅化物层具有 以下切形式的负倾斜的蚀刻轮廓。
3. 如权利要求2的方法，其中所述硅化物层的过蚀刻包括-执行第一过蚀刻工艺，蚀刻50%的硅化物层；以及 执行第二过蚀刻工艺，蚀刻剩余的50%的硅化物层。
4. 如权利要求3的方法，其中所述第二过蚀刻工艺采用各向同性蚀刻 工艺。
5. 如权利要求l的方法，其中所述硅化物是硅化钨。
6. 如权利要求5的方法，其中硅化钨层的蚀刻包括： 执行主蚀刻工艺，直到所述多晶硅层暴露；以及 当所述多晶硅层暴露时过蚀刻所述硅化钨层，使得所述负倾斜的蚀刻轮廓处于下切的形式。
7. 如权利要求6的方法，其中所述硅化钨层的过蚀刻包括： 执行第一过蚀刻工艺，蚀刻50%的在所述主蚀刻工艺后待过蚀刻的硅化钨层；以及执行第二过蚀刻工艺，蚀刻剩余的50%的硅化钨层。
8. 如权利要求7的方法，其中所述第二过蚀刻工艺采用各向同性蚀刻工艺。
9. 如权利要求7的方法，其中所述主蚀刻工艺利用NF3/Ar/Cl2/N2/02 的气体混合物；所述第一过蚀刻工艺利用MVCyN2的气体混合物；以及 所述第二过蚀刻工艺利用NF3/02的气体混合物。
10. 如权利要求9的方法，其中所述第一过蚀刻工艺使用流量小于在 所述主蚀刻工艺中使用的NF3气体流量的NF3气体，和流量大于在所述主蚀刻工艺中使用的N2气体流量的N2气体。
11. 如权利要求9的方法，其中在所述主蚀刻工艺中使用的NF3气体 流量范围从30sccm到40sccm;在所述第一过蚀刻工艺中使用的，3气体 流量范围从5sccm到10sccm;以及在所述第二过蚀刻工艺中使用的NF3 气体流量范围从30sccm到40sccm。
12. 如权利要求9的方法，其中所述第一过蚀刻工艺在下列条件下执 行：lmTorr到lOmTorr的压力；650W到750W的源功率；100W到120W 的偏置功率；范围从5sccm到10sccm的NF3气体流量；范围从90sccm到 100sccm的N2气体流量；以及范围从90sccm到100sccm的Cl2气体流量。
13. 如权利要求9的方法，其中所述第二过蚀刻工艺在下列条件下执 行：lmTorr到10mTorr的压力；650W到750W的源功率；范围从30sccm 到40sccm的NF3气体流量；以及范围从10sccm到15sccm的02气体流量。
14. 如权利要求13的方法，其中所述第二过蚀刻工艺在小于50A的 蚀刻目标下执行。
15. 如权利要求9的方法，其中所述主蚀刻工艺在下列条件下执行： lmTorr到lOmToir的压力；800W到900W的源功率；600W到700W的 偏置功率；范围从30sccm到40sccm的NF3气体流量；范围从90sccm到 100sccm的Cl2气体流量；以及范围从40sccm到50sccm的N2气体流量； 以及范围从10sccm到15sccm的02气体流量。
16. 如权利要求5的方法，其中所述再氧化工艺在小于50人的蚀刻目标下执行。
17. 如权利要求5的方法，其中所述硬掩模层和所述多晶硅层形成为 具有竖直横截面蚀刻轮廓以及大于所述硅化钨层的线宽。
用于制作具有栅的半导体器件的方法
技术领域
背景技术
发明内容
法包括：在衬底之上形成栅绝缘层；在栅绝缘层之上顺序地形成多晶硅层、 硅化物层和硬掩模层；选择性地图案化硬掩模层；使用图案化的硬掩模层作 为掩模蚀刻硅化物层，使得硅化物层具有下切形状的负倾斜的横截面的蚀刻 轮廓；使用图案化的硬掩模层作为掩模蚀刻多晶硅层以形成栅；以及执行再 氧化工艺以氧化多晶硅层和硅化物层的暴露侧壁。
根据本发明的另一个方面，提供了一种用于制作半导体器件的方法，该 方法包括：在衬底之上形成栅绝缘层；在栅绝缘层之上顺序地形成多晶硅层、硅化钨层和硬掩模层；选择性地图案化硬掩模层；使用图案化的硬掩模层作 为掩模蚀刻硅化钨层，使得硅化钨层具有下切形状的负倾斜的横截面蚀刻轮 廓；使用图案化的硬掩模层作为掩模蚀刻多晶硅层以形成栅；以及执行再氧 化工艺来氧化多晶硅层和硅化钨层的暴露侧壁。
附图说明
参考结合附图给出的对优选实施例的以下描述，本发明的上述和其它目
的及特点将变得更好理解，其中：
图1是图示具有栅的典型的半导体器件的图； 图2A是图示典型多晶硅化物栅的硅化钨层的扩张侧壁的显微图像； 图2B是图示在硅化钩层和接触之间的短路事件的显微图像； 图3A至3F是图示根据本发明的一个实施例的用于制作半导体器件的 方法的横截面视图；
图4是图示横截的根据本发明的一个实施例的硅化钨层的显微图像；以
及
图5是图示根据本发明的一个实施例在形成连接塞（landingplug)接触 孔后的栅的显微图像。
具体实施方式
图1是图示具有栅的典型的半导体器件的图。
如图所示，器件隔离层12形成在衬底11的预定部分中，而栅绝缘层 14形成在衬底11上，突起有源区13A和凹陷有源区13B基于公知方法形成 在衬底ll中。
多晶硅层15、硅化钨层16和栅硬掩模层17顺序地形成在栅绝缘层14 上，并在其上执行栅蚀刻工艺以形成多晶硅化物栅100。此后执行再氧化工艺。再氧化工艺氧化多晶硅层15的暴露侧壁以形成 再氧化层18。但是，在再氧化工艺期间，硅化钨层16的暴露侧壁也被氧化 而形成了再氧化层18。
因为再氧化物层18，硅化钨层16的侧壁扩张，并且硅化钨层16的扩 张侧壁在采用自对准接触（SAC)工艺的连接塞接触（LPC)期间暴露。结 果，随后的连接塞接触（LPC)和硅化钨层16可被縮短，弓l起了 SAC失败。
图2A是图示硅化钨层的扩张侧壁的显微图像，图2B是图示在硅化钨 层和接触之间的短路事件的显微图像。在图2A和2B中，参考标记'X'和'Y' 分别表示硅化钨层的扩张侧壁和短路事件。
图3A至3F是图示根据本发明的一个实施例的用于制作半导体器件的 方法的横截面视图。
参考图3A，器件隔离层22形成在衬底的预定部分中，以使器ff^元件彼 此隔离。器件隔离层22通过浅沟槽隔离（STI)工艺形成，并包括高密度等 离子体（HDP)氧化物材料。
衬底21凹陷，以形成突起有源区21A和凹陷有源区21B，而栅绝缘层 23形成在衬底21之上。多晶硅层24、硅化钨层25和硬掩模层26顺序地形 成在栅绝缘层23之上。多晶硅层24、硅化钨层25和硬掩模形成26分别形 成为范围从约500A到约1200A的厚度、从约900A到约1300A的厚度和从 约2000人到约2500A的厚度。硬掩模层26包括氮化物材料。包括钨的另一 个硬掩模层可形成为从约100A到约300A的厚度。
虽然没有示出，光致抗蚀剂层形成在硬掩模层26之上，并通过曝光和 显影工艺来图案化以形成栅掩模27，并使用栅掩模27作为蚀刻掩模来蚀刻 硬掩模层26。
例如，在下列特定条件下蚀刻硬掩模层26:约4mTorr的压力；约500W 的源功率；约100W的偏置功率；以及约120sccm的CF4气体。
参考图3B，执行剥离工艺以去除栅掩模27，此后执行清洗工艺来去除 在蚀刻硬掩模层26后留下的蚀刻残余。使用硬掩模层26作为蚀刻掩模来干蚀刻硅化钨层25。硅化钨层25的蚀刻包括主蚀刻工艺和过蚀刻（over etch) 工艺。执行主蚀刻工艺直到多晶硅层24暴露，并在多晶硅层24打开的点执 行过蚀刻工艺。主蚀刻工艺蚀刻硅化钨层25,并利用检测主蚀刻工艺终点的 点结束（end of point) (EOP)方案在硅化钨层25之下的多晶硅层24暴露的 点继续进行。过蚀刻工艺去除在主蚀刻工艺后留下的硅化钨残余。
例如，在下列特定的条件中执行主蚀刻工艺:约4mTorr的压力；约900W 的源功率；约700W的偏置功率；约40sccm的NF3气体；约100sccm的Ar 气体；约80sccm的Cl2气体；约50sccm的N2气体；以及约10sccm的02 气体。主蚀刻工艺产生横截面视图中的竖直蚀刻轮廓。在上述用于主蚀刻工 艺的条件之外，NF3气体、Cl2气体、N2气体和02气体可分别以范围从约 30sccm到约40 sccm、从约90 sccm到约100 sccm、从约40 sccm到约50 sccm 以及从约10 sccm到约15 sccm的流量提供。源功率范围可从约800W到约 900W，以及偏置功率范围可从约600W到约700W。压力范围可从约lmTorr 到约lOmTorr。
在主蚀刻工艺后，在多晶硅层24暴露的点执行过蚀刻工艺。具体地， 过蚀刻工艺包括第一过蚀刻工艺（参考图3C)和第二过蚀刻工艺（参考图 3D)。
如图3C中所示，在下列特定条件下在硅化钨层25上执行第一过蚀刻工 艺：约4mTorr的压力；约750W的源功率；约120W的偏置功率；约10sccm 的柳3气体；约100sccm的（312气体；以及约90sccm的&气体。如图3D 中所示，在下列特定条件下在硅化钨层25上执行第二过蚀刻工艺:约4mTorr 的压力；约750W的源功率；约OW的偏置功率；约40sccm的NF3气体； 以及约15sccm的02气体。第一过蚀刻工艺持续直到约50%的蚀刻目标（即 硅化钩层25)被过蚀刻，而第二过蚀刻工艺过蚀刻蚀刻目标的剩余50%。
详细而言，使用NF3/CVN2的气体混合物来执行第一过蚀刻工艺。在这 一点，此气体混合物的NF3气体具有小于在主蚀刻工艺中使用的NF3气体的 流量。例如，用于第一过蚀刻工艺的NF3气体的流量约10sccm，而用于主蚀刻工艺的NF3气体的流量约40sccm。此外，在第一过蚀刻工艺中没有使用 Ar气体。上述气体混合物的N2气体的流量增加，使得在单元区域和外围区 域之间的线宽的差变得大于预期尺寸。用于主蚀刻工艺的N2气体的流量约 为50sccm，而用于第一过蚀刻工艺的N2气体的流量约为90scm。例如，用 于第一过蚀刻工艺的NF3气体的流量范围从约5sccm到约10sccm。用于第 一过蚀刻工艺的N2气体和Cl2气体中的每个以范围从约90sccm到约100sccm 的流量提供。源功率在从约650W到约750W的范围中，而偏置功率在从约 100W到约120W的范围中。压力范围从约lmTorr到约10mTorr。
与第一过蚀刻工艺不同，使用NF3/02的气体混合物并施加约750W的 源功率（即，最高功率）来进行第二过蚀刻工艺。具体而言，第二过蚀刻工 艺采用各向同性蚀刻工艺，并在小于约50人的蚀刻目标下执行，以引起硅化 钨层25的侧向蚀刻。在第二过蚀刻工艺中，偏置功率（即，最低功率）约 为OW。
作为用于第二过蚀刻工艺的示范性条件，用于第二过蚀刻工艺的NF3 气体的流量范围从约30sccm到约40sccm,而O2气体的流量范围从约10sccm 到约15sccm。源功率范围从约650W到约750W，且没有如上所述地施加偏 置功率。由于没有施加偏置功率，对底多晶硅层24的损伤可被最小化。压 力范围从约lmTorr到约10mTorr。
包括第一过蚀刻工艺和第二过蚀刻工艺的过蚀刻工艺具有对多晶硅层 24的低蚀刻率，同时对主蚀刻工艺基本保持了对硅化钨层25的相同的蚀刻 率。结果，硅化钨层25可被充分地过蚀刻，而不损伤多晶硅层24。
通过第一过蚀刻工艺和第二过蚀刻工艺的硅化钨层25的过蚀刻在硅化 钨层25和多晶硅层24之间的边界区域引起了下切（undercut)的形成。因 此，硅化钨层25具有下切形状（g卩，U形）的负倾斜轮廓25A。
参考图3E，蚀刻通过硅化钨层25的蚀刻而暴露的多晶硅层24的部分。 在这一点，多晶硅层24的蚀刻利用采用EOP方案的主蚀刻工艺来进行，该 EOP方案检测蚀刻多晶硅层24的终点，然后在栅绝缘层23暴露的点进行过蚀刻工艺。例如，在下列特定条件下执行对多晶硅层24的主蚀刻工艺：约 20mTorr的压力；约400W的源功率；约130W的偏置功率；约5sccm的N2 气体；以及约180sccm的HBR气体。过蚀刻工艺在下列特定条件下执行：约 65mTorr的压力；约250W的源功率；约130W的偏置功率；约80sccm的 He气体；约5sccm的02气体；以及约300sccm的HBR。多晶硅层24的蚀 刻可在范围从约10mTorr到约30mTorr的压力执行。多晶硅层24对栅绝缘 层23的蚀刻选择性比率在约80: 1到约100: l之间的范围中，使得在蚀刻 工艺后多晶硅层24具有竖直的横截面区域。
在上述蚀刻工艺后，硅化钨层25具有小于硬掩模层26和多晶硅层24 的宽度。即，硅化钨层25的最终检査临界尺度（FICD)小于硬掩模层26 和多晶硅层24。
参考图3F，在小于约50A的蚀刻目标下执行再氧化工艺。再氧化工艺 在多晶硅层24和硅化钨层25的暴露侧壁上形成再氧化物层28。硅化钨层 25的暴露侧壁具有负倾斜的轮廓25A (即，下切轮廓），即使再氧化物层28 通过氧化硅化钨层25的暴露侧壁的再氧化工艺而形成，生成的栅也将具有 竖直轮廓。当再氧化工艺在小于50A的蚀刻目标下执行时，可获得生成的栅 的竖直轮廓。
在再氧化工艺后，虽然没有示出，形成氮化物层以密封栅，并且氮化物 层在随后的蚀刻工艺中用作阻挡以形成连接塞接触。
在本实施例中，形成硅化钩层25以具有负倾斜的轮廓（g卩，下切轮廓)， 由此可减少在再氧化工艺期间硅化鸨层25的额外的侧壁扩张。
图4是图示根据本发明的一个实施例的包括在栅中的硅化钨层的蚀刻 轮廓的横截面视图的显微图像。如图所示，硅化钨层具有以下切形状的负倾 斜蚀刻轮廓。
图5是图示半导体器件显微图像，其中在根据本发明的一个实施例的栅 形成后，形成了连接塞接触孔。如图所示，栅的硅化钨层的侧壁没有扩张， 由此其侧壁在连接塞接触工艺（例如，自对准接触工艺）期间不受损伤。本实施例描述了具有阶梯栅化阵列凹陷（STAR)结构的栅的半导体器 件的制作工艺，其可通过在突起有源区和凹陷有源区之上形成栅而增加沟道 长度。但是本实施例可应用到如凹陷栅工艺和平面栅工艺的其它制作工艺。 此外，虽然在本实施例中硅化钨层作为栅材料的实例，但可使用其它硅化物 材料。
栅的硅化钩层被形成为具有下切形状的负轮廓，由此在再氧化工艺期 间，可减少硅化钨层的侧壁的过度扩张。结果，当执行随后的自对准接触工 艺时，钨层更不易于暴露，由此有可能减少在硅化钨层和随后的连接塞接触 之间的短路事件的出现。
本申请包含涉及于2005年6月30日在韩国专利局提交的韩国专利申请 No. KR2005-58741的主题内容，其全部内容通过引用合并与此。
虽然已关于某些优选实施例描述了本发明，但对于本领域的技术人员明 显的是，在不离开在所附权利要求中限定的本发明的精神和范围内，可对本 发明进行各种变化和修改。
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