形成接触结构的方法和使用接触结构制造的半导体器件
阅读：365发布：2021-10-25
专利汇可以提供形成接触结构的方法和使用接触结构制造的半导体器件专利检索，专利查询，专利分析的服务。并且本 发明 提供了形成 接触 结构的方法以及使用该接触结构制造的 半导体 器件。接触结构的形成可以包括在衬底上形成第一成型图案，形成绝缘层以至少 覆盖 第一成型图案的 侧壁 ，形成第二成型图案以覆盖绝缘层的侧壁并且与第一成型图案隔开，移除第一和第二成型图案之间的绝缘层的部分以形成孔，以及在第一和第二成型图案之间形成绝缘图案，以及在孔中形成接触图案。，下面是形成接触结构的方法和使用接触结构制造的半导体器件专利的具体信息内容。
1.一种形成接触结构的方法，包括：
在衬底上形成第一成型图案；
形成绝缘层以至少覆盖所述第一成型图案的侧壁；形成第二成型图案以覆盖所述绝缘层的侧壁并且与所述第一成型图案隔开；
移除所述第一和第二成型图案之间的所述绝缘层的一部分以形成孔和绝缘图案；以及在所述孔中形成接触图案，其中通过所述第一和第二成型图案的侧壁以及所述绝缘图案的侧壁限定所述孔。
2.一种制造半导体器件的方法，包括：
在半导体衬底上形成具有第一开口的第一成型图案；
形成绝缘层以至少覆盖所述第一开口的侧壁；
形成第二成型图案以填充具有由所述绝缘层覆盖的所述侧壁的所述第一开口的剩余部分；
移除所述绝缘层的一部分以形成由所述第一和第二成型图案的侧壁限定的第二开口；
以及
在所述第二开口中形成接触图案。
3.根据权利要求2所述的方法，进一步包括：在形成所述第一成型图案之前，在所述半导体器件上形成开关器件；和
形成被电气地连接至所述开关器件并且具有由绝缘材料包围的侧壁的导电塞，其中所述导电塞被电气地连接至所述接触图案。
4.根据权利要求3所述的方法，其中形成所述开关器件和所述导电塞包括：
在所述半导体衬底中形成第一杂质区域；
在具有所述第一杂质区域的所述半导体衬底上形成层间绝缘层；
对所述层间绝缘层进行构图，并且形成暴露所述第一杂质区域的孔；
在所述孔中形成半导体图案，所述半导体图案具有第二杂质区域，所述第二杂质区域具有不同于所述第一杂质区域的导电型；以及
在所述半导体图案上并且在所述孔中形成导电塞。
5.根据权利要求4所述的方法，其中所述导电塞被形成为部分地填充所述孔，其中形成所述导电塞的所述孔的剩余部分被定义为所述第一开口，并且具有所述第一开口的所述层间绝缘层被定义为所述第一成型图案。
6.根据权利要求3所述的方法，其中所述第一开口部分地暴露所述导电塞。
7.根据权利要求2所述的方法，其中当从平面图中看时所述第一开口具有线或者孔形状。
8.根据权利要求2所述的方法，其中所述接触图案包括导电材料层。
9.根据权利要求8所述的方法，进一步包括在所述接触图案上形成数据存储元件。
10.根据权利要求9所述的方法，进一步包括，在形成所述数据存储元件之前，部分地蚀刻所述接触图案以便部分地填充所述第二开口。
11.根据权利要求10所述的方法，其中所述数据存储元件填充所述第二开口和被部分地蚀刻的接触图案。
12.根据权利要求9所述的方法，进一步包括，在形成所述数据存储元件之前，形成具有部分地暴露所述接触图案的第三开口的上成型图案。
13.根据权利要求12所述的方法，其中通过所述上成型图案包围所述数据存储元件的侧壁的至少一部分。
14.根据权利要求2所述的方法，其中所述接触图案包括导电材料层和数据存储材料层中的至少一个。
15.根据权利要求2所述的方法，其中对所述绝缘层进行构图包括：
形成掩模以部分地暴露所述绝缘层；和
选择性地蚀刻被部分地暴露的绝缘层。
16.一种半导体器件，包括：
半导体衬底；
第一成型图案，形成在半导体衬底上，且具有第一开口；
绝缘层，至少覆盖所述第一开口的侧壁；
第二成型图案，填充具有由所述绝缘层覆盖的侧壁的所述第一开口的剩余部分；
第二开口，通过移除所述绝缘层的一部分形成，且由所述第一和第二成型图案的侧壁限定；以及
接触图案，形成在所述第二开口中。
17.根据权利要求16所述的器件，进一步包括数据存储元件，所述数据存储元件被布置在所述接触图案上。
18.根据权利要求17所述的器件，进一步包括上成型图案，所述上成型图案具有部分地暴露所述接触图案的顶表面的开口。
19.根据权利要求16所述的器件，其中所述接触图案包括导电材料层和数据存储材料层中的至少一个。
形成接触结构的方法和使用接触结构制造的半导体器件
相关申请的交叉引用
[0002] 技术领域
[0003] 本领域一般地涉及半导体器件和半导体器件制造，并且更具体地，涉及存储器器件和存储器器件制造的方法。
[0004] 背景技术
[0005] 近年来，已经利用低功率小型半导体器件。因此，已经对用于小型化半导体器件的元件的方法进行了研究。
[0006] 在半导体器件中形成接触结构的方法已经包含在半导体衬底的导电区上形成绝缘层和接触孔。形成在半导体衬底上的这些集成电路存储器器件将数据存储在多个存储器单元中。存储器单元分别被布置在具有相应的字线和位线的行和列中。总体上来说，导电字线和位线是允许存储器单元进行数据存储和取回的地址线。诸如电容器的数据存储元件和诸如二极管和晶体管的开关器件被电气地耦合在一起以形成存储器单元。因此，具有各种几何形状的接触区域和硅和非硅材料已经被用于耦合数据存储元件和开关器件。然而，大的接触面积限制了减少半导体器件尺寸和功率消耗的努力。
[0007] 发明内容
[0008] 各种实施例提供形成能够最小化相互接触的结构之间的界面面积的接触结构的方法。各种实施例还提供制造使用此种接触结构的半导体器件和使用接触结构的半导体器件的方法。
[0009] 根据某些实施例，形成接触结构的方法包括在衬底上形成第一成型图案。形成绝缘层以至少覆盖第一成型图案的侧壁。形成第二成型图案以覆盖绝缘层的侧壁并且与第一成型图案隔开。通过移除第一和第二成型图案之间的绝缘层的一部分形成绝缘图案和孔。在孔中形成接触图案。
[0010] 通过第一和第二成型图案的侧壁和绝缘图案的侧壁限定孔。
[0011] 根据其它的实施例，制造半导体器件的方法包括在半导体衬底上形成具有第一开口的第一成型图案。形成绝缘层以至少覆盖第一开口的侧壁。形成第二成型图案以填充具有通过绝缘层覆盖的侧壁的第一开口的剩余部分。移除一部分绝缘层以形成由第一和第二成型图案的侧壁限定的第二开口。在第二开口中形成接触图案。
[0012] 在形成第一成型图案之前，该方法可以进一步包括在半导体衬底上形成开关器件。其后，导电塞被形成为被电气地连接至开关器件。导电塞可以具有由绝缘材料围绕的侧壁。导电塞可以被电气地连接至接触图案。
[0013] 开关器件和导电塞的形成可以包括在半导体衬底中形成第一杂质区域。层间绝缘层可以被形成在具有第一杂质区域的半导体衬底上。层间绝缘层可以被构图以形成暴露第一杂质区域的孔。半导体图案可以被形成在孔中。半导体图案可以具有第二杂质区域，该第二杂质区域具有不同于第一杂质区域的导电类型。导电塞可以被形成在半导体图案上并且形成在孔中。
[0014] 可以形成导电塞以部分地填充孔。其中形成导电塞的孔的剩余部分可以被定义为第一开口，并且具有第一开口的层间绝缘层可以被定义为第一成型图案。第一开口可以部分地暴露导电塞，并且当从平面视图查看时可以具有线形状或者孔形状。
[0015] 接触图案可以包括导电材料层。此外，该方法可以进一步包括在接触图案上形成数据存储元件。在形成数据存储元件之前，该方法可以进一步包括部分地蚀刻接触图案以部分地填充第二开口。这里，数据存储元件可以填充第二开口和被部分地蚀刻的接触图案。在形成数据存储元件之前，该方法可以进一步包括形成具有部分地暴露接触图案的第三开口的上成型图案。可以由上成型图案包围数据存储元件的侧壁的至少一部分。
[0016] 接触图案可以包括导电材料层和数据存储材料层中的至少一个。
[0017] 对绝缘层的构图可以包括形成掩模以部分地暴露绝缘层。可以选择性地蚀刻被部分地暴露的绝缘层。
[0018] 根据其它的实施例，半导体器件包括半导体衬底和被布置在半导体衬底上的隔开的第一和第二成型图案。由第一和第二成型图案界定绝缘图案。由第一和第二成型图案的侧壁界定接触图案。
[0019] 器件可以进一步包括被布置在接触图案上的数据存储元件。
[0022] 下面参考附图详细地进一步描述各种实施例。应理解的是，为了清楚可能已经放大了附图的各个方面：
[0023] 图1是使用二极管作为开关器件的存储器单元的等效电路图；
[0024] 图2是使用晶体管作为开关器件的存储器单元的等效电路图；
[0025] 图3A至图11B是根据各种实施例的半导体器件的图；
[0026] 图12A至图15B是根据其它的实施例的半导体器件的图；
[0027] 图16A至图17B是根据另外的实施例的半导体器件的图；
[0028] 图18是根据另外的实施例的半导体器件的透视图；以及
具体实施方式
[0030] 现将参考其中示出一些实施例的附图来更加全面地描述各种实施例。然而，本发明可以以许多不同的形式来实现并且不应被理解为限于此处阐述的各实施例。而是，这些实施例被提供从而该公开是彻底的和完整的，并且这些实施例将会完全地将本发明的保护范围传达给本领域的技术人员。在附图中，为了清楚可能放大层和区域的尺寸和相对尺寸。附图中同样的附图标记表示同样的元件，从而将会省略对它们的描述。
[0031] 将理解的是，在将元件或层称为“在另一元件或层上”、“连接至”或“耦合至”另一元件或层时，其能够直接在另一元件或层上，直接连接或耦合至另一元件或层，或者可以存在中间的元件或层。相反地，当元件被称为“直接在另一元件或层上”、“直接连接至”或“直接耦合至”另一元件或层时，不存在中间的元件或层。如此处使用的术语“和/或”包括关联的列出项目的一个或多个的任何和 所有组合。
[0032] 将理解的是，尽管这里可能使用术语第一、第二、第三等来描述各种不同的元件、组件、区域、层和/或部件，但是这些元件、组件、区域、层和/或部件不应受到这些术语的限制。这些术语仅用于使一个元件、组件、区域、层或部件区别于另一区域、层或部件。因此，在不偏离示例性实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部件可以被称为第二元件、组件、区域、层或部件。
[0033] 为了便于描述，此处可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，以描述如图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了图中示出的取向之外，该空间相对术语意欲涵盖使用或操作中的器件的不同取向。例如，如果图中的器件翻转，则被描述为在其他元件或特征“下方”或“下面”的元件将取向为在其他元件或特征“上方”。因此，示例性术语“下方”可以涵盖上方和下方的取向。器件可以以其他方式取向(旋转90度或处于其他取向)并且相应地解释此处使用的空间相对描述。 [0034] 此处使用的术语用于描述特定示例实施例并且不意在成为本发明的限制。如这里所使用的，单数形式意在包括复数形式，除非上下文另外清楚地指出。将进一步理解的是，术语“包括”当在本申请说明书中使用时，描述了所述特征、整体、步骤、操作、元件和/或组件的存在，但不应排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。
[0035] 此处参考示意性说明理想化的示例实施例(和中间结构)的横截面图来描述示例实施例。由此，可以预计的是，由从示出的形状的变化是例如制造技术和/或公差的结果。因此，示例实施例不应被解释为限于此处所示的区域的特定形状，而是包括由例如制造导致的 形状偏差。例如，被示出为矩形的注入区域在其边缘处通常具有圆弧的或曲线化的特征和/或注入浓度梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的掩埋区域可以导致掩埋区域与进行注入所通过的表面之间的区域中的一些注入。因此，图中示出的区域在本质上是示意性的，并且其形状不意在说明器件的区域的实际形状并且不意在限制本发明的保护范围。
[0036] 除非另有定义，这里使用的所有术语(包括技术和科学术语)具有与本发明属于的领域的技术人员共同地理解的相同的意义。将会进一步理解的是，诸如在共同地使用的字典中定义的术语的术语应被解释为具有与在相关技术的背景下的它们的意义一致的意义并且将不在理想化或者过度形式的意义上解释，除非在这里这样地进行了定义。 [0037] 图1是使用二极管作为开关器件的存储器单元的等效电路图。存储器器件可以包括在单元阵列区域中相互交叉的字线WL1和位线BL1。存储器单元Cp1可以提供在字线WL1和位线BL1之间的交叉点处。存储器单元Cp1可以包括电气地相互连接的数据存储元件Rp1和二极管D。数据存储元件Rp1的一端可以电气地连接至二极管D的P型半导体区域，并且数据存储元件Rp1的另一端可以电气地连接至位线BL1。而且，二极管D的N型半导体区域可以电气地连接至字线WL1。
[0038] 图2是使用晶体管作为开关器件的存储器单元的等效电路图。存储器器件可以包括相互交叉的字线WL2和位线BL2。存储器单元Cp2可以提供在字线WL2和位线BL2之间的交叉点处。存储器单元Cp2可以包括电气地连接至位线BL2的数据存储元件Rp2，和电气地连接至数据存储元件Rp2的开关器件。开关器件可以是具有栅电极、源极区域、以及漏极区域的存取MOS晶体管TA。在这样的情况下，数据存储元件Rp2的一端可以电气地连接至存取MOS晶体管TA的漏 极区域，并且数据存储元件Rp2的另一端可以电气地连接至位线BL2。而且，存取MOS晶体管TA的栅电极可以电气地连接至字线WL2。
[0040] 在下文中，将会描述形成将数据存储元件Rp1和Rp2和开关器件D和TA电气地连接的接触的方法和制造使用该接触的半导体器件的方法。
[0041] 首先，现在将会参考图3A至图8D描述根据某些实施例的制造半导体器件的方法。具体地，图3A、图4A、图5A、图6A、图7A以及图8A是示出根据某些实施例制造半导体器件的方法的平面图；并且图3B、图4B、图5B、图5C、图6B、图7B、图8B、图8C以及图8D是示出根据某些实施例制造半导体器件的方法的横截面图。在图3B、图4B、图5B、图6B、图7B以及图8B中，参考字符“A”表示沿着图3A、图4A、图5A、图6A、图7A以及图8A的线I-I’截取的区域，并且参考字符“B”表示沿着图3A、图4A、图5A、图6A、图7A以及图8A的线II-II’截取的区域。
[0042] 参考图3A和图3B，可以制备第一导电型的半导体衬底1。限定了多个有源区域3a的隔离区域3s可以形成在半导体衬底1的预定的区域中。可以使用浅沟道隔离(STI)技术形成隔离区域3s。可以将有源区域3a限定为一个与另一个基本上平行。
[0043] 根据各种实施例，半导体衬底1可以是具有单晶半导体主体层的绝缘体上硅(SOI)衬底。在这样的情况下，可以通过下述工艺来代替形成隔离区域3s的工艺，即对单晶半导体主体层进行构图以形成单晶半导体主体图案并且用绝缘材料层填充单晶半导体主体图案之 间的空间。而且，单晶半导体主体图案可以对应于有源区域3a。
[0044] 不同于第一导电型的第二导电型的杂质离子可以被注入有源区域3a中，从而形成第二导电型的第一杂质区域6。结果，隔离区域3s可以用于相互电气地隔离第二导电型的第一杂质区域6。第一导电型可以是P型，并且第二导电型可以是N型。相反地，第一导电型可以是N型，并且第二导电型可以是P型。第一杂质区域6中的每一个可以对应于图1的字线WL1。
[0045] 层间绝缘层9可以形成在具有第一杂质区域6的半导体衬底1的整个表面上。层间绝缘层9可以是二氧化硅层。可以对层间绝缘层9进行构图，从而形成暴露第一杂质区域6的预定区域的多个孔9h。当从平面图看时孔9h可以具有圆形。然而，孔9h不限于圆形。
例如，当从平面图看时，孔9h可以具有诸如矩形或者椭圆形的其它各种形状中的一个。 [0046] 半导体图案16可以被形成在孔9h中。例如，可以使用外延技术形成半导体图案
16。第二杂质区域12和第三杂质区域14可以被顺序地堆积在半导体图案16中。例如，可以将第二导电型的杂质离子注入半导体图案16中以形成第二杂质区域12，而将第一导电型的杂质离子注入半导体图案16中以形成第三杂质区域14。第二杂质区域12可以具有比第一杂质区域6低的掺杂浓度。因此，第二和第三杂质区域12和14可以组成单元二极管。
例如，当从平面图看时，孔9h可以具有诸如矩形或者椭圆形的其它各种形状中的一个。 [0046] 半导体图案16可以被形成在孔9h中。例如，可以使用外延技术形成半导体图案
16。第二杂质区域12和第三杂质区域14可以被顺序地堆积在半导体图案16中。例如，可以将第二导电型的杂质离子注入半导体图案16中以形成第二杂质区域12，而将第一导电型的杂质离子注入半导体图案16中以形成第三杂质区域14。第二杂质区域12可以具有比第一杂质区域6低的掺杂浓度。因此，第二和第三杂质区域12和14可以组成单元二极管。
[0047] 同时，第二和第三杂质区域12和14可以具有相同的导电型，例如，第一导电型。在这样的情况下，第二和第二杂质区域6和12可以组成单元二极管。
[0048] 单元二极管电极18可以形成在半导体图案16上。单元二极管电极18可以欧姆接触半导体图案16的第三杂质区域14。例如， 单元二极管电极18可以是由诸如钴硅化物层、镍硅化物层、或者钛硅化物层的金属硅化物层形成。
[0049] 导电缓冲层21可以形成在二极管电极18上。导电缓冲层21可以由诸如钨的金属材料形成。导电缓冲层21可以形成在孔9h中。在这里，导电缓冲层21可以被定义为“导电塞”。
[0050] 同时，导电塞21中的每一个可以包括具有不同的电阻率的区域。例如，导电塞21中的每一个可以包括具有第一电阻率的第一区域和具有高于第一电阻率的第二电阻率的第二区域。第二区域可以被布置在第一区域中。换言之，导电塞21的上区域可以是高电阻区域，而导电塞21的下区域可以是低电阻区域。导电塞21的形成可以包括在孔9h中形成导电材料层和在导电材料层的上区域中形成导电氮化物层。导电材料层可以是钛层、钨层、或者钽层。可以使用用于增加导电材料层的表面的电阻的工艺，例如，氮化工艺形成导电氮化物层。而且，导电氮化物层可以由具有比导电材料层高的电阻率的材料形成。同时，导电塞21可以由不同种类的材料层形成。例如，导电塞21中的每一个可以包括被顺序地堆积的第一导电层和第二导电层。第二导电层可以具有比第一导电层高的电阻率。例如，导电塞21中的每一个可以包括下述层中的至少两层，所述层包括Ti层、Si层、Ta层、Mo层、W层、Ru层、Ta层、TiW层、TiN层、TiON层、TiAlN层、TiAlON层、TiSiN层、TiBN层、WN层、WON层、WSiN层、WBN层、WCN层、TaN层、TaON层、TaAlN层、TaSiN层、TaCN层、MoN层、MoSiN层、MoAlN层、NbN层、ZrSiN层、ZrAlN层、TiC层、TiCN层、TiSi层、TaSi层、CoSi层、NiSi层、导电碳族层、和/或Cu族层。在这里，所述至少两层的上层可以具有比其下层高的电阻率。
[0051] 参考图4A和图4B，具有第一开口24h的第一成型图案24可以形成在具有导电塞21的半导体衬底1上。第一成型图案24可以形成为跨过杂质区域6的线的形状。而且，当从平面图看时第一开口 24h可以具有线形。
[0052] 第一成型图案24中的每一个可以被形成为部分地覆盖导电塞21中相邻的导电塞。即，被布置在第一杂质区域6中的一个上的导电塞21中的两个相邻的导电塞可以被第一成型图案24中的相应的一个部分地覆盖。第一成型图案24可以包括二氧化硅层、氮化硅层、和/或氮氧化硅(SiON)层。
[0053] 可以形成绝缘层27以至少覆盖第一开口24h的侧壁。例如，绝缘层27可以覆盖具有第一成型图案24的半导体衬底1的整个表面。绝缘层27可以包括二氧化硅层、氮化硅、和/或氮氧化硅(SiON)层、和/或绝缘碳层。
[0054] 根据各种实施例，绝缘层27可以具有间隔物形状。例如，绝缘层可以形成在具有第一成型图案24的半导体衬底1的整个表面上并且使用各向异性蚀刻工艺进行蚀刻，从而在第一开口24h的侧壁上形成间隔物。
[0055] 参考图5A和图5B，第二成型层可以形成在绝缘层27上以填充第一开口24h的剩余部分。其后，第二成型层可以被平坦化以形成在第一开口24h中限定的第二成型图案30。例如，第二成型层可以被平坦化直到暴露出第一成型图案，从而形成第二成型图案30。可以使用化学机械抛光(CMP)工艺和/或回蚀刻工艺平坦化第二成型层。或者，可以使用等离子体蚀刻工艺执行第二成型层的平坦化。
[0056] 第二成型图案30可以由与第一成型图案24相同的绝缘材料形成。或者，第二成型图案30可以由不同于第一成型图案24的绝缘材料形成。例如，当第一成型图案24由氮化硅层形成时，第二成型图案30可以由二氧化硅层形成。
[0057] 绝缘层27可以由具有相对于第一和第二成型图案24和30蚀刻选择性的材料层形成。例如，当第一和第二成型图案24和30由氮化硅层和/或二氧化硅层形成时，绝缘层27可以由绝缘碳层形成。或者，当第一和第二成型图案24和30由二氧化硅层形成时，绝缘层27可以由氮化硅层形成。
[0058] 根据各种实施例，图4B的绝缘层可以是图5C的间隔物型绝缘层1027。具体地，可以使用各向异性蚀刻工艺蚀刻图4B的绝缘层27，从而形成图5C的间隔物型绝缘层1027。可以形成第二成型图案1030以填充具有由绝缘层1027覆盖的侧壁的第一开口24h的剩余部分。
[0059] 参考图6A和图6B，掩模33可以形成在具有第二成型图案30的半导体衬底上以部分地暴露绝缘层27。掩模33可以由光阻剂材料形成。
[0060] 根据各种实施例，掩模33可以包括具有相对于第一和第二成型图案24和30以及绝缘层27的蚀刻选择性的硬质掩模。例如，当第一和第二成型图案24和30由二氧化硅层形成并且绝缘层27由绝缘碳层形成时，掩模33可以包括通过使用光刻工艺对氮化硅层进行构图形成的硬质掩模。
[0061] 可以使用掩模33作为蚀刻掩模选择性地蚀刻由掩模33暴露的绝缘层27，从而形成具有暴露导电塞21的第二开口36的绝缘图案27a。例如，当绝缘层27是绝缘碳层时，可以通过诸如通过O2等离子体蚀刻工艺选择性蚀刻绝缘层27。
[0062] 同时，第二开口36可以是由第一和第二成型图案24和30的侧壁和绝缘图案27a的侧壁限定的孔。因此，当从平面图看时，第二开口36中的每一个可以具有矩形。 [0063] 参考图7A和图7B，可以选择性地移除掩模(图6A和图6B中的33)。同时，当掩模33包括例如由氮化硅层形成的硬质掩模时，可以省略掩模33的硬质掩模的移除。 [0064] 第一导电图案39可以形成在第二开口36中。第一导电图案39可以包括Ti层、Si层、Ta层、Mo层、W层、Ru层、Ta层、TiW层、TiN层、TiON层、TiAlN层、TiAlON层、TiSiN层、TiBN层、WN层、WON层、WSiN层、WBN层、WCN层、TaN层、TaON层、TaAlN层、TaSiN层、TaCN层、MoN层、MoSiN层、MoAlN层、NbN层、ZrSiN层、ZrAlN层、TiC层、TiCN层、TiSi层、TaSi层、CoSi层、NiSi层、导电碳族层、Cu族层、以及它们的组合。
[0065] 可以形成第一导电图案39以填充第二开口36。第一导电图案39的形成可以包括在具有第二开口36半导体衬底1的整个表面上形成导电层并且平坦化导电层直到第一和第二成型图案24和30被暴露。可以使用CMP工艺和/或回蚀刻工艺执行导电层的平坦化。因此，可以通过第一和第二成型图案24和30以及绝缘图案27a限定第一导电图案39并且将其电气地连接至导电塞21。
[0066] 当从平面图中看时，第一导电图案39中的每一个可以形成为具有长轴和短轴。第一导电图案39中的每一个的长轴可以跨过第一杂质区域106。
[0067] 参考图8A和图8B，数据存储元件42和第二导电图案45可以顺序地形成在第一导电图案39上。数据存储元件42可以形成为一个与另一个隔开的线的形状。例如，当从平面图中看时，数据存储元件42可以形成为跨过第一杂质区域6的线的形状。或者，数据存储元件42可以形成为一个与另一个隔开的岛的形状。
[0068] 数据存储元件42可以由其电阻随着经过材料层的电流而变化的材料层形成。例如，数据存储元件42可以由其电阻随着材料层的相位而变化的相变材料层形成。相变材料层可以包括Te、Se、Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、P、O和/或C。例如，相变材料层可以由诸如GeSbTe(GST)层的硫族化合物层形成，并且应用于相变存储器单元。
[0069] 第二导电图案45可以包括Ti层、Si层、Ta层、Mo层、W层、Ru层、Ta层、TiW层、TiN层、TiON层、TiAlN层、TiAlON层、TiSiN层、TiBN层、WN层、WON层、WSiN层、WBN层、WCN层、TaN层、TaON层、TaAlN层、TaSiN层、TaCN层、MoN层、MoSiN层、MoAlN层、NbN层、ZrSiN层、ZrAlN层、TiC层、TiCN层、TiSi层、TaSi层、CoSi层、NiSi层、导电碳族层、Cu族层、以及它们的组合。
[0070] 数据存储元件42中的每一个可以对应于图1的数据存储元件Rp1。而且，第二导电图案45中的每一个可以电气地连接至图1的位线BL1或者直接地用作图1的位线BL1。 [0071] 本发明不限于上述实施例而是以不同的形式来实现。在下文中，将会描述上述实施例的变化。
[0072] 可以以图8C的形式实现图8B中所示的上述第一导电图案39和数据存储元件42。 [0073] 参考图8C，在形成图8B的数据存储元件42之前，可以对图8B的第一导电图案39执行额外的蚀刻工艺，从而形成修改的第一导电图案1039以部分地填充第二开口36。其后，可以形成数据存储元件1042以填充第二开口36的剩余部分，并且第二导电图案1045可以形成在数据存储元件1042上。因此，根据图8C的各种实施例，第 二开口36可以填充有第一导电图案1039和数据存储元件1042。
[0074] 根据各种实施例，可以以图8D的形式实现图8B的第一导电图案39和数据存储元件42。
[0075] 参考图8D，可以省略如参考图7A和图7B描述的形成第一导电图案39的工艺，并且数据存储元件2042可以形成在第二开口36中。因此，数据存储元件2042可以填充第二开口36并且电气地连接至导电塞21。上电极2045可以形成在数据存储元件2042上。在这里，导电塞21可以被定义为下电极。
[0076] 根据上述实施例，提供了形成接触结构以最小化两个选择的结构之间的接触面积的方法。尤其地，被提供在第二开口36中的图案可以被定义为“接触图案”，并且可以最小化接触图案的顶面和/或底面与其它的结构之间的界面面积。例如，可以最小化上述数据存储元件42、1042以及2042与底层结构39、1039、以及21之间的接触面积。
[0077] 因此，当本实施例应用于相变存储器器件(PRAM)时，可以通过上述接触图案实现相变存储器器件的相变材料层或者下电极。即，接触图案可以用作接触相变材料层以在电极和相变材料层之间的界面产生焦耳热的相变材料层或者电极，从而减少RPAM的复位电流。
[0078] 本发明不限于上述实施例而是还以图9A至图18中所示的形式实现。在下文中，将会描述上述实施例的变化。
[0079] 首先，将会参考图9A至图11B描述根据其它的实施例的制造半导体器件的方法。具体地，图9A、图10A以及图11A是示出根据其它的实施例制造半导体器件的方法的平面图，并且图9B、图10B 以及图11B是分别对应于图9A、图10A以及图11A的平面图的横截面图。在图9B、图10B以及图11B中，参考字符“C”表示沿着图9A、图10A以及图11A的线III-III’截取的区域，并且参考字符“D”表示沿着图9A、图10A以及图11A的线IV-IV’截取的区域。
[0080] 参考图9A和9B，限定了多个有源区域103a的隔离区域103s可以形成在第一导电型的半导体衬底100的预定区域中。不同于第一导电型的第二导电型的杂质离子可以被注入有源区域103a中，从而形成第二导电型的第一杂质区域106。第一导电型可以是P型，并且第二导电型可以是N型。相反地，第一导电型可以是N型，并且第二导电型可以是P型。层间绝缘层109可以形成在具有第一杂质区域106的半导体衬底100的整个表面上。层间绝缘层109可以由二氧化硅层形成。可以对层间绝缘层109进行构图，从而形成暴露第一杂质区域106的预定的区域的多个孔109h。半导体图案116可以形成在孔109h中并且第二和第三杂质区域112和114可以以基本上与参考图3B描述的相同的方式顺序地堆积在半导体图案116中。为了形成用作开关器件的单元二极管，第二和第三杂质区域112和114中的至少一个可以形成为具有不同于第一杂质区域106的导电型。单元二极管电极118和导电塞121可以形成在半导体图案16上。
[0081] 第一成型图案124可以形成在具有导电塞121的半导体衬底1上以使一个与另一个隔开。第一成型图案124之间的空间可以被定义为第一开口。当从平面图中看时，第一成型图案124中的每一个可以部分地覆盖导电塞121。根据上述实施例，描述了图4A和图4B的第一成型图案24可以形成为跨过第一杂质区域6的线的形状。然而，根据本实施例，图9A和图9B的第一成型图案124可以形成为与第一杂质区域106平行的线的形状。 [0082] 间隔物型绝缘层127可以形成在第一成型图案124的侧壁上。然而，本发明不限于此，并且绝缘层127可以形成为具有第一成 型图案124的半导体衬底100的整个表面上的基本上均匀的厚度。绝缘层127可以包括二氧化硅层、氮化硅层、和/或氮氧化硅(SiON)层、和/或绝缘碳层。
[0083] 其后，第二成型图案130可以形成在第一成型图案124之间。即，第二成型图案130中的每一个可以布置在一对成型图案124之间。而且，绝缘层127可以插入在第一和第二成型图案124和130之间。绝缘层127可以由具有相对于第一和第二成型图案124和130的蚀刻选择性的材料层形成。
[0084] 参考图10A和图10B，可以蚀刻绝缘层127的预定区域，从而形成具有暴露导电塞121的第二开口136的绝缘图案127a。可以使用与形成图6A和图6B的掩模33的方法基本相同的方法形成用于形成第二开口136的掩模(未示出)。在这样的情况下，用于形成第二开口136的掩模可以包括跨过第一和第二成型图案124和130的线形图案。在移除掩模之后，可以以与参考图7A和图7B描述的基本相同的方式将接触图案(即，第一导电图案
139)形成在第二开口136中。
139)形成在第二开口136中。
[0085] 当从平面图中看时，第一导电图案139中的每一个可以被形成为具有长轴和短轴。第一导电图案139中的每一个的长轴可以基本上平行于第一杂质区域106。
[0086] 参考图11A和图11B，上成型图案141可以形成为具有部分地暴露第一导电图案139的第三开口141a。即，上成型图案141可以形成为部分地覆盖第一导电图案139，并且第三开口141a中的每一个可以部分地暴露第一导电图案139。上成型图案141可以由诸如二氧化硅层或者氮化硅层的绝缘材料层形成。
[0087] 上成型图案141中的每一个可以具有如图11A和图11B中所示的线形。然而，本发明不限于此并且上成型图案141可以被形成 为具有部分地暴露第一导电图案139的多个孔。
[0088] 数据存储元件142可以形成在由上成型图案141暴露的第一导电图案139上。例如，数据存储材料层可以形成在具有上成型图案141的半导体衬底100上并且被平坦化直到暴露出上成型图案141的上表面，从而形成数据存储元件142。第二导电图案145可以形成在数据存储元件142上。数据存储元件142可以由如参考图8B描述的相变材料层形成。
[0089] 尽管描述了数据存储元件142限定在第三开口141a中，但是本发明不限于此。例如，数据存储元件142可以形成为填充第三开口141a并且部分地覆盖上成型图案141的顶表面。
[0090] 在下文中，将会参考图12A至图15B描述根据其它的实施例的制造半导体器件的方法。具体地，图12A、图13A、图14A以及图15A是示出根据其它的实施例制造半导体器件的方法的平面图，并且图12B、图13B、图14B以及图15B是与图12A、图13A、图14A以及图15A的平面图相对应的横截面图。在图12B、图13B、图14B以及图15B中，参考字符“E”表示沿着图12A、图13A、图14A以及图15A的线V-V’截取的区域，并且参考字符“F”表示沿着图12A、图13A、图14A以及图15A的线VI-VI’截取的区域。
[0091] 参考图12A和图12B，限定了多个有源区域203a的隔离区域203s可以形成在第一导电型的半导体衬底200的预定区域中。不同于第一导电型的第二导电型的杂质离子可以被注入有源区域203a中，从而形成第二导电型的第一杂质区域206。第一导电型可以是P型，并且第二导电型可以是N型。相反地，第一导电型可以是N型，并且第二导电型可以是P型。具有暴露第一杂质区域206的多个第一开口209h的第一成型图案209可以形成在具有第一杂质区域206的半导体衬底200的整个表面上。尽管第一开口209h中的每一个可以具有如图 12A中所示的圆形，但是本发明不限于此。例如，第一开口209h中的每一个可以具有其它各种形状中的一个，诸如矩形或者椭圆形。即，第一开口209h可以是相互隔开的孔。
[0092] 半导体图案216可以形成在第一开口209h中并且可以使用与参考图3B描述的基本相同的方法将第二和第三杂质区域212和214顺序地堆积在半导体图案216中。为了形成用作开关器件的单元二极管，第二和第三杂质区域212和214中的至少一个可以形成为具有不同于第一杂质区域206的导电型。单元二极管电极218和导电塞221可以形成在半导体图案216上和第一开口209h中。导电塞221的顶表面可以被布置为低于第一成型图案209的顶表面。
[0093] 参考图13A和图13B，绝缘材料层可以形成在具有导电塞221的半导体衬底200的整个表面上，并且第二成型层可以形成在绝缘材料层上以填充第一开口209h的剩余部分。然后，第二成型层和绝缘材料层可以被平坦化直到第一成型图案209的顶表面被暴露。结果，第二成型图案230可以被形成在导电塞221上以填充第一开口209h的剩余部分，并且可以形成绝缘层227以覆盖第二成型图案230的侧壁和底表面。即，绝缘层227可以被插入在第二成型图案230和第一成型图案209之间以及第二成型图案230和导电塞221之间。 [0094] 参考图14A和图14B，掩模233可以形成为具有暴露绝缘层227的预定区域的掩模开口233a。掩模233可以具有平行于第一杂质区域206的线形。
[0095] 可以使用第一和第二成型图案209和230以及掩模233作为蚀刻掩模蚀刻绝缘层227，从而形成暴露导电塞221的第二开口236。绝缘层227的剩余部分可以被定义为绝缘图案227a。
[0096] 参考图15A和图15B，掩模233可以被移除并且可以以与 参考图7A和图7B描述的基本相同的方式将第一导电图案239形成在第二开口236中。此后，可以使用与参考图11A和图11B描述的基本相同的方法形成具有部分地暴露第一导电图案239的第三开口241a的上成型图案241。尽管第三开口241a可以具有如图15B中所示的垂直侧壁，但是本发明不限于此并且第三开口241a可以具有像图11B的第三开口141a的倾斜的侧壁。数据存储元件242和第二导电图案245可以形成在由第三开口241a暴露的第一导电图案239的部分上。可以以与参考图8B描述的相同的方式由相变材料层形成数据存储元件242。 [0097] 根据各种实施例，在移除掩模233之后，可以以与参考图8D描述的相同的方式将数据存储元件形成在第二开口236中。在这样的情况下，上成型图案241的形成可以被省略，并且数据存储元件242可以形成为填充第二开口236并且电气地连接至导电塞221。 [0098] 在下文中，参考图16A至图17B描述根据其它的实施例的制造半导体器件的方法。具体地，图16A和图17A是示出根据其它的实施例制造半导体器件的方法的平面图，并且图
16B和图17B是与图16A和图17A的平面图相对应的横截面图。在图16B和图17B中，参考字符“G”表示沿着图16A和图17A的线VII-VII’截取的区域，并且参考字符“H”表示沿着图16A和图17A的线VIII-VIII’截取的区域。
16B和图17B是与图16A和图17A的平面图相对应的横截面图。在图16B和图17B中，参考字符“G”表示沿着图16A和图17A的线VII-VII’截取的区域，并且参考字符“H”表示沿着图16A和图17A的线VIII-VIII’截取的区域。
[0099] 参考图16A和图16B，限定了多个有源区域303a的隔离区域303s可以形成在第一导电型的半导体衬底300的预定区域中。不同于第一导电型的第二导电型的杂质离子可以被注入有源区域303a中，从而形成第二导电型的第一杂质区域306。第一导电型可以是P型，并且第二导电型可以是N型。相反地，第一导电型可以是N型，并且第二导电型可以是P型。
[0100] 层间绝缘层309可以形成在具有第一杂质区域306的半导体衬底300的整个表面上。可以对层间绝缘层309进行构图，从而形 成暴露第一杂质区域306的预定区域的多个孔309h。半导体图案316可以形成在孔309h中并且可以使用与参考图3B描述的基本相同的方法将第二和第三杂质区域312和314顺序地堆积在半导体图案316中。为了形成用作开关器件的单元二极管，第二和第三杂质区域312和314中的至少一个可以形成为具有不同于第一杂质区域306的导电型。单元二极管电极318和导电塞321可以形成在半导体图案316上和孔309h中。
[0101] 第一成型图案324可以形成为具有部分地暴露导电塞321的第一开口324a。第一开口324a可以是相互隔开的孔。当在平面图中看时，第一开口324a中的每一个可以具有圆形、椭圆形、或者矩形。
[0102] 第一开口324a可以部分地重叠导电塞321。例如，第一开口324a的边缘可以跨过导电塞321的中央部分。
[0103] 其后，第二成型图案330可以形成在第一开口324a中并且可以使用与参考图13A和图13B描述的基本相同的方法形成绝缘层327以覆盖第二成型图案330的侧壁和底表面。绝缘层327可以由具有相对于第一和第二成型图案324和330的蚀刻选择性的材料层形成。
[0104] 参考图17A和图17B，可以使用与参考图14A和图14B描述的基本相同的方法蚀刻绝缘层327的预定区域以形成第二开口。而且，可以使用与参考图15A和图15B描述的基本相同的方法将第一导电图案339形成在第二开口中。因此，当从平面图中看时，第一导电图案339的中央部分可以分别被布置在导电塞321的中央中。
[0105] 接下来，可以以与参考图15A和图15B描述的基本相同的方式，形成上成型图案341以具有部分地暴露第一导电图案339的第三开口341a，并且数据存储元件342和第二导电图案345可以顺序地堆积在由第三开口341a暴露的第一导电图案339上。数据存储元件 342可以由如参考图8B描述的相变材料层形成。
[0106] 在下文中，将会参考图18描述根据各种不同的实施例的制造图2中所示的使用晶体管TA作为开关器件的半导体器件的方法。
[0107] 参考图18，限定了有源区域的隔离区域403s可以形成在半导体衬底400中。栅电介质层402和栅电极404可以顺序地堆积在有源区域上以形成栅极图案405。栅极间隔物406可以形成在栅极图案405的侧壁上。第一和第二杂质区域408s和408d可以形成在栅极图案405的两侧上有源区域中。因此，可以形成包括栅极图案405以及第一和第二杂质区域408s和408d的晶体管TA。
[0108] 层间绝缘层409可以形成在具有晶体管TA的半导体衬底400上。其后，可以形成通过层间绝缘层409的导电塞421并且将其电气地连接至第一和第二杂质区域408s和408d中的一个。
[0109] 可以以与参考图3A和图3B描述的获得的结构基本相同的方式处理具有导电塞421的获得的结构。因此，导电塞421可以对应于图3B的导电塞21。具有导电塞421的获得的结构可以进行参考图4A至图8D描述的处理、参考图9A至图11B描述的处理、或者参考图16A至图17B描述的处理。
[0110] 为了应用参考图12A至图15B描述的方法，可以进一步执行部分地蚀刻图18的导电塞421的处理，并且可以对其中部分地蚀刻导电塞421的获得的结构执行参考图13A至图15B描述的处理。
[0111] 例如，可以对具有导电塞421的半导体衬底400执行参考图9A至图10B描述的处理。因此，第一成型图案424和第二成型图案430可以形成在具有导电塞421的半导体衬底400上以彼此隔开。绝缘图案427a可以形成在第一和第二成型图案424和430之间。其后，可 以形成接触图案439以由第一和第二成型图案424和430的侧壁以及绝缘图案427a的侧壁包围。使用图18中的虚线示出第二成型图案430以阐明接触图案439和导电塞421之间的关系。在这里，接触图案439可以对应于图7B、图10B、以及图15B的第一导电图案39、139以及239，顺序地堆积的图8C的第一导电图案1039和数据存储元件1042，或者图
8D的数据存储元件2042。
8D的数据存储元件2042。
[0112] 其后，将会描述根据某些实施例的半导体器件的结构。
[0113] 首先，将会参考图8A和图8B描述根据某些实施例的半导体器件。
[0114] 参考图8A和图8B，可以将限定了多个有源区域3a的隔离区域3s提供在第一导电型的半导体衬底1的预定区域中。隔离区域3s可以是沟道隔离层。有源区域3a可以被基本彼此平行地限定。
[0115] 根据各种实施例，半导体衬底1可以是具有单晶半导体主体层图案的绝缘体上硅(SOI)衬底。在这样的情况下，单晶半导体主体层图案可以对应于有源区域3a，并且与隔离区域3s相对应的绝缘隔离层可以被填充在单晶半导体主体图案之间。
[0116] 不同于第一导电型的第二导电型的第一杂质区域6可以提供在有源区域3a中。第一导电型可以是P型，并且第二导电型可以是N型。相反地，第一导电型可以是N型，并且第二导电型可以是P型。第一杂质区域6中的每一个可以对应于图1的字线WL1。
[0117] 具有暴露第一杂质区域6的孔9h的层间绝缘层9可以形成在具有第一杂质区域6的半导体衬底1的整个表面上。当从平面图中看时孔9h可以具有圆形。然而，孔9h不限于圆形。例如，当从平面图中看时，孔9h可以具有矩形或者椭圆形。
[0118] 半导体图案16可以形成在孔9h中。半导体图案16中的每一个可以包括不同于第一导电型的第二导电型的杂质区域。例如，半导体图案16中的每一个可以包括顺序地堆积的第二杂质区域12和第三杂质区域14。第二杂质区域12可以具有比第一杂质区域6或者第三杂质区域14低的掺杂浓度。第二和第三杂质区域12和14中的至少一个可以具有不同于第一杂质区域6的导电型。因此，可以提供不同的导电型的杂质区域以组成如图1中所示的二极管D。
[0119] 可以将单元二极管电极18提供在半导体图案16上。由诸如钨的金属材料形成的导电塞21可以提供在单元二极管电极18上。导电塞21可以提供在孔9h中。
[0120] 同时，导电塞21中的每一个可以包括具有不同的电阻率的区域。例如，导电塞21中的每一个可以包括具有第一电阻率的第一区域和具有高于第一电阻率的第二电阻率的第二区域。第二区域可以被布置在第一区域中。换言之，导电塞21的上区域可以是高电阻区域，而导电塞21的下区域可以是低电阻区域。例如，导电塞21中的每一个可以包括至少两层下面所述的层，所述层包括Ti层、Si层、Ta层、Mo层、W层、Ru层、Ta层、TiW层、TiN层、TiON层、TiAlN层、TiAlON层、TiSiN层、TiBN层、WN层、WON层、WSiN层、WBN层、WCN层、TaN层、TaON层、TaAlN层、TaSiN层、TaCN层、MoN层、MoSiN层、MoAlN层、NbN层、ZrSiN层、ZrAlN层、TiC层、TiCN层、TiSi层、TaSi层、CoSi层、NiSi层、导电碳族层、和/或Cu族层。在这里，所述至少两层的上层可以具有比其下层高的电阻率。
[0121] 第一成型图案24和第二成型图案30可以提供在具有导电塞21的半导体衬底1上以彼此隔开。绝缘图案27a可以提供在第一和第二成型图案24和30之间。绝缘图案27a可以由具有相对于第一和第 二成型图案24和30的蚀刻选择性的材料层形成。绝缘图案27a可以包括二氧化硅层、氮化硅层、和/或氮氧化硅(SiON)层、和/或绝缘碳层。 [0122] 可以通过第一和第二成型图案24和30的侧壁和绝缘图案27a的侧壁限定间隔物
36。接触图案，例如，第一导电图案39可以提供在间隔物36中。间隔物36可以被定义为孔。第一导电图案39可以包括Ti层、Si层、Ta层、Mo层、W层、Ru层、Ta层、TiW层、TiN层、TiON层、TiAlN层、TiAlON层、TiSiN层、TiBN层、WN层、WON层、WSiN层、WBN层、WCN层、TaN层、TaON层、TaAlN层、TaSiN层、TaCN层、MoN层、MoSiN层、MoAlN层、NbN层、ZrSiN层、ZrAlN层、TiC层、TiCN层、TiSi层、TaSi层、CoSi层、NiSi层、导电碳族层、Cu族层、以及它们的组合。第一导电图案39可以电气地连接至导电塞21.
36。接触图案，例如，第一导电图案39可以提供在间隔物36中。间隔物36可以被定义为孔。第一导电图案39可以包括Ti层、Si层、Ta层、Mo层、W层、Ru层、Ta层、TiW层、TiN层、TiON层、TiAlN层、TiAlON层、TiSiN层、TiBN层、WN层、WON层、WSiN层、WBN层、WCN层、TaN层、TaON层、TaAlN层、TaSiN层、TaCN层、MoN层、MoSiN层、MoAlN层、NbN层、ZrSiN层、ZrAlN层、TiC层、TiCN层、TiSi层、TaSi层、CoSi层、NiSi层、导电碳族层、Cu族层、以及它们的组合。第一导电图案39可以电气地连接至导电塞21.
[0123] 数据存储元件42和第二导电图案45可以顺序地堆积在第一导电图案39上。数据存储元件42可以对应于图1的数据存储元件Rp1，并且第二导电图案45可以电气地连接至图1的位线BL1或者用作位线BL1。
[0124] 数据存储元件42可以形成为相互隔开的线的形状。例如，当从平面图中看时，数据存储元件42可以形成为跨过第一杂质区域6的线的形状。或者，数据存储元件42可以形成为相互隔开的岛的形状。
[0125] 数据存储元件42可以包括Te、Se、Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、P、O、和/或C。例如，数据存储元件42可以由诸如GeSbTe(GST)层的硫族化合物层形成，并且应用于相变存储器单元。
[0126] 根据各种实施例，可以以图8C中所示的形式实现图8B的数据存储元件42和第一导电图案39。参考图8C，可以提供第一导 电图案1039以部分地填充间隔物36。而且，可以提供数据存储元件1042以填充间隔物36的剩余部分。因此，根据图8C的某些实施例，间隔物36可以被填充有第一导电图案1039和数据存储元件1042。即，在间隔物36中可以最小化顺序地堆积的第一导电图案1039和数据存储元件1042之间的界面面积。
[0127] 根据各种不同的实施例，可以以图8D中所示的形式实现图8B的第一导电图案39和数据存储元件42。参考图8D，间隔物36可以被填充有数据存储元件2042来代替图8B的第一导电图案39。
[0128] 在下文中，将会参考图11A和图11B描述根据各种实施例的半导体器件。 [0129] 参考图11A和图11B，第一和第二成型图案124和130可以提供在半导体衬底100上以彼此隔开。绝缘图案127a可以提供在第一和第二成型图案124和130之间。绝缘图案127a可以由具有相对于第一和第二成型图案124和130的蚀刻选择性的材料层形成。可以由第一和第二成型图案124和130的侧壁以及绝缘图案127a的侧壁限定间隔物136。
第一导电图案139可以提供在间隔物136中。间隔物136可以被定义为孔。
第一导电图案139可以提供在间隔物136中。间隔物136可以被定义为孔。
[0130] 可以提供上成型图案141以具有部分地暴露第一导电图案139的开口141a。数据存储元件142可以提供在由开口141a暴露的第一导电图案139上。第二导电图案145可以提供在数据存储元件142上。可以通过上成型图案141包围数据存储元件142的侧壁。 [0131] 根据各种实施例，数据存储元件142可以填充开口141a并且部分地覆盖上成型图案141的顶表面。
[0132] 可以通过孔136和上成型图案141限制第一导电图案139 的顶表面的大小从而能够最小化第一导电图案139和数据存储元件142之间的界面面积。
[0133] 在下文中，将会参考图15A和图15B描述根据各种实施例的半导体器件。 [0134] 参考图15A和图15B，可以将限定了多个有源区域203a的隔离区域203s提供在第一导电型的半导体衬底200的预定区域中。不同于第一导电型的第二导电型的第一杂质区域206可以提供在有源区域203a中。第一导电型可以是P型，并且第二导电型可以是N型。相反地，第一导电型可以是N型，并且第二导电型可以是P型。
[0135] 可以将具有暴露第一杂质区域206的孔209h的第一成型图案209提供在具有第一杂质区域206的半导体衬底200上。半导体图案216可以提供在孔209h中。半导体图案216中的每一个可以包括不同于第一导电型的第二导电型的杂质区域。例如，半导体图案216中的每一个可以包括顺序地堆积的第二杂质区域212和第三杂质区域214。第二和第三杂质区域212和214中的至少一个可以具有不同于第一杂质区域206的导电型。因此，不同的导电型的杂质区域可以组成参考图1描述的二极管D。
[0136] 二极管电极218和导电塞221可以被顺序地堆积在孔209h中和半导体图案216上。导电塞221的顶表面可以被布置为低于第一成型图案209的顶表面。
[0137] 可以将第二成型图案230提供在孔209h中并且与第一成型图案209隔开。绝缘图案227a可以提供在第一和第二成型图案209和230之间。绝缘图案227a可以由具有相对于第一和第二成型图案209和230的蚀刻选择性的材料层形成。
[0138] 可以通过第一和第二成型图案209和230的侧壁和绝缘图案227a的侧壁限定第一导电图案239。第一导电图案239的侧壁可以与导电塞221的侧壁自对准。
[0139] 可以提供上成型图案241以具有部分地暴露第一导电图案239的顶表面的开口241a。例如，可以由上成型图案241暴露第一导电图案239的顶表面的中央部分。其后，数据存储元件242可以被提供为在数据存储元件242和由开口241a暴露的第一导电图案239的顶表面之间形成界面区(area)。第二导电图案245可以提供在数据存储元件242上。第二导电图案245可以电气地连接至存储器器件的位线或者用作位线。
[0140] 第一导电图案239的侧壁可以与导电塞221的侧壁对准。然而，本发明不限于此。例如，可以以与图17A和图17B的第一导电图案339相同的方式形成图15A和图15B的第一导电图案239。换言之，当从平面中看时，图17A和图17B的第一导电图案339的中央部分可以分别布置在导电塞321的中央。
[0141] 在下文中，将会参考图18描述根据各种实施例的半导体器件。参考图18，可以将限定了有源区域的隔离区域403s布置在半导体衬底400中。栅极图案405可以提供在有源区域上。栅极图案405可以包括顺序地堆积的栅电介质层402和栅电极404。第一和第二杂质区域408s和408d可以提供在栅极图案405的两侧上的有源区域中。因此，可以提供包括栅极图案405以及第一和第二杂质区域408s和408d的晶体管TA。晶体管TA可以用作参考图2在上面描述的开关器件。
[0142] 层间绝缘层409可以提供在具有晶体管TA的半导体衬底400上。然后，导电塞412可以布置为通过层间绝缘层409并且被电气地连接至第一和第二杂质区域408s和408d中的一个。
[0143] 第一成型图案424和第二成型图案430可以提供在具有导电塞421的半导体衬底400上并且相互隔开。绝缘图案427a可以提供在第一和第二成型图案424和430之间。可以通过第一和第二成型图案424和430的侧壁以及绝缘图案427a的侧壁限定接触图案
439。当从平面图中看时，接触图案439可以具有长轴和短轴。或者，接触图案439可以具有如图15A和/或图17A中所示的弧形。
439。当从平面图中看时，接触图案439可以具有长轴和短轴。或者，接触图案439可以具有如图15A和/或图17A中所示的弧形。
[0144] 接触图案439可以对应于图8B、图11B、以及图15B的第一导电图案39、139、以及239，参考图8C描述的顺序地堆积的第一导电图案1039和数据存储元件1042，或者参考图
8D描述的数据存储元件2042。
8D描述的数据存储元件2042。
[0145] 可以将与上述实施例中描述的元件基本相同的元件，例如，上成型图案、数据存储元件、以及第二导电图案，选择性地提供在接触图案439上。
[0146] 图19是根据某些实施例的使用存储器单元的电子系统的示意性框图。
[0147] 参考图19，电子系统500可以包括至少一个用作数据存储介质的存储器器件503和被连接至存储器器件503的处理器506。在这样的情况下，存储器器件503可以包括参考图1至图18描述的存储器单元。电子系统500可以用于要求数据存储介质的产品，诸如便携式存储器器件、计算机、数码相机、数字TV、电子字典、以及通信设备。可以将处理器506和存储器器件503安装在板上从而存储器器件503能够用作程序存储器以存储用于执行处理器506的代码和数据。
[0148] 电子系统500可以通过输入/输出器件509与诸如个人计算机(PC)或者计算机网络的其它的电子系统交换数据。输入/输出器件509可以将数据传输到计算机的无线发射机/接收器天线、外围总线、 或者高速数字传输线。使用传统的计算机总线架构不仅可以执行处理器506和存储器器件503之间的数据通信而且可以执行处理器506和输入/输出器件509之间的数据通信。
[0149] 根据某些实施例，提供了形成能够最小化相互接触的结构之间的界面面积的接触结构的方法。使用该方法形成的接触图案可以被用作电极、相变材料层、以及它们的组合中的一个。因此，由于能够最小化相变材料层和电极之间的界面面积，所以能够最小化PRAM的复位电流。
[0150] 前述示出了某些实施例并且不被解释为对其的限制。尽管已经描述了一些实施例，但是本领域的技术人员将会容易地意识到在本质上没有脱离新颖教导和优点的情况下在实施例中可以进行许多的修改。因此，所有这样的修改意在被包括在如权利要求中限定的本发明的保护范围内。因此，将理解的是，前述说明了各种实施例而不被解释为对公开的具体实施例的限制，并且对公开的实施例和其它实施例的修改意在被包括在所附权利要求的保护范围内。
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