半导体器件及其制造方法
阅读：1026发布：2020-07-03
专利汇可以提供半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 涉及 半导体 器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿 电压 低于中间区的 击穿电压 。使 雪 崩击穿现象优选发生在即使在产生雪崩 电流 也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩 电阻 ，即使半导体器件损坏的雪崩电流量。，下面是半导体器件及其制造方法专利的具体信息内容。
1.一种半导体器件，包括：
半导体层，所述半导体层包括第一区域和围绕所述第一区域的第二区域；
多个第一导电类型的第一柱和多个第二导电类型的第二柱，所述第一柱和所述第二柱形成在所述第一区域中的所述半导体层中，第二导电类型是第一导电类型的相反导电类型；
半导体元件，所述半导体元件形成在所述第一区域中的所述半导体层上方；和多个第一导电类型的第三柱和多个第二导电类型的第四柱，所述第三柱和所述第四柱形成在所述第二区域中的所述半导体层中，
其中，所述第一柱和所述第二柱交替布置，
其中，所述第三柱和所述第四柱交替布置，
其中，所述第一柱中的每一个布置在第一沟槽中，所述第一沟槽形成在所述半导体层中，
其中，所述第三柱中的每一个布置在第二沟槽中，所述第二沟槽形成在所述半导体层中，并且
其中，所述第一柱的深度比所述第三柱的深度浅，所述第一柱的深度是所述第一沟槽中的第一导电类型的区域的深度，所述第三柱的深度是所述第二沟槽中的第一导电类型的区域的深度。
2.根据权利要求1所述的半导体器件，
其中，已经形成在所述第一区域中的所述半导体层上方的所述半导体元件包括多个单位单元，
其中，所述单位单元中的每一个包括，
栅电极，所述栅电极经由栅极绝缘膜布置在所述第二柱上方，和
源极区，所述源极区布置在位于所述栅电极的一侧的所述第一柱的上部上方。
3.根据权利要求2所述的半导体器件，
其中，所述单位单元中的每一个的所述源极区与布置在所述单位单元上方的源电极耦合。
4.根据权利要求3所述的半导体器件，进一步包括：
栅极引出部，所述栅极引出部布置在所述第二区域中的所述半导体层上方；和源极引出区，所述源极引出区布置在所述第二区域中的所述半导体层的上部上方，其中，所述栅极引出部与所述栅电极耦合，并且
其中，所述源极引出区与所述源极区耦合。
5.根据权利要求4所述的半导体器件，进一步包括：
栅极引出电极，所述栅极引出电极与所述栅极引出部耦合；和
源极引出电极，所述源极引出电极与所述源极引出区耦合，
其中，所述栅极引出电极和所述源极引出区布置在所述第二区域中。
6.根据权利要求1所述的半导体器件，
其中，在所述第一区域中，在所述第一柱和所述第二柱交替布置的区域下方，包括已经被注入了第二导电类型的杂质的半导体区。
7.根据权利要求6所述的半导体器件，
其中，在所述半导体区中，所述第一柱下方的所述半导体区中的第一导电类型的杂质的浓度低于所述第一柱的第一导电类型的杂质的浓度。
8.根据权利要求1所述的半导体器件，
其中，所述第一区域的雪崩击穿电压低于所述第二区域的雪崩击穿电压。
9.根据权利要求1所述的半导体器件，进一步包括：
多个第一导电类型的第五柱和多个第二导电类型的第六柱，所述第五柱和所述第六柱形成在第三区域中的所述半导体层中，所述第三区域围绕所述第二区域，其中，所述第五柱中的每一个布置在第三沟槽中，所述第三沟槽形成在所述半导体层中，并且
其中，所述第一柱的深度比所述第五柱的深度浅，所述第一柱的深度是所述第一沟槽中的第一导电类型的区域的深度，所述第五柱的深度是所述第三沟槽中的第一导电类型的区域的深度。
10.根据权利要求9所述的半导体器件，进一步包括：
电极，所述电极形成在所述第三区域中的所述半导体层上方。
11.一种制造半导体器件的方法，包括以下步骤：
(a)在第一导电类型半导体层的第一区域中形成多个第一沟槽，并且在围绕所述半导体层的所述第一区域的第二区域中形成多个第二沟槽；
(b)在所述第一沟槽和所述第二沟槽中嵌入第二导电类型的半导体，第二导电类型是第一导电类型的相反导电类型，由此
(b1)在所述第一沟槽中的每一个中形成第一柱，并且形成由所述第一柱之间的所述半导体层构成的第二柱，和
(b2)在所述第二沟槽中的每一个中形成第三柱，并且形成由所述第三柱之间的所述半导体层构成的第四柱；
(c)在所述第一区域中形成半导体元件；和
(d)将第一导电类型的杂质注入到所述第一沟槽中的所述第一柱中的每一个的下部中。
12.根据权利要求11所述的制造半导体器件的方法，
其中，所述步骤(d)是在将所述半导体层中的每一个第一沟槽的底侧向上翻转作为上表面并且保留第二区域被掩膜覆盖的状态下，注入第一导电类型的杂质的步骤。
13.根据权利要求11所述的制造半导体器件的方法，
其中，由于所述步骤(d)的执行，使所述第一柱的深度变得比所述第三柱的深度浅，所述第一柱的深度是所述第一沟槽中的第一导电类型的区域的深度，所述第三柱的深度是所述第二沟槽中的第一导电类型的区域的深度。
14.根据权利要求11所述的制造半导体器件的方法，
其中，所述步骤(c)包括以下步骤
(c1)经由栅极绝缘膜在所述第二柱上方形成栅电极，和
(c2)在位于所述第二柱的一侧的所述第一柱的上部上方形成源极区。
15.根据权利要求14所述的制造半导体器件的方法，进一步包括以下步骤：
(e)形成与所述源极区耦合的源电极。
半导体器件及其制造方法
[0001] 相关申请的交叉参考
技术领域
[0003] 本发明涉及一种半导体器件和制造该半导体器件的方法，本发明适宜用于例如功率半导体器件和制造该功率半导体器件的方法。
背景技术
[0005] 例如，在日本未审专利申请公开No.2007-335844中，公开了一种半导体器件，该半导体器件在单元区和外围区中采用超结结构。那么，具有超结结构的半导体柱区被形成为使得半导体柱区被布置得越靠近单元区和中间区的每个的终端，其深度越会阶梯地减少。
发明内容
[0006] 本发明人等对采用超结结构的新型垂直型功率MOSFET进行了研究和开发，并积极研究对其性能的改善。在上述新型垂直型功率MOSFET的研究和开发的过程中，发现，为了进一步提高采用超结结构的新型垂直功率MOSFET的性能，存在与垂直型功率MOSFET的结构和其制造方法有关的改善空间。
[0008] 本申请所公开的实施例中的典型实施例的概述将简略描述如下。
[0009] 根据本申请所公开的一个实施例的半导体器件包括：形成在第一区域的半导体层中的多个第一导电类型的第一柱，形成在第一区域中的半导体层上方的半导体元件，和形成第二区域的半导体层中的多个第一导电类型的第三柱。那么，每个第一柱的深度制造得比每个第三柱的深度浅，第一柱的深度是第一沟槽中的第一导电类型区的深度，第三柱的深度是第二沟槽中的第一导电类型区的深度。
[0010] 根据本申请所公开的一个实施例的制造半导体器件的方法包括，在第一沟槽和第二沟槽中嵌入第二导电类型的半导体的步骤，第二导电类型是第一导电类型的相反导电类型，由此在第一沟槽中形成第一柱，在第二沟槽中形成第三柱。那么，制造半导体器件的方法进一步包括将第一导电类型的杂质注入到第一沟槽中的第一柱的下部中的步骤。该步骤是在将半导体层中的第一沟槽的底侧向上翻转作为上表面并利用掩膜覆盖第二区域的状态下，将第一导电类型的杂质注入到第一柱中的步骤。
[0011] 根据本申请所公开的下面典型实施例中描述的半导体器件，能提高半导体器件的性能。
[0012] 根据本申请所公开的下面典型实施例中描述的制造半导体器件的方法，能制造具有良好特性的半导体器件。
附图说明
[0013] 图1是示意性示出根据第一实施例的半导体器件的构造的一个实例的平面图。
[0014] 图2是示出根据第一实施例的半导体器件的构造的一个实例的截面图。
[0015] 图3是示出根据第一实施例的半导体器件的p型柱区的构造的一个实例的平面图。
[0016] 图4是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图。
[0017] 图5是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图4的截面图之后的制造过程的截面图。
[0018] 图6是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图5的截面图之后的制造过程的截面图。
[0019] 图7是示出根据第一实施例的半导体器件的制造过程的一个实例的平面图。
[0020] 图8是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图6的截面图之后的制造过程的截面图。
[0021] 图9是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图8的截面图之后的制造过程的截面图。
[0022] 图10是示出根据第一实施例的半导体器件的制造过程的一个实例的平面图。
[0023] 图11是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图9的截面图之后的制造过程的截面图。
[0024] 图12是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图11的截面图之后的制造过程的截面图。
[0025] 图13是示出根据第一实施例的半导体器件的制造过程的一个实例的平面图。
[0026] 图14是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图12的截面图之后的制造过程的截面图。
[0027] 图15是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图14的截面图之后的制造过程的截面图。
[0028] 图16是示出根据第一实施例的半导体器件的制造过程的一个实例的平面图。
[0029] 图17是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图15的截面图之后的制造过程的截面图。
[0030] 图18是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图17的截面图之后的制造过程的截面图。
[0031] 图19是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图18的截面图之后的制造过程的截面图。
[0032] 图20是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图19的截面图之后的制造过程的截面图。
[0033] 图21是示出根据第一实施例的半导体器件的制造过程的一个实例的截面图，即，示出图20的截面图之后的制造过程的截面图。
[0034] 图22是示出根据比较实例的半导体器件中的、p-n结的击穿电压(BVdss)的电荷平衡的一个实例的图。
[0035] 图23是示出由根据第一实施例的半导体器件得到的、p-n结的击穿电压(BVdss)的理想电荷平衡的一个实例的图。
[0036] 图24是示出根据第二实施例的应用实例1的、半导体器件的构造的一个实例的平面图。
[0037] 图25是示出根据第二实施例的应用实例1的、半导体器件的构造的一个实例的截面图。
[0038] 图26是示出根据第二实施例的应用实例2的、半导体器件的构造的一个实例的平面图。
[0039] 图27是示出根据第二实施例的应用实例2的、半导体器件的另一个构造的一个实例的平面图。
[0040] 图28是示出根据第二实施例的应用实例3的、半导体器件的构造的一个实例的截面图。
[0041] 图29是示出根据第二实施例的应用实例4的、半导体器件的构造的一个实例的平面图。
具体实施方式
[0042] 虽然，在下面的实施例中，为了方便起见，当需要时，通过分成多个部分或多个实施例进行描述，但这些不是彼此不相关的，而是彼此相关的，使得一个覆盖了另一个的更改实例、应用实例、详细说明、补充说明等其中的一部分或者全部，除非另有明确规定。另外，在下面的实施例中，在提及构成要素等的数量的情况下(包括单元数、数值、数量/数量、范围等)，其不被限制为特定数字，且其至少可以是和/或不超过该特定数字，除非另有特别明确的规定，且除非原则上明确限制为特定数字。
[0043] 另外，在下面的实施例中，构成要素(还包括单元步骤等)不是必不可少的，除非另有明确的规定，且除非原则上明确认为是必不可少的。同样，在下面的实施例中，当提及构成要素等的形状、它们之间的位置关系等时，将包括基本上相似或类似于该形状等的那些形状等，除非另有明确的规定，且除非原则上明确认为它不是这样的。这同样也适用于上述的元件数量等(单元数、数值、数量/数量、范围等)。
[0044] 在下文中，将基于附图详细描述本发明的实施例。顺便提及，为了描述实施例，在描绘的所有附图中，将相同或相关的数字指定给具有相同功能的构件，并省略其重复描述。另外，在存在多个类似构件(部分)的情况下，存在将符号附加为一般标记的情况，以表示分离的或特定的部分。另外，在下面的实施例中，原则上将不会重复对相同或类似部分的描述，除非另有必要。
[0045] 另外，在用于实施例的附图中，为了便于观察附图，即使在截面图中也存在省略影线的情况。另外，为了便于观察附图，即使在平面图中也存在增加影线的情况。
[0046] 另外，在截面图和平面图中，为了便于理解附图，存在每个部分的尺寸不对应于实际器件的尺寸的情况，且特定部分以相对放大尺寸的方式显示。另外，在示出了对应于平面图的截面图的情况下，为了便于理解附图，存在特定部分以相对放大尺寸的方式显示的情况。
[0047] 第一实施例
[0048] [结构描述]
[0049] 图1是示意性示出根据本实施例的半导体器件的构造的一个实例的平面图。图2是示出根据本实施例的半导体器件的构造的一个实例的截面图。图2所示例的截面对应于例如图1中的截面A-A。根据本实施例的半导体器件(半导体元件)是一种垂直型功率MOSFET(金属氧化物半导体场效应晶体管)。该MOSFET有时称为MISFET(金属绝缘体半导体场效应晶体管)。图3是示出根据本实施例的半导体器件的p型柱区的构造的一个实例的截面图。
[0050] 如图1所示，当从上方在平面图中观察时，根据本实施例的半导体器件(半导体芯片)是矩形的。那么，根据本实施例的半导体器件包括单元区CR、中间区(还称为终端部、末端部等)TR和外围区PER。单元区CR布置在近乎矩形半导体器件的中央部分上，中间区TR被布置为围绕着单元区CR的外周，外围区PER被布置为围绕着中间区TR的外周。在下文中，参考图2将描述半导体器件的各区的构造。
[0051] (1)单元区CR的结构
[0052] 如图2所示，功率MOSFET形成在单元区CR中。该功率MOSFET形成在外延层EPS的主表面上，其中外延层EPS形成在半导体衬底1S上(在图2中，对应于n型半导体区LR)。该外延层EPS包括多个p型柱区(还称为p型柱、柱等)PC1和多个n型柱区(还称为n型柱、柱等)NC1。该p型柱区PC1和n型柱区NC1在X方向上交替布置。周期性布置如此构成的p型柱区PC1和n型柱区NC1的结构，称为超结结构。如图3所示，当从上方在平面图中观察时，p型柱区PC1是线性的形状(在Y方向上具有长边的矩形)。
[0053] 例如，在这里，单元区CR被设计为，使得p型柱区PC1的宽度(X方向上的尺寸)和深度(Y方向上的尺寸)分别与n型柱区NC1的宽度(X方向上的尺寸)和深度(Y方向上的尺寸)相同。
[0054] n型柱区NC1为例如柱形，并由引入的诸如磷(P)、砷(As)等的n型杂质的半导体区(外延层)构成。n型柱区NC1中的n型杂质的浓度为，例如约3.0×1015/cm3。功率MOSFET的漏极区由n型柱区NC1和半导体衬底1S构成。每个n型柱区NC1都夹在两个p型柱区PC1之间。多个n型柱区NC1彼此间隔一个p型柱区PC1的宽度(X方向上的尺寸)而分离布置。
[0055] p型柱区PC1为例如柱形，并由引入p型杂质诸如硼(B)等的半导体区构成。p型柱区PC1中的p型杂质的浓度为，例如约3.0×1015/cm3。每个p型柱区PC1都夹在两个n型柱区NC1之间。多个p型柱区PC1彼此间隔一个n型柱区NC1的宽度(X方向上的尺寸)而分离布置。
[0056] 功率MOSFET形成在其中周期性布置如此构造的p型柱区PC1和n型柱区NC1的结构体(外延层EPS)的主表面上。
[0057] 该功率MOSFET包括经由栅极绝缘膜GOX布置在n型柱区NC1上的栅电极GE。作为栅极绝缘膜GOX，例如，可使用氧化硅膜等。另外，作为栅极绝缘膜GOX，除氧化硅膜之外，例如，可使用介电常数比氧化硅高的高介电常数膜等。另外，作为栅电极GE，例如，可使用多晶硅膜等。
[0058] 沟道区CH布置在栅电极GE两侧上的p型柱区PC1的上部上。源极区SR被布置为包含在每个沟道区CH中。沟道区CH由引入p型杂质诸如硼(B)等的半导体区构成，源极区SR由引入n型杂质诸如磷(P)、砷(As)等的半导体区构成。如上所述，功率MOSFET由n型柱NC1和半导体衬底1S构成。
[0059] 当向功率MOSFET的栅电极GE施加电位时，载流子(电子)经由形成在沟道层CH中的反型层，从源极区SR流向漏极区(n型柱区NC1和半导体衬底1S(LR))。换句话说，电流经由形成在沟道层CH中的反型层，从漏极区(n型柱区NC1和半导体衬底1S(LR))流向源极区SR。
[0060] 在Y方向上延伸的栅电极GE、布置在栅电极GE下面的n型柱区NC1和形成在n型柱区NC1的两侧的上的源极区SR被构成为一个单位单元，并重复布置如此构成的单位单元。多个单位单元彼此并联耦合，并由此形成一个功率MOSFET。
[0061] 另外，从外延层EPS的上表面延伸的并到达沟道区CH的体接触区BC形成在源极区SR的中央部分上。体接触区BC由引入p型杂质诸如硼(B)等的半导体区构成。体接触区BC的杂质浓度被制造得高于沟道区CH的杂质浓度。
[0062] 栅电极GE的上表面和两侧上的侧壁由层间绝缘膜IL覆盖。作为层间绝缘膜IL，例如，可使用氧化硅膜等。移除形成在体接触区BC上的层间绝缘膜IL和位于体接触区BC两侧上的源极区SR，并形成接触孔。源电极SE形成在接触孔和层间绝缘膜IL上。作为源电极SE，可使用包括由例如钛钨膜等构成的阻挡导体膜，和叠置在阻挡导体膜上的并由例如铝膜等构成的主导体膜的叠层膜。
[0063] 因此，源电极SE经由体接触区BC与源极区SR电耦合，同时与沟道区CH电耦合。体接触区BC具有确保与源电极SE欧姆接触的功能，且由于体接触区BC的存在，源极区SR和沟道区CH将以同一电位耦合在一起。
[0064] 因此，能够抑制其中源极区SR用作为发射极区、沟道区CH用作为基极区、n型柱区NC1用作为集电极区的寄生n-p-n双极型晶体管的导通操作。也就是，源极区SR与沟道区CH以同一电位耦合在一起意味着，在寄生n-p-n双极型晶体管的发射极区和基极区之间不会产生电位差，由此，能够抑制寄生n-p-n双极型晶体管的导通操作。
[0065] 表面保护膜PAS布置在源电极SE上，以部分覆盖源电极SE。作为表面保持膜PAS，例如，可使用氧化硅膜等。从表面保护膜PAS暴露源电极SE的部分区域。另外，由例如金属膜等构成的漏电极DE布置在背表面(其上形成外延层EPS的、与主表面相对的表面)上。
[0066] (2)中间区TR的结构
[0067] 如图2所示，栅极引出部GPU、栅极引出电极GPE、源极引出区SPR、源极引出电极SPE等形成在中间区TR中。
[0068] 栅极引出部GPU和栅极引出电极GPE形成在外延层EPS上，其中外延层EPS形成在半导体衬底1S上。源极引出区SPR布置在外延层EPS的上部上。
[0069] 同样在中间区TR中，周期性布置p型柱区PC2和n型柱区NC2。换句话说，如图3所示，在交替布置线性p型柱区PC2和线性n型柱区NC2的矩形区域中，中央的单元区CR的外围区域充当为中间区TR。因此，沿着中间区TR的Y方向延伸的边(图3中的右边和左边)，交替布置线性p型柱区PC2和线性n型柱区NC2。另外，沿着中间区TR的X方向延伸的边(图3中的上边和下边)，交替布置线性p型柱区PC2和线性n型柱区NC2的上端和下端，其中线性p型柱区PC2和线性n型柱区NC2的上端和下端分别从单元区CR向上和向下延伸。
[0070] 以与在单元区CR中周期性布置p型柱区PC1和n型柱区NC1的结构体(外延层EPS)相同的方式，构成以这种方式在中间区TR中周期性布置p型柱区PC2和n型柱区NC2的结构体(外延层EPS)。
[0071] 栅极引出部GPU经由栅极绝缘膜GOX布置在外延层ERS上。同样，沟道区CH布置在栅极引出部GPU的下面。那么，层间绝缘膜IL被布置为覆盖栅极引出部GPU的上表面和两侧上的侧壁，并在层间绝缘膜IL的部分中形成开口，其中通过该开口暴露栅极引出部GPU的上表面的一部分。另外，作为栅极引出部GPU，例如，类似于栅电极GE，可使用多晶硅膜等。
[0072] 然后，将栅极引出电极GPE布置在层间绝缘膜IL上，包括开口的内部。作为栅极引出电极GPE，类似于源电极SE，可使用包括由例如钛钨膜等构成的阻挡导体膜，和叠置在阻挡导体膜上的并由例如铝膜构成主导体膜的叠层膜。
[0073] 在这里，栅极引出部GPU与多个栅电极GE电耦合，并经由栅极引出部GPU将施加到栅极引出电极GPE的栅电压施加到多个栅电极GE中的每个。
[0074] 从单元区CR延伸的沟道区CH形成在外延层EPS的上部上。源极引出区SPR被布置为包含在沟道区CH中。源极引出区SPR类似于源极区SR，由其中引入n型杂质诸如磷(P)、砷(As)等的半导体区(外延层)构成。
[0075] 层间绝缘膜IL布置在外延层EPS的上表面上，以覆盖沟道区CH，并在层间绝缘膜IL中形成开口，通过该开口暴露源极引出区SPR。
[0076] 然后，将源极引出电极SPE布置在层间绝缘膜IL上，包括开口的内部。作为源极引出电极SPE，类似于源电极SE，可使用包括由例如钛钨膜构成的阻挡导体膜，和叠置在阻挡导体膜上的并由例如铝膜等构成的主导体膜的叠层膜。
[0077] 同样在中间区TR中，将由例如氧化硅膜等构成的表面保护膜PAS布置为部分地覆盖栅极引出电极GPE和源极引出电极SPE，并从表面保护膜PAS暴露栅极引出电极GPE的部分区域和源极引出电极SPE的部分区域。
[0078] (3)外围区PER的结构
[0079] 如图2所示，在外围区PER中，形成场板电极(也称为电极、假电极等)FFP。
[0080] 场板电极FFP布置在外延层EPS上，其中外延层EPS形成在半导体衬底IS上。
[0081] 同样在外围区PER中，周期性布置p型柱区PC3和n型柱区NC3。如图3所示，交替布置线性p型柱区PC1和线性n型柱区NC1并也交替布置p型柱区PC2和n型柱区NC2的矩形区域(对应于单元区CR和中间区TR)的外围区域，充当为外围区PER。那么，沿着外围区PER的Y方向延伸的边(图3中的右边和左边)，交替布置沿Y方向延伸的线性p型柱区PC3和线性n型柱区NC3。另外，沿着中间区TR的X方向延伸的边(图3中的上边和下边)，交替布置沿X方向延伸的线性p型柱区PC3和线性n型柱区PC3。
[0082] 另外，外围区PER中的p型柱区PC3和n型柱区NC3(外延层EPS)被设计为分别具有与单元区CR和中间区TR中的p型柱区PC1和PC2和n型柱区NC2和NC3相同的宽度。
[0083] 在外围区PER中，场板电极FFP形成在如此构成的p型柱区PC3和n型柱区NC3(外延层EPS)上(见图2)。作为场板电极FFP，例如，类似于栅电极GE，可使用多晶硅等。该场板电极FFP由层间绝缘膜IL覆盖。由例如氧化硅膜等构成的表面保护膜布置在层间绝缘膜IL上。通过以这种方式提供场板电极FFP，能缓和电场集中并能提高击穿电压。
[0084] 场板电极FFP布置在例如p型柱区PC3和n型柱区NC3之间的边界上方，并类似于p型柱区PC3和n型柱区NC3线性布置。
[0085] 通过将功率MOSFET布置在其中交替布置如上所述的p型柱区(PC1)和n型柱区(NC1)的结构体(超结结构)的主表面上，能在确保高击穿电压时，降低导通电阻。
[0086] 例如，如果在不采用超结结构的情况下，将功率MOSFET布置在n型外延层的主表面上，则必须通过降低该外延层的杂质浓度并延伸在该外延层中形成的耗尽层，确保击穿电压。
[0087] 因此，为了得到高击穿电压，必须加厚杂质浓度低的外延层的厚度。另一方面，如果将杂质浓度低的外延层加厚，则将增加功率MOSFET的导通电阻。也就是，在该功率MOSFET中，击穿电压的提高和导通电阻的减小是一种权衡关系。
[0088] 相比之下，当将功率MOSFET布置在其中交替布置p型柱区(PC1)和n型柱区(NC1)的结构体(超结结构)的主表面上时，从p型柱区(PC1)和n型柱区(NC1)之间的边界区域，即在纵向方向(Z-方向)上延伸的p-n结，耗尽层在横向方向上延伸。因此，为了减小具有超结结构的功率MOSFET的导通电阻，即使在增加充当电流通路的n型柱区NC1的杂质浓度时，耗尽层在横向方向上从在纵向方向(Z方向)上延伸的p-n结延伸，因此能确保击穿电压。
[0089] 通过采用交替布置p型柱区(PC1)和n型柱区(NC1)的结构，能在确保高击穿电压时，减小导通电阻。
[0090] 由于通过周期性布置p型柱区(PC2、PC3)和n型柱区(NC2、NC1)使耗尽层围绕着单元区CR延伸，所以，不仅能在单元区CR中更好地提高击穿电压而且能在中间区TR和外围区PER中更好地提高击穿电压。
[0091] (4)各个区域中的p型柱区(PC1、PC2、PC3)的深度
[0092] 在这里，在本实施例中，在单元区CR中周期性布置p型柱区(PC1)和n型柱区(NC1)的结构体(超结结构)的下面，提供了反掺杂区CD。因此，在单元区CR中的p型柱区(PC1)的下面，抵消了p型杂质的效果，并减小了有效p型杂质浓度。因此，在单元区CR中，p型柱区(PC1)的深度制造得浅。换句话说，单元区中的p型柱区PC1的深度(Z方向上的尺寸，TCR)比中间区TR中的p型柱区PC2的深度(Z方向上的尺寸，TTR)制造得更浅(更浅，即TCR＜TTR)。顺便提及，外围区PER中的p型柱区PC3的深度(Z方向上的尺寸，TPER)与中间区TR中的p型柱区PC2的深度(Z方向上的尺寸，TTR)几乎相同。另外，单元区中的n型柱区NC1的深度(Z方向上的尺寸)、中间区TR中的n型柱区NC2的深度(Z方向上的尺寸)和外围区PER中的n型柱区NC3的深度(Z方向上的尺寸)几乎彼此相同。
[0093] 在这里，p型柱区的深度是指p型杂质区的深度。p型杂质区是指其中p型杂质的浓度为例如至少约1.0×1015/cm3(1E15/cm3)的区域。另外，测量p型柱区的深度的起点是，例如周期性布置p型柱区和n型柱区的结构体(外延层EPS)的前表面。
[0094] 通过以这种方式将单元区CR中的p型柱区PC1的深度(TCR)制造得比中间区TR中的p型柱区PC2的深度(TTR)浅(TCR＜TTR)，能提高雪崩电阻。
[0095] 雪崩电阻表示在由雪崩击穿现象引起的击穿出现之前流动的雪崩电流的允许电流量。将超过电源电压的电压施加到半导体器件并在电压超过雪崩击穿电压时在半导体器件中出现雪崩击穿现象。在该时刻，流到半导体器件的电流称为雪崩电流，在雪崩电流超过功率半导体元件的雪崩电阻(允许电流量)时，半导体器件会损坏。
[0096] 当将雪崩电流操作为上述情况并同时发生雪崩电流的电流集中时，会减小导致击穿发生的雪崩电流，因此会减小雪崩电阻。
[0097] 相比之下，在本实施例中，能缓和(避免)雪崩电流的局部电流集中，因此通过将单元区CR中的p型柱区PC1的深度(TCR)制造得比中间区TR中的p型柱区PC2的深度(TTR)浅(TCR＜TTR)，能提高雪崩电阻。随后将详细描述雪崩电阻的改善。
[0098] 顺便提及，在单元区CR、中间区TR和外围区PER中形成的构件不限制于上述构件，且可布置其他构件。例如，在外围区PER中除了p型柱区PC3以外，可提供保护环等。
[0099] [制造方法的描述]
[0100] 接下来，将描述根据本实施例的半导体器件的制造方法，参考图4至图21，将使根据本实施例的半导体器件的构造变得更加清楚。图4至图21是每个都示出根据本实施例的半导体器件的制造工艺的一个实例的截面图和平面图。根据本实施例的半导体器件通过使用例如所谓的“凹槽填充法”制造。
[0101] 首先，如图4所示，制备半导体衬底IS，其中在主表面(前表面、上表面)上形成由n型半导体层构成的外延层EP1。该半导体衬底IS通过将n型杂质诸如磷(P)、砷(As)等引入到单晶硅中形成。另外，外延层EP1的n型杂质浓度为例如约3.4×1015/cm3，且外延层EP1的厚度为例如约40μm至60μm。
[0102] 然后，如图5所示，在外延层EP1上形成光致抗蚀膜PR，并使其曝光和显影。从而，在外延层EP1上的每个n型柱区(NC1、NC3)形成区(其中将形成n型柱区的区域)中，形成光刻抗蚀膜PR。换句话说，暴露p型柱区(PC1、PC3)形成区的外延层EP1。顺便提及，虽然可同时执行单元区CR(包括中间区TR)和外围区PER的曝光(中间掩膜图案的转录)，但可逐区域地单独执行曝光。
[0103] 然后，通过使用光致抗蚀膜PR作为掩膜蚀刻掉外延层EP1。从而，移除p型柱区(PC1、PC2、PC3)形成区的外延层EP1，并形成沟槽(也称为凹槽)(DT1、DT2、DT3)。然后，如图6所示，由例如灰化等移除该光致抗蚀膜PR。通过使用光致抗蚀膜、硬掩膜等作为掩膜执行蚀刻，将下层膜处理成所需形状称为图案化，其中光致抗蚀膜通过曝光和显影的方式已被处理成所需形状。
[0104] 在这里，如图6和图7所示，形成在单元区CR的外延层EP1中的沟槽由DT1指出，形成在中间区TR的外延层EP1中的沟槽由DT2指出，以及形成在外围区PER的外延层EP1中的沟槽由DT3指出。沟槽DT1和DT2以线的形式在Y方向上延伸，且沟槽DT3以线的形式在Y或X方向上延伸(见图7)。
[0105] 例如，各个沟槽DT1、DT2和DT3的宽度(X或Y方向上的尺寸)和深度(XZ方向上的尺寸)分别为，例如约2μm至约5μm和约40μm至60μm。那么，在邻近沟槽DT1、DT2和DT3之间留下的未移除的外延层EP1的部分充当线性n型柱区NC1、NC2和NC3。n型柱区(NC1、NC2、NC3)的宽度(X方向上的尺寸)为，例如约2μm至约5μm。另外，n型柱区(NC1、NC2、NC3)的深度(Z方向上的尺寸)为，例如约40μm至约60μm。
[0106] 然后，如图8所示，通过例如嵌入式外延生长方法等，在沟槽DT1、DT2和DT3内和在外延层EP1上形成p型外延层EP。也就是，在引入p型杂质的同时生长制造外延层EP。在该时刻，外延层EP从各沟槽DT1、DT2和DT3的底部和侧壁(侧表面)生长，并且各沟槽DT1、DT2和DT3的内部部分嵌有外延层EP。另外，该外延层EP还在位于沟槽之间的外延层EP1上和已嵌有外延层EP的沟槽DT1、DT2和DT3的上部上生长。p型外延层EP的p型杂质浓度为，例如约3.0×1015/cm3。
[0107] 然后，如图9所示，使用例如CMP(化学机械抛光)方法等，通过移除形成在沟槽DT1、DT2和DT3的上部上的外延层EP，将外延层EP嵌入在沟槽DT1、DT2和DT3中。由此，形成线性p型柱区PC1、PC2和PC3。换句话说，外延层EPS由多个p型柱区PC1、PC2和PC3和多个n型柱区NC1、NC2和NC3构成。
[0108] 在单元区CR和中间区TR中，通过执行上述步骤形成其中在X方向上周期性地交替布置在Y方向上延伸的线性p型柱区(PC1、PC2)和在Y方向上延伸的线性n型柱区(NC1、NC2)的结构体。另外，在外围区PER中，在单元和中间区的上边和下边，形成其中在X方向上周期性地交替布置在Y方向上延伸的线性p型柱区PC3和在Y方向上延伸的线性n型柱区NC3的结构体，并在单元和中间区的右边和左边，形成其中在Y方向上周期性地交替布置在X方向上延伸的线性p型柱区PC3和在X方向上延伸的线性n型柱区NC3的结构体(图10)。
[0109] 然后，在外延层EPS的主表面上，形成功率MOSFET、栅极引出部GPU、栅极引出电极GPE、源极引出区SPR、源极引出电极PPE、场板电极FFP等。
[0110] 例如，如图11所示，形成沟道区CH。通过使用例如光刻技术、蚀刻技术等，在沟道区CH形成区中形成具有开口的掩膜。然后，使用掩膜作为掩蔽，通过注入杂质离子形成沟道区CH。作为杂质离子，注入p型杂质诸如硼(B)等的离子。由此，能形成充当沟道区CH的p型半导体区。
[0111] 然后，移除掩膜，在外延层EPS上形成栅极绝缘膜GOX，并在栅极绝缘膜GOX上形成导体膜PF1。通过例如热氧化外延层EPS的前表面，形成作为栅极绝缘膜GOX的氧化硅膜。然后，通过使用例如CVD方法等，在氧化硅膜上沉积多晶硅膜。作为栅极绝缘膜GOX，可使用比氧化硅膜的介电常数高的高介电常数膜诸如氧化铪膜等代替氧化硅膜。另外，可通过例如CVD方法等，形成栅极绝缘膜GOX。
[0112] 然后，如图12所示，在n型柱区NC1上形成栅电极GE。另外，在中间区TR中形成栅极引出部GPU。而且，在p型柱区PC3和n型柱区NC3之间的p-n结上，形成场板电极FFP。例如，在导体膜PF1上形成光致抗蚀膜，该光致抗蚀膜覆盖每个栅电极GE形成区、每个栅极引出部GPU形成区和每个场板电极FFP形成区，并通过使用该光致抗蚀膜作为掩膜蚀刻导体膜PF1。由此，形成栅电极GE、栅极引出部GPU和场板电极FFP。例如，如图13所示，类似于n型柱区PC1，线性形成栅电极GE，并将栅极引出部GPU形成为与多个栅电极GE电耦合。另外，类似于p型柱区PC3，线性形成场板电极FFP。
[0113] 然后，如图14所示，形成源极区SR和源极引出区SPR。例如，通过光致抗蚀膜(未示出)覆盖不同于在外围区PER和中间区TR中形成的源极引出区SPR的区域，并通过使用该光致抗蚀膜和单元区CR中的栅电极作为掩膜，注入n型杂质离子。例如，作为该杂质离子，可注入n型杂质诸如磷(P)、砷(As)等的离子。由此，能形成一个n型半导体区，该n型半导体区将充当为单元区中的栅电极GE之间的源极区SR。另外，能形成另一个n型半导体区，该n型半导体区将充当为中间区TR中的源极引出区SPR。形成在单元区CR中的多个源极区SR与形成在中间区TR中的源极引出区SPR电耦合。
[0114] 然后，形成用于覆盖栅电极GE、栅极引出部GPU和场板电极FFP的层间绝缘膜IL。通过例如CVD方法等，在栅电极GE等上沉积氧化硅膜。然后，在层间绝缘膜IL上，形成在体接触区BC形成区、栅极引出部GPU和源极引出部SPR上具有开口的光致抗蚀膜(未示出)。然后，通过使用该光致抗蚀膜作为掩膜，蚀刻掉形成在源极区SR上的层间绝缘膜IL，该源极区SR位于单元区CR中的相邻的栅电极GE之间，由此形成开口。在该时刻，执行过度蚀刻，使得每个开口的底部位于比外延层EPS的前表面低的位置。由此，从每个开口底部的侧壁暴露源极区SR。另外，通过蚀刻掉形成在中间区TR中的栅极引出部GPU和源极引出区SPR上的层间绝缘膜IL，形成开口。
[0115] 然后，形成覆盖中间区TR和外围区PER的光致抗蚀膜，并通过使用该光致抗蚀膜和层间绝缘膜IL作为掩膜注入杂质离子，由此形成体接触区BC。作为杂质离子，注入p型杂质诸如硼(B)等的离子。由此，能形成充当体接触区BC的p型半导体区。该体接触区BC位于源极区SR的中央部分上，且该体接触区BC的底部达到沟道区CH。顺便提及，体接触区BC的杂质浓度高于沟道区CH的杂质浓度。
[0116] 然后，如图15和图16所示，形成源电极SE、栅极引出电极GPE和源极引出电极SPE。例如，在体接触区BC、栅极引出部GPU和源极引出区SPR上，同时在层间绝缘膜IL上，形成金属膜。通过例如溅射法等形成包括例如钛钨膜和在钛钨膜上叠置的铝膜的叠层膜。然后，图案化该金属膜，以形成源电极SE、栅极引出电极GPE和源极引出电极SPE。单元区CR中的源电极SE与源极区SR和体接触区BC电耦合。中间区TR中的栅极引出电极GPE与栅极引出部GPU电耦合。另外，中间区TR中的源极引出电极SPE与源极引出区SPR电耦合。
[0117] 然后，如图17所示，形成表面保护膜，以覆盖源电极SE、栅极引出电极GPE和源极引出电极SPE。例如，通过CVC方法等，在源电极SE、栅极引出电极GPE和源极引出电极SPE等上，沉积氧化硅膜。然后，图案化表面保护膜PAS，以暴露源电极SE的部分区域、栅极引出电极GPE的部分区域和源极引出电极SPE的部分区域。如此暴露的部分(区域)充当为外部耦合区(例如，栅极垫、源极垫等)。
[0118] 然后，如图18所示，将位于半导体衬底1S的主表面的相反侧(沟槽底侧)上的背表面向上翻转作为上表面，并研磨半导体衬底1S的背表面。研磨半导体衬底1S的背表面，使得半导体衬底1S的厚度和外延层EPS的厚度总计达例如约50μm至约60μm，以使半导体衬底IS变薄。通过该研磨，将半导体衬底1S的背表面与沟槽(DT1、DT2、DT3)的底部之间的距离减小到例如约3μm至约5μm。
[0119] 然后，如图19所示，将n型杂质离子注入到半导体衬底1S的整个背表面中，由此形成n型半导体区(低电阻区)LR。通过以这种方式形成n型半导体区LR，能减小后述的漏电极DE和n型柱区(NC1、NC2、NC3)之间的接触电阻。该n型半导体区(低电阻区)LR从半导体衬底1S的背表面向下延伸到沟槽(DT1、DT2、DT3)的底部。n型半导体区LR中的n型杂质的浓度为例如1.0×1016/cm3且它的厚度为例如约1μm至约2μm。
[0120] 然后，如图20所示，经由布置在中间区TR和外围区PER上方的屏蔽掩膜(也称为屏蔽层)M，将n型杂质离子注入到(背表面选择性注入)单元区CR中，由此形成反掺杂区CD。换句话说，将n型杂质离子注入到沟槽DT1中的p型外延层(p型柱区PC1)的下部中。将屏蔽掩膜M布置在半导体衬底1S上方，在屏蔽掩膜M和半导体衬底1S之间留下间隔。换句话说，将屏蔽掩膜M布置在离子注入装置的离子产生源和半导体衬底1S之间。然后，激活n型半导体区LR和反掺杂区CD中的杂质离子。通过例如激光退火等激活杂质离子。在将约2μm范围的深度(厚度)加热到约1000℃的条件下，执行激光退火。
[0121] 反掺杂区CD从沟槽(DT1、DT2、DT3)的底部向着半导体衬底1S的前表面延伸。注入的n型杂质的浓度为例如约1.0×1016/cm3且它的厚度为例如约2μm。另外，将n型杂质注入到其中从半导体衬底1S的背表面周期性布置p型柱区PC1和n型柱区NC1的结构体(外延层EPS)中。因此，在半导体衬底1S的背表面上，通过n型杂质的注入，抵消了p型柱区PC1中的p型杂质的效果，并减小了p型柱区PC1的有效p型杂质浓度。当以例如约1.0×1016/cm3的剂量注入n型杂质时，将反转p型杂质的极性，其中p型杂质具有例如约3E15/cm3至约5E15/cm3的浓度。另一方面，在半导体衬底1S的背表面侧上，通过注入n型杂质，增加了n型柱区NC1中的n型杂质的量。当以例如约1.0×1016/cm3的剂量注入n型杂质时，将使n型柱区NC1的n型杂质浓度增加到例如约1.0×1022/cm3(1E22/cm3)。
[0122] 另外，在半导体衬底1S的背表面侧上，通过n型杂质的注入，抵消了p型柱区PC1中的p型杂质的效果。因此，能认为将p型柱区PC1的深度(Z方向上的尺寸)减小了反掺杂区CD的厚度的量(见图2中的TCR)。因此，能认为将充当为超结结构的各个p型柱区PC1的深度(Z方向上的尺寸)减小了反掺杂区CD的厚度的量(见图2中的TCR)。通过以这种方式提供反掺杂区CD，能减小单元区CR中的柱区的深度(Z方向上的尺寸，TCR)。
[0123] 然后，如图21所示，在半导体衬底1S的背表面上形成漏电极DE。例如，将半导体衬底IS的背表面侧向上翻转作为上表面，并通过例如溅射法、气相沉积法等形成金属膜。由此，能形成由金属膜构成的漏电极DE。
[0124] 通过执行上述过程，能形成根据本实施例的半导体器件。
[0125] 当通过使用如在本实施例中的凹槽填充法形成p型柱区(PC1、PC2、PC3)和n型柱区(NC1、NC2、NC3)时，与通过使用“多外延法”得到的间隔相比，能进一步减小p型柱区和n型柱区之间的间隔。由此，能减小导通电阻并提高击穿电压。另外，在吞吐量方面，采用“凹槽填充法”比采用“多外延法”更有效。
[0126] 另外，在本实施例中，由于提供反掺杂区CD，能减小单元区CR中的柱区的深度(Z方向上的尺寸，TCR)。具体来说，能将单元区CR中的柱区的深度(TCR)制造得比中间区TR中的柱区的深度(TTR)浅(TCR＜TTR)。换句话说，能将单元区CR中的p型柱区PC1的深度(TCR)制造得比中间区TR中的p型柱区PC2的深度(TTR)浅(TCR＜TTR)。通过以这种方式使单元区中的柱区的深度(TCR)变浅，能缓和(避免)雪崩电流的局部电流集中，由此能提高雪崩电阻。
[0127] 也就是，在本实施例中，将单元区中的柱区的深度(TCR)制造得比中间区TR中的柱区的深度(TTR)浅。通常，击穿电压VB与柱区中的深度(也称为柱厚度)T成比例。因此，通过将单元区中的柱区的深度(TCR)制造得比中间区中的柱区的深度(TTR)浅，单元区CR中的击穿电压低于中间区TR中的击穿电压。
[0128] 在这里，在单元区CR中，经由多个耦合部分(接触孔)(见图2)将源电极SE和源极区SR耦合在一起。例如，在图3示出的p型柱区PC1与图16示出的源电极SE重叠的区域中，提供多个耦合部分。在单元区CR中，即使在产生雪崩电流时，该电流也会以该方式分散并平稳流动。另一方面，在中间区TR中，电流流路的数量和流路的面积小，且易发生局部电流集中。因此，即使当同一雪崩电流在单元区DR和中间区TR中流动时，有时可能会出现不会在单元区CR中导致击穿且会在中间区TR中导致击穿。根据发明人的验证和本应用的其它验证，证实了以下倾向：例如，在实际器件的雪崩电阻的评估中，在具有低雪崩电阻的器件中，在中间区TR中的耦合部分处的击穿产生频率增加，且在具有高雪崩电阻的装置中，在单元区CR中击穿产生频率增加。
[0129] 因此，通过将单元区中的柱区的深度(TCR)制造得比中间区TR中的柱区的深度(TTR)浅，以使雪崩击穿现象优选出现在单元区CR中，能避免中间区TR的局部电流集中和伴随局部电流集中发生的击穿。因此，能提高雪崩电阻(使半导体器件击穿的雪崩电流量)，并因此提高半导体器件的可靠性。
[0130] 图22是示出根据比较实例的半导体器件中的、p-n结的击穿电压(BVdss)的电荷平衡的图。垂直轴是p-n结的击穿电压(BVdss，(V))，且水平轴是根据比较实例的半导体器件的p型柱区的杂质浓度(p-柱浓度，(cm-3))。如图22所示，在单元区中的柱区的深度(TCR)和中间区中的柱区的深度(TTR)几乎彼此相同的比较实例的情况下，单元区中的p-n结的击穿电压(BVdss)高于中间区中的p-n结的击穿电压(BVdss)。
[0131] 相比之下，如图23所示，优选在用于p型柱区中的杂质的浓度(例如，不超过约4.2×1015/cm3)的情况下，单元区中的p-n结的击穿电压(BVdss)低于中间区中的p-n结的击穿电压(BVdss)。图23是示出半导体器件中的p-n结的击穿电压(BVdss)的理想电荷平衡的图。
[0132] 如上所述，通过将单元区中的柱区的深度(TCR)制造得比中间区TR中的柱区的深度(TTR)浅，使单元区中的p-n结的击穿电压低于中间区中的p-n结的击穿电压。换句话说，单元区CR中的p-n结的雪崩击穿电压低于中间区TR中的p-n结的雪崩击穿电压。因此，以这种方式得到了如图23所示的理角电荷平衡。因此，如上所述，能使雪崩击穿现象优选产生在单元区CR中，并由此能避免中间区TR的局部电流集中和伴随局部电流集中的出现而发生的损坏。
[0133] 另外，如图22和图23所示，依据p型柱区的杂质浓度改变p-n结的击穿电压(BVdss)的电荷平衡。因此，通过如在本实施例中提高雪崩电阻，能够补偿由p型柱区的杂质浓度的改变而引起的击穿电压的降低，并因此能在制造半导体器件时放宽加工余量。
[0134] 第二实施例
[0135] 在本实施例中，将描述各种应用实例。顺便提及，将相同或相关符号指定给与第一实施例等相同的部分，并省略与此相关的重复描述。
[0136] 应用实例1
[0137] 图24是示出根据本实施例的应用实例1的、半导体器件的构造的一个实例的平面图。图25是示出根据本实施例的应用实例1的、半导体器件的构造的一个实例的截面图。
[0138] 虽然，在第一实施例中(图20)，通过将n型杂质离子注入到整个单元区CR(例如，图3示出的整个矩形单元区CD)中，形成反掺杂区CD，但如图24所示，可以将n型杂质离子仅注入到单元区CR中的p型柱区PC1形成区中。在图24中，深灰色部分表示已注入n型杂质离子的区域。在这种情况下，经由具有开口的屏蔽掩膜，仅将n型杂质离子注入到例如单元区CR中的p型柱区PC1。
[0139] 通过执行如上所述的离子注入，如图25所示，仅在每个p型柱区PC1的下面形成反掺杂区CD。同样在这种情况下，抵消了单元区CR中的每个p型柱区PC1的下部上的p型杂质的效果，并减小了每个p型柱区PC1的有效p型杂质浓度。因此，单元区CR中的p型柱区PC1的深度(Z方向上的尺寸，TCR)变得比中间区TR中的p型柱区PC2的深度(Z方向上的尺寸，TTR)浅，并能得到与第一实施例相同的有利效果。
[0140] 顺便提及，由于除了反掺杂区CD的构造和其制造工艺之外，应用实例1与第一实施例相同，所以，省略对相同构造和相同制造工艺的描述。
[0141] 应用实例2
[0142] 图26是示出根据本实施例的应用实例2的、半导体器件的一个构造的一个实例的平面图。图27是示出根据本实施例的应用实例2的、半导体器件的另一个构造的一个实例的平面图。
[0143] 虽然，在应用实例1中(图24)，将n型杂质离子注入到所有p型柱区PC1形成区中，但可将n型杂质离子注入到p型柱区PC1形成区中的一些中。
[0144] 在图26和图27中，深灰色部分表示已注入n型杂质离子的区域。例如，如图26所示，可将n型杂质离子仅注入到以预定间隔布置在X方向上的多个p型柱区PC1形成区中的、每隔一个的p型柱区PC1形成区中。
[0145] 另外，如图27所示，可在线性(在Y方向上具有长边的矩形)n型柱区PC1中，交替提供n型杂质离子注入区和n型杂质离子未注入区。
[0146] 同样在这种情况下，能减小单元区CR中的p型柱区PC1中的一些的深度(Z方向上的尺寸，TCR)，并由此能提高雪崩电阻(使半导体器件损坏的雪崩电流量)。
[0147] 顺便提及，由于除了n型杂质离子注入区(反掺杂区CD)的构造和其制造工艺之外，应用实例2与第一实施例相同，所以，省略对相同构造和相同制造工艺的描述。
[0148] 应用实例3
[0149] 图28是示出根据本实施例的应用实例3的、半导体器件的构造的一个实例的截面图。如图28所示，可改变反掺杂区CD的厚度。在这里，反掺杂区CD的厚度从中央部分向单元区CR的外围部分逐渐减小。由此，单元区中的p型柱区PC1越靠近中间区TR布置，其深度(Z方向上的尺寸，TCR)越会逐渐增加。
[0150] 同样在这种情况下，能提高雪崩电阻(使半导体器件损坏的雪崩电流量)，并由此能提高半导体器件的可靠性。
[0151] 顺便提及，由于除了n型杂质离子注入区(反掺杂区CD)的构造和其制造工艺之外，应用实例3与第一实施例相同，所以，省略对相同构造和相同制造工艺的描述。
[0152] 应用实例4
[0153] 图29是示出根据本实施例的应用实例4的、半导体器件的构造的一个实例的平面图。
[0154] 虽然在第一实施例中(图3)，在中间区TR和外围区PER中，将p型柱区PC2和PC3形成为线性形状(在X方向或Y方向上具有长边的矩形)，但可将p型柱区PC2和PC3形成为螺旋形状，例如，如图29所示。该螺旋形状是一种用单笔刷绘制的形状。
[0155] 也就是，如图29所示，在中间区TR中，将一个p型柱的第一匝区段(布置为第一匝的一个p型柱的区段)布置为从定义单元区CR的矩形区的拐角(起始点，初始点等)开始围绕单元区CR，并将p型柱的第二匝区段布置为与p型柱的第一匝区段连续地围绕p型柱的第一匝区段。另外，将p型柱的第三匝区段布置为与p型柱的第二匝区段连续地围绕p型柱的第二匝区段。也就是，以这种方式将p型柱的第n匝区段布置为围绕p型柱的第n-1匝区段，并且该中间区TR由螺旋缠绕n匝以围绕先前布置的p型柱的区段的p型柱构成。在图29中，示出了p型柱的第一匝区段至第三匝区段(n＝3)。
[0156] 另外，在外围区PER中，将p型柱的另一个第一匝区段布置为从定义中间区TR的矩形区的拐角(起始点，初始点等)开始围绕中间区TR，并将p型柱的另一个第二匝区段布置为与p型柱的第一匝区段连续地围绕p型柱的第一匝区段。另外，将p型柱的另一个第三匝区段布置为与p型柱的第二匝区段连续地围绕p型柱的第二匝区段。也就是，以这种方式将p型柱的另一个第n匝区段布置为围绕p型柱的另一个第n-1匝区段，并使中间区TR被螺旋缠绕n匝的p型柱围绕。在图29中，示出了p型柱的第一匝区段至第九匝区段(n＝9)。
[0157] 如上所述，即使在螺旋布置如上所述的中间区TR和外围区PER中的p型柱区PC2和PC3的情况下，通过将单元区CR中的p型柱区PC1的深度(Z方向上的尺寸，TCR)制造得比中间区TR和外围区PER中的p型柱区PC2和PC3的深度(Z方向上的尺寸，TTR和TPER)浅，也能得到与第一实施例相同的有利效果。
[0158] 另外，虽然在第一实施例中，通过将n型杂质的离子注入到半导体衬底IS的背表面中，来形成n型半导体区(低电阻区)，但可省略该步骤。
[0159] 另外，虽然在第一实施例中，将半导体衬底1S的背表面研磨以便留下半导体衬底1S，但可将背表面研磨直到暴露外延层EPS时止。在这种情况下，可将n型杂质离子注入到外延层EPS的暴露表面中，以形成n型半导体区(低电阻区)LR，并可通过例如背表面选择性注入等，在n型半导体区LR的下面形成反掺杂区CD。
[0160] 虽然，在前面的描述中，基于实施例具体描述了发明人制造的发明以及本发明的其他方面，但不用说，本发明不限制于目前为止描述的实施例，且在不偏离本发明的精神的范围内，可以以各种方式改变。例如，可将应用实例1至4的构造适当地组合在一起，并可将如此组合的构造应用于第一实施例。
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