技术领域
[0001] 本
发明属于功率
半导体技术领域，具体涉及一种深槽超结DMOS器件。
背景技术
[0002] 现代电
力电子技术对于航天、通信、计算机、
家用电器等高技术产业都至关重要，而在现代电力电子装置中，作为核心部分的电力半导体器件对于提高装置的各项技术性能和指标都起着重要的作用。近年来随着半导体技术的快速发展及对产品可靠性、失效机理等认知的深入，给功率半导体研究者带来了全新的挑战。
[0003] 非箝位感性负载下的
开关过程(Unclamped Inductive Switching,UIS)是用来描述功率MOSFET在非箝制电感
电路中能够承受
电流大小的能力，或者通常用来描述功率MOSFET在
雪崩击穿下负载
能量的能力。目前UIS失效已逐渐成为功率MOSFET最主要的安全杀手之一，UIS特性好坏会直接影响到器件的安全工作区及寿命，因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高
电压和大电流极易造成器件失效。UIS特性会随着芯片尺寸缩小而变差，这是由于单个管芯尺寸越小，所负载的能力也就越小。这和“摩尔定律”中提到的半导体工艺尺寸不断减小的发展趋势是矛盾的，必将导致UIS引起的安全问题越来越严重。
[0004] 超结MOSFET的出现虽然打破了常规功率DMOS器件的“
硅极限”，然而，超结MOSFET的可靠性仍然成为了限制其大规模应用的主要因素器件，同时也是本领域技术人员亟待解决的技术问题。目前提高超结DMOS的抗UIS失效能力普遍通过高能量
硼注入或深扩散以减小器件N+源区下的P型体区
电阻以降低寄生BJT基区电阻，进而抑制寄生BJT管的开启。然而，这一方法无法实现无限降低寄生BJT基区电阻，因为这样会导致功率器件
阈值电压(
沟道开启电压)的增加；另外，这一方法无法从根本上解决由于
雪崩击穿而导致器件失效的问题，因为上述方法只能抑制寄生BJT，而不是完全杜绝寄生BJT的开启。因此，亟需一种能够从根本上解决由于寄生BJT开启所导致超结DMOS器件可靠性差的问题。
发明内容
[0005] 为了解决由于寄生BJT管开启造成超结DMOS器件可靠性差的问题，本发明提供一种具有高抗UIS失效能力和低导通电阻的超结DMOS器件。
[0006] 为了解决上述技术问题，本发明提供的技术方案如下：
[0007] 技术方案一：
[0008] 一种深槽超结DMOS器件，包括
自下而上依次层叠设置的
金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底(2)的
正面；第二导电类型半导体体区(9)位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区(9)内具有相互独立且相邻的第一导电类型半导体掺杂源区(10)和第二导电类型半导体掺杂
接触区(11)；第二导电类型半导体掺杂柱区(5)位于第一导电类型半导体掺杂漂移区的底部两侧，两侧的第二导电类型半导体掺杂柱区(5)之间还具有与之形成超结结构的第一导电类型半导体掺杂柱区(3)；两侧的第二导电类型半导体体区(9)之间还具有深槽栅，所述深槽栅的上表面与金属化源极(12)相接触，所述深槽栅的下表面与第一导电类型半导体掺杂柱区(3)的上表面相接触，所述深槽栅包括介质层和埋设于所述介质层内的
多晶硅栅
电极(6)，所述多晶硅栅电极(6)上表面的结深小于其两侧的第一导电类型半导体掺杂源区(10)下表面的结深，所述多晶硅栅电极(6)下表面结深大于其两侧的第二导电类型半导体体区(9)下表面的结深；其特征在于：
[0009] 所述介质层的上、下表面均与深槽栅的上、下表面重合，所述介质层包括第一介质层(8)和层叠于所述第一介质层(8)之上的第二介质层(7)形成的复合结构，所述第一介质层(8)的相对
介电常数小于所述第二介质层(7)的相对介电常数，且两个介质层(7、8)形成的复合交界面远离第二导电类型半导体体区(9)且靠近第二导电类型半导体掺杂柱区(5)设置；
[0010] 所述深槽栅与其两侧的第二导电类型半导体掺杂柱区(5)之间还具有第一导电类型半导体掺杂区(4)，所述第一导电类型半导体掺杂区(4)的下表面与深槽栅的下表面重合，所述第一导电类型半导体掺杂区(4)的上表面与第二导电类型半导体体区(9)的部分下表面重合。
[0011] 进一步的是，本发明中第一介质层(8)的材料为低介电常数材料，优选为
二氧化硅，所述第二介质层(7)的材料为高介电常数材料。
[0012] 进一步的是，本发明中第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
[0013] 进一步的是，本发明中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
[0014] 进一步的是，所述第一导电类型半导体或者所述第二导带类型半导体的材料为体硅、
碳化硅、砷化镓、磷化铟或者锗硅
复合材料。
[0015] 技术方案二：
[0016] 一种深槽超结DMOS器件，包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底(2)的正面；第二导电类型半导体体区(9)位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区(9)内具有相互独立且相邻的第一导电类型半导体掺杂源区(10)和第二导电类型半导体掺杂接触区(11)；第二导电类型半导体掺杂柱区(5)位于第一导电类型半导体掺杂漂移区的底部两侧；两侧的第二导电类型半导体体区(9)之间还具有深槽栅，所述深槽栅的上表面与金属化源极(12)相接触，所述深槽栅的下表面与第一导电类型半导体掺杂衬底(2)的上表面相接触，所述深槽栅包括介质层和埋设于所述介质层内的多晶硅栅电极(6)，所述多晶硅栅电极(6)上表面的结深小于其两侧的第一导电类型半导体掺杂源区(10)下表面的结深，所述多晶硅栅电极(6)下表面结深大于其两侧的第二导电类型半导体体区(9)下表面的结深且靠近第二导电类型半导体掺杂柱区(5)顶部设置；其特征在于：
[0017] 所述介质层的上、下表面均与深槽栅的上、下表面重合，所述介质层包括第一介质层(8)和层叠于所述第一介质层(8)之上的第二介质层(7)形成的复合结构，所述第一介质层(8)的相对介电常数小于所述第二介质层(7)的相对介电常数，且两个介质层(7、8)形成的复合交界面远离第二导电类型半导体体区(9)且靠近第二导电类型半导体掺杂柱区(5)设置；
[0018] 所述深槽栅与其两侧的第二导电类型半导体掺杂柱区(5)之间还具有第一导电类型半导体重掺杂区(43)，所述第一导电类型半导体重掺杂区(43)的下表面与深槽栅的下表面重合，所述第一导电类型半导体重掺杂区(43)的上表面与第二导电类型半导体体区(9)的部分下表面重合。
[0019] 进一步的是，本发明中第一介质层(8)的材料为低介电常数材料，优选为
二氧化硅，所述第二介质层(7)的材料为高介电常数材料。
[0020] 进一步的是，本发明中第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
[0021] 进一步的是，本发明中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
[0022] 进一步的是，所述第一导电类型半导体或者所述第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
[0023] 技术方案三：
[0024] 一种深槽超结DMOS器件，包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底(2)的正面；第二导电类型半导体体区(9)位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区(9)内具有相互独立且相邻的第一导电类型半导体掺杂源区(10)和第二导电类型半导体掺杂接触区(11)；第二导电类型半导体掺杂柱区(5)位于第一导电类型半导体掺杂漂移区的底部两侧；两侧的第二导电类型半导体体区(9)之间还具有深槽栅，所述深槽栅的上表面与金属化源极(12)相接触，所述深槽栅的下表面与第一导电类型半导体掺杂衬底(2)的上表面相接触，所述深槽栅包括介质层和埋设于所述介质层内的多晶硅栅电极(6)，所述多晶硅栅电极(6)上表面的结深小于其两侧的第一导电类型半导体掺杂源区(10)下表面的结深，所述多晶硅栅电极(6)下表面结深大于其两侧的第二导电类型半导体体区(9)下表面的结深且靠近第二导电类型半导体掺杂柱区(5)底部设置；其特征在于：
[0025] 所述介质层的上、下表面均与深槽栅的上、下表面重合，所述介质层包括第一介质层(8)和层叠于所述第一介质层(8)之上的第二介质层(7)形成的复合结构，所述第一介质层(8)的相对介电常数小于所述第二介质层(7)的相对介电常数，且两个介质层(7、8)形成的复合交界面远离第二导电类型半导体体区(9)且靠近第二导电类型半导体掺杂柱区(5)设置；
[0026] 所述深槽栅与其两侧的第二导电类型半导体掺杂柱区(5)之间还具有第一导电类型半导体轻掺杂区(34)，所述第一导电类型半导体轻掺杂区(34)的下表面与深槽栅的下表面重合，所述第一导电类型半导体轻掺杂区(34)的上表面与第二导电类型半导体体区(9)的部分下表面重合。
[0027] 进一步的是，本发明中第一介质层(8)的材料为低介电常数材料，优选为二氧化硅，所述第二介质层(7)的材料为高介电常数材料。
[0028] 进一步的是，本发明中第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
[0029] 进一步的是，本发明中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
[0030] 进一步的是，所述第一导电类型半导体或者所述第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
[0031] 相比
现有技术，本发明的有益效果在于：
[0032] 本发明通过在传统超结DMOS器件中引入深槽栅结构，并合理设置深槽栅结构中介质层的复合交界面以固定雪崩击穿点，由于介质层中复合交界面在远离体区处引入
电场峰值，而载流子必然会选择电阻最小的路径，进而达到有效改变发生雪崩击穿时超结DMOS器件的雪崩击穿电流路径，使雪崩击穿电流远离寄生BJT管的基区电阻，从而避免寄生BJT管的发射极正偏而造成的BJT管的开启，增强超结DMOS器件的钪UIS失效能力，提高器件在非箝位电感负载应用中的可靠性。
附图说明
[0033] 图1是本发明
实施例1提供的一种深槽超结DMOS器件的结构示意图；
[0034] 图2是传统超结DMOS器件结构及其寄生BJT和雪崩击穿电流路径的示意图；
[0035] 图3是本发明实施例1提供的一种深槽超结DMOS器件的寄生BJT以及雪崩击穿电流路径的示意图；
[0036] 图4是本发明实施例2提供的一种深槽超结DMOS器件的结构示意图；
[0037] 图5是本发明实施例1提供的一种深槽超结DMOS器件在正向导通时电流路径的示意图；
[0038] 图6是本发明实施例3提供的一种深槽超结DMOS器件的结构示意图；
[0039] 图1至图6中：1是金属化漏极，2是第一导电类型半导体掺杂衬底，3是第一导电类型掺杂柱区，4是第一导电类型半导体掺杂区，43是第一导电类型半导体重掺杂区，34是第一导电类型半导体轻掺杂区，5是第二导电类型半导体掺杂柱区，6是多晶硅栅电极，7是第二介质层，8是第一介质层，9是第二导电类型半导体体区、10是第一导电类型半导体掺杂源区、11第二导电类型半导体掺杂接触区，12是金属化源极，带箭头的实线表示正向导通电流路径，BJT是器件中寄生的
三极管，Rb表示寄生三极管的基区电阻，带箭头的虚线表示雪崩击穿电流路径。
具体实施方式
[0040] 下面参照附图对本发明进行更全面的描述，在附图中相同的标号表示相同或者相似的组件或者元素。本发明的要旨在于提供一种高抗UIS失效能力的超结DMOS(SJ-DMOS)器件，SJ-DMOS器件可以是P型SJ-DMOS(SJ-pDMOS)器件，也可以是N型SJ-DMOS(SJ-nDMOS)器件。
[0041] 实施例1：
[0042] 如图1所示，本实施例提供一种深槽超结DMOS器件，包括自下而上依次层叠设置的金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区和金属化源极12；金属化漏极1位于第一导电类型半导体掺杂衬底2的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底2的正面；第二导电类型半导体体区9位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区9内具有相互独立且相邻的第一导电类型半导体掺杂源区10和第二导电类型半导体掺杂接触区11；第二导电类型半导体掺杂柱区5位于第一导电类型半导体掺杂漂移区的底部两侧，两侧的第二导电类型半导体掺杂柱区5之间还具有与之形成超结结构的第一导电类型半导体掺杂柱区3；两侧的第二导电类型半导体体区9之间还具有深槽栅，所述深槽栅的上表面与金属化源极12相接触，所述深槽栅的下表面与第一导电类型半导体掺杂柱区3的上表面相接触，所述深槽栅包括介质层和埋设于所述介质层内的多晶硅栅电极6，所述多晶硅栅电极6上表面的结深小于其两侧的第一导电类型半导体掺杂源区10下表面的结深，所述多晶硅栅电极6下表面结深大于其两侧的第二导电类型半导体体区9下表面的结深；其特征在于：
[0043] 所述介质层的上、下表面均与深槽栅的上、下表面重合，所述介质层包括第一介质层8和层叠于所述第一介质层8之上的第二介质层7形成的复合结构，所述第一介质层8的相对介电常数小于所述第二介质层7的相对介电常数，且两个介质层7、8形成的复合交界面远离第二导电类型半导体体区9且靠近第二导电类型半导体掺杂柱区5设置；
[0044] 所述深槽栅与其两侧的第二导电类型半导体掺杂柱区5之间还具有第一导电类型半导体掺杂区4，所述第一导电类型半导体掺杂区4的下表面与深槽栅的下表面重合，所述第一导电类型半导体掺杂区4的上表面与第二导电类型半导体体区9的部分下表面重合。
[0045] 本发明的要旨在于提供一种高抗UIS失效能力的超结DMOS(SJ-DMOS)器件，基于上述技术方案，当第一导电类型半导体为P型半导体而第二导电类型半导体为N型半导体时，本发明提供的SJ-DMOS器件为P沟道SJ-DMOS器件；当第一导电类型半导体为N型半导体而第二导电类型半导体为P型半导体时，本发明提供的SJ-DMOS器件为N沟道SJ-DMOS器件。
[0046] 下面具体以N沟道SJ-DMOS器件为例对本发明的原理及特性进行详细说明，相应地，P沟道SJ-DMOS器件的原理类似，根据本领域常识即可货值，故此在此不再赘述。传统SJ-DMOS器件的结构及其寄生BJT管和雪崩电流的示意图如图2所示，根据本领域常识可知：通常传统SJ-DMOS器件的雪崩击穿发生在P型体区9的边缘。在非箝位电感负载应用中，当传统超结DMOS器件发生雪崩击穿后，雪崩电流将流经N+源区10下面的P型体区9到达P+接触区11。当雪崩电流流经了寄生BJT管的基极电阻Rb，必然会在Rb上产生正向压降，这个压降大于P/N+结的正向导通电压，将使寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩击穿电流，进而造成器件的热烧毁。
[0047] 而本发明提出了SJ-DMOS器件的寄生BJT管及雪崩电流的示意图如图3所示，就要本发明提出的新型器件结构，在非箝位电感负载应用中，当本发明SJ-DMOS器件发生雪崩击穿后，雪崩电流经流经第二介质8旁的P型柱，然后直接流入金属化源极12。本发明提出的超结DMOS器件使得雪崩击穿发生在P型柱，而本发明实现雪崩电流路径改变的原理在于：通过在远离P型体区的深槽栅底部引入电场峰值，电场峰值处容易发生雪崩击穿，因此能够将雪崩击穿点固定在被始终固定电场峰值处。而本发明通过在深槽栅中介质层设置低K介质层和高K介质层形成复合交界面，这一复合交界面尽量远离P型体区且靠近P型柱区设置，继而将雪崩击穿点固定于此处，同时又由于载流子必然会选择电阻最小的路径，所以雪崩电流在流经第二介质8旁的P型柱后会直接流入金属化源极12，有效避免了寄生BJT管的基区电阻，进而提高了器件在非箝位电感负载中的可靠性。
[0048] 实施例2：
[0049] 如图4所示，本实施例提供一种深槽超结DMOS器件，包括自下而上依次层叠设置的金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区和金属化源极12；金属化漏极1位于第一导电类型半导体掺杂衬底2的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底2的正面；第二导电类型半导体体区9位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区9内具有相互独立且相邻的第一导电类型半导体掺杂源区10和第二导电类型半导体掺杂接触区11；第二导电类型半导体掺杂柱区5位于第一导电类型半导体掺杂漂移区的底部两侧；两侧的第二导电类型半导体体区9之间还具有深槽栅，所述深槽栅的上表面与金属化源极12相接触，所述深槽栅的下表面与第一导电类型半导体掺杂衬底2的上表面相接触，所述深槽栅包括介质层和埋设于所述介质层内的多晶硅栅电极6，所述多晶硅栅电极6上表面的结深小于其两侧的第一导电类型半导体掺杂源区10下表面的结深，所述多晶硅栅电极6下表面结深大于其两侧的第二导电类型半导体体区9下表面的结深且靠近第二导电类型半导体掺杂柱区5顶部设置；其特征在于：
[0050] 所述介质层的上、下表面均与深槽栅的上、下表面重合，所述介质层包括第一介质层8和层叠于所述第一介质层8之上的第二介质层7形成的复合结构，所述第一介质层8的相对介电常数小于所述第二介质层7的相对介电常数，且两个介质层7、8形成的复合交界面远离第二导电类型半导体体区9且靠近第二导电类型半导体掺杂柱区5设置；
[0051] 所述深槽栅与其两侧的第二导电类型半导体掺杂柱区5之间还具有第一导电类型半导体重掺杂区43，所述第一导电类型半导体重掺杂区43的下表面与深槽栅的下表面重合，所述第一导电类型半导体重掺杂区43的上表面与第二导电类型半导体体区9的部分下表面重合。
[0052] 将本实施例提出的器件中多晶硅栅电极6接正电位，金属化漏电极1接正电位，金属化源极12接零电位，当器件正向导通时，当多晶硅栅电极6施加的正偏电压达到阈值电压时，在P型体区9中靠近第一介质层7处的一侧形成反型沟道；此时在金属化漏电极1的正向
偏压下，电子作为载流子从N+掺杂源区10经过P型体区9中形成的反型沟道，注入N+重掺杂区43后到达N柱区3，并最终达到金属化漏电极1形成正向电流，超结DMOS器件导通，如图5所示。由于N+重掺杂区43的掺杂浓度较高，为超结DMOS器件中多子电流的流动提供了一条低阻通路，减小了导通电阻。
[0053] 实施例3：
[0054] 一种深槽超结DMOS器件，包括自下而上依次层叠设置的金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区和金属化源极12；金属化漏极1位于第一导电类型半导体掺杂衬底2的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底2的正面；第二导电类型半导体体区9位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区9内具有相互独立且相邻的第一导电类型半导体掺杂源区10和第二导电类型半导体掺杂接触区11；第二导电类型半导体掺杂柱区5位于第一导电类型半导体掺杂漂移区的底部两侧；两侧的第二导电类型半导体体区9之间还具有深槽栅，所述深槽栅的上表面与金属化源极12相接触，所述深槽栅的下表面与第一导电类型半导体掺杂衬底2的上表面相接触，所述深槽栅包括介质层和埋设于所述介质层内的多晶硅栅电极6，所述多晶硅栅电极6上表面的结深小于其两侧的第一导电类型半导体掺杂源区10下表面的结深，所述多晶硅栅电极6下表面结深大于其两侧的第二导电类型半导体体区9下表面的结深且靠近第二导电类型半导体掺杂柱区5底部设置；其特征在于：
[0055] 所述介质层的上、下表面均与深槽栅的上、下表面重合，所述介质层包括第一介质层8和层叠于所述第一介质层8之上的第二介质层7形成的复合结构，所述第一介质层8的相对介电常数小于所述第二介质层7的相对介电常数，且两个介质层7、8形成的复合交界面远离第二导电类型半导体体区9且靠近第二导电类型半导体掺杂柱区5设置；
[0056] 所述深槽栅与其两侧的第二导电类型半导体掺杂柱区5之间还具有第一导电类型半导体轻掺杂区34，所述第一导电类型半导体轻掺杂区34的下表面与深槽栅的下表面重合，所述第一导电类型半导体轻掺杂区34的上表面与第二导电类型半导体体区9的部分下表面重合。
[0057] 本实施例在实施例2的
基础加长多晶硅栅电极6使其在正向导通时形成电子积累层，用以降低器件的导通电阻，进而实现了优化雪崩电流路径以提高器件的UIS能力的同时，器件的正向导通性能也进一步提高。
[0058] 以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的。本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和
权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。
