提高失效电压的双向假栅深阱静电保护器件及其制作方法
技术领域
[0001] 本
发明涉及静电防护领域，特别涉及一种提高失效电压的双向假栅深阱静电保护器件及其制作方法。
背景技术
[0002] 随着时间的推移，科学技术不断进步，集成
电路的发展依旧遵循摩尔定律的规律前进，即器件尺寸的小型化、集成度的增长等。
静电放电(ESD)现象是造成集成电路失效的一个主要因素，静电无处不在，与人们的生活息息相关，因此越来越多的人们开始关注ESD的保护，根据相关数据表明，在微
电子的大背景下，由于ESD现象造成的电子产品失效高达58％，这个数据充分说明了ESD保护是极其重要的，一个性能优良的ESD保护器件，可以提高电子产品的可靠性、使用寿命等等。在高压环境下，大
电流、高电压、强
电磁干扰等因素给ESD设计带来了很多麻烦，而且设计ESD保护器件需要占用面积小、抗ESD能
力强是目前集成电路设计所需要攻克的挑战。
[0003] 传统双向LDMOS-SCR是基于LDMOS的
硅控
整流器，主要应用于高压环境下的ESD保护，该器件通过额外引入的SCR通路，大大增强了LDMOS的泄放能力，并且SCR是被认为单位面积鲁棒性最佳的ESD器件，LDMOS-SCR具有回滞强、漏电低、高面积效率等优点。但是，LDMOS-SCR面对复杂的高压环境，仍然会出现保护能力不足的情况，在相对较大的电流下，仍然会很快发生损坏，并且其维持电压过低，很容易造成器件本身的闩
锁效应，直接烧毁。因此，在对LDMOS-SCR进行设计时，应该设法提高其维持电压，防止闩锁产生，并且需要进一步加强其抗ESD能力，提高失效电压，以便应对复杂的高压环境。
[0004] 传统双向LDMOS-SCR器件结构的剖面图以及等效电路如图1所示。由于双向LDMOS-SCR为对称结构，因此其正反向工作原理相同。双向LDMOS-SCR正向工作时，当
阳极和
阴极之间的电压差达不到其触发电压时，双向LDMOS-SCR器件等效为一高阻值的
电阻，当阳极和阴极之间的电压差达到其触发电压时，N-Well和P+注入区(靠近阴极的P+)发生
雪崩击穿，雪崩倍增的载流子流经N-Well的寄生电阻RN产生压降，当压降达到寄生PNP
三极管结构的BE结导通电压时，PNP开启，造成流过P-Well(靠近阴极的P-Well)的寄生电阻RP1的电流迅速提高，其产生的压降达到寄生NPN1三极管结构的BE结导通电压时，NPN1开启，寄生的SCR路径形成，泄放ESD电流。双向LDMOS-SCR反向工作时，当阳极和阴极之间的电压差达不到其触发电压时，双向LDMOS-SCR器件等效为一高阻值的电阻，当阳极和阴极之间的电压差达到其触发电压时，N-Well和P+注入区(靠近阳极的P+)发生
雪崩击穿，雪崩倍增的载流子流经N-Well的寄生电阻RN产生压降，当压降达到寄生PNP三极管结构的BE结导通电压时，PNP开启，造成流过P-Well(靠近阳极的P-Well)的寄生电阻RP2的电流迅速提高，其产生的压降达到寄生NPN2三极管结构的BE结导通电压时，NPN2开启，寄生的SCR正反馈路径形成，泄放ESD电流。这时，双向LDMOS-SCR器件的电压会回滞到维持电压，整体器件工作在低阻区域。当电流最终增加到使双向LDMOS-SCR器件发生热失效时，就会发生二次击穿现象，这时LDMOS-SCR器件结构就彻底失效了。
发明内容
[0005] 为了解决上述技术问题，本发明提供一种结构简单、可提高失效电压的双向假栅深阱静电保护器件，并提供其制作方法。
[0006] 本发明解决上述问题的技术方案是：一种提高失效电压的双向假栅深阱静电保护器件，包括P型衬底；所述P型衬底中设有N型埋层和高压N阱，且高压N阱位于N型埋层上方；所述高压N阱内从左至右依次设有第一P阱、N阱和第二P阱，且N阱左右两端紧贴第一P阱、第二P阱；所述第一P阱中从左至右设有第一P+注入区、第一N+注入区；所述第一P阱与N阱之间横跨有第一
硼离子注入区；所述N阱与第二P阱之间横跨有第二硼离子注入区；所述N阱的表面设有第一
多晶硅假栅，第一多晶硅假栅左侧与第一硼离子注入区右侧
接触，第一多晶硅假栅右侧与第二硼离子注入区左侧接触；所述第二P阱中从左至右设有第二N+注入区、第二P+注入区；所述第一硼离子注入区、第一多晶硅假栅、第二硼离子注入区构成多晶硅假栅深阱硼离子结构，多晶硅假栅深阱硼离子结构使正反方向ESD脉冲
应力在N型埋层内泄放。
[0007] 上述提高失效电压的双向假栅深阱静电保护器件，所述第一P+注入区左侧与P型衬底左侧边缘之间设有第一场
氧隔离区；第一P+注入区右侧与第一N+注入区左侧之间设有第二场氧隔离区；所述第一P阱表面设有第一多晶硅栅，第一多晶硅栅左侧与第一N+注入区右侧接触，第一多晶硅栅右侧与第一硼离子注入区左侧接触；所述第二P阱表面设有第二多晶硅栅，第二多晶硅栅左侧与第二硼离子注入区右侧接触，第二多晶硅栅右侧与第二N+注入区左侧接触；第二N+注入区右侧与第二P+注入区左侧之间设有第三场氧隔离区；第二P+注入区右侧与P型衬底右侧边缘之间设有第四场氧隔离区。
[0008] 上述提高失效电压的双向假栅深阱静电保护器件，所述第一P+注入区、第一N+注入区、第一多晶硅栅连接在一起并作为器件的阴极；所述第二多晶硅栅、第二N+注入区、第二P+注入区连接在一起并作为器件的阳极。
[0009] 上述提高失效电压的双向假栅深阱静电保护器件，所述第一场氧隔离区的左半部分位于P型衬底和高压N阱的表面，所述第一场氧隔离区的右半部分位于第一P阱的表面；所述第一硼离子注入区的左半部分位于第一P阱的表面，所述第一硼离子注入区右半部分位于N阱的表面；所述第二硼离子注入区的左半部分位于N阱的表面，所述第二硼离子注入区的右半部分位于第二P阱的表面；所述第四场氧隔离区的左半部分位于第二P阱的表面，所述第四场氧隔离区的右半部分位于高压N阱和P型衬底的表面。
[0010] 上述提高失效电压的双向假栅深阱静电保护器件，当高压正向ESD脉冲应力来到器件阳极，器件阴极接地电位时，所述第二P阱、N阱、第一P阱构成一横向PNP三极管结构，同时所述N阱、第一P阱和第一N+注入区构成第一横向NPN三极管结构，横向PNP三极管的基极与第一横向NPN三极管的集
电极通过N阱的寄生电阻相连接，第一横向NPN三极管的基极与横向PNP三极管的集电极通过第一P阱的寄生电阻相连接，即横向PNP三极管和第一横向NPN三极管形成了SCR结构。
[0011] 上述提高失效电压的双向假栅深阱静电保护器件，当高压反向ESD脉冲应力来到器件阳极，器件阴极接地电位时，所述第一P阱、N阱、第二P阱构成一横向PNP三极管结构，同时所述N阱、第二P阱和第二N+注入区构成第二横向NPN三极管结构，横向PNP三极管的基极与第二横向NPN三极管的集电极通过N阱的寄生电阻相连接，第二横向NPN三极管的基极与横向PNP三极管的集电极通过第二P阱的寄生电阻相连接，即横向PNP三极管和第二横向NPN三极管形成了SCR结构。
[0012] 上述提高失效电压的双向假栅深阱静电保护器件，当高压正向ESD脉冲应力来到器件阳极，器件阴极接地电位时，器件的触发电压由N阱和第一硼离子注入区的雪崩
击穿电压决定；当高压反向ESD脉冲应力来到器件阳极，器件阴极接地电位时，器件的触发电压由N阱和第二硼离子注入区的雪崩击穿电压决定，由于多晶硅假栅深阱硼离子结构的存在，多晶硅假栅深阱硼离子结构抑制器件表面通路的形成，而器件的ESD放电路径均位于N型埋层内，因此器件可承受高强度的ESD应力，而不发生表面热击穿现象。
[0013] 一种提高失效电压的双向假栅深阱静电保护器件的制作方法，包括以下步骤：
[0014] 步骤一：在P型衬底的表面制作N型
外延层，形成N型埋层和高压N阱；
[0015] 步骤二：在P型衬底中从左至右依次生成第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区；
[0016] 步骤三：在高压N阱中从左至右依次形成第一P阱、N阱、第二P阱；
[0017] 步骤四：对第一P阱、N阱、第二P阱进行
退火处理，并消除杂质的扩散；
[0018] 步骤五：在第一P阱上淀积第一多晶硅栅，在第二P阱上淀积第二多晶硅栅，在N阱中淀积第一多晶硅假栅；
[0019] 步骤六：在第一P阱中形成第一P+注入区、第一N+注入区，在N阱中形成第一硼离子注入区、第二硼离子注入区，在第二P阱中形成第二P+注入区、第二N+注入区；且第一场氧隔离区左侧与P型衬底左侧边缘接触，第一场氧隔离区右侧与第一P+注入区左侧接触，第一P+注入区右侧第二场氧隔离区左侧接触，第二场氧隔离区右侧与第一N+注入区左侧接触；第一N+注入区右侧与第一多晶硅栅左侧接触，第一多晶硅栅右侧与第一硼离子注入区左侧接触；第一硼离子注入区右侧与第一多晶硅假栅左侧接触，第一多晶硅假栅右侧与第二硼离子注入区左侧接触，第二硼离子注入区右侧与第二多晶硅栅左侧接触，第二多晶硅栅右侧与第二N+注入区左侧接触；第二N+注入区右侧与第三场氧隔离区左侧接触，第三场氧隔离区右侧与第二P+注入区左侧接触，第二P+注入区右侧与P型衬底右侧边缘接触；
[0020] 步骤七：对第一P+注入区、第一N+注入区、第二N+注入区、第二P+注入区进行退火处理，消除杂质在注入区的迁移；
[0021] 步骤八：将第一P+注入区、第一N+注入区、第一多晶硅栅连接在一起并作为器件的阴极；将第二N+注入区、第二P+注入区、第二多晶硅栅连接在一起并作为器件的阳极。
[0022] 上述提高失效电压的双向假栅深阱静电保护器件的制作方法，所述步骤六中，第一硼离子注入区、第二硼离子注入区的形成过程为：采用标准0.18μmBCD工艺，
光刻胶成形，注入轻掺杂的硼离子，去除光刻胶层，形成所述第一硼离子注入区和第二硼离子注入区。
[0023] 本发明的有益效果在于：
[0024] 1、本发明的第一硼离子注入区、第一多晶硅假栅和第二硼离子注入区构成多晶硅假栅深阱硼离子结构，在传统的LDMOS-SCR结构的
基础上添加了多晶硅假栅深阱硼离子结构，能够使得双向假栅深阱静电保护器件的ESD导通路径位于埋层BN+区内泄放，因此器件能够承受高强度的静电脉冲应力，防止所述器件结构表面产生额外通路，从而有效避免器件表面的热击穿现象。
[0025] 2、本发明在传统的LDMOS-SCR结构的基础上添加了多晶硅假栅深阱硼离子结构，多晶硅假栅深阱硼离子结构能够使得双向假栅深阱静电保护器件的整体导通电阻增加，提高器件结构的维持电压，有效防止器件结构产生闩锁效应，并且使器件的维持电流
密度和
漏电流密度降低，有效提高器件的透明性，降低器件结构的功耗，提高器件结构的失效电压，又因为高压器件的栅氧化层都较厚，最低栅氧击穿电压较高，因此深阱硼离子结构造成触发电压的提高也能控制在该高压ESD设计窗口之内。
[0026] 3、本发明的制作方法过程简单，操作方便，制作出的双向假栅深阱静电保护器件结构即不违反版图设计规则，也不会用到标准BCD工艺以外的层次，就能使得双向假栅深阱静电保护器件结构应用在高压环境的ESD保护设计中，有效保护芯片，防止闩锁
风险，增加失效电压，提高器件抗ESD鲁棒性。
附图说明
[0027] 图1为传统双向LDMOS-SCR结构的剖面图和寄生结构示意图。
[0028] 图2为本发明双向假栅深阱静电保护器件的结构示意图。
[0029] 图3为本发明双向假栅深阱静电保护器件的三维结构示意图。
[0030] 图4为本发明双向假栅深阱静电保护器件的俯视图。
[0031] 图5为本发明用于正向ESD保护的电流泄放路径图。
[0032] 图6为本发明用于反向ESD保护的电流泄放路径图。
具体实施方式
[0033] 下面结合附图和
实施例对本发明作进一步的说明。
[0034] 如图2-图4所示，一种提高失效电压的双向假栅深阱静电保护器件，包括P型衬底101；所述P型衬底101中设有N型埋层102和高压N阱103，且高压N阱103位于N型埋层102上方；所述高压N阱103内从左至右依次设有第一P阱104、N阱105和第二P阱106，且N阱105左右两端紧贴第一P阱104、第二P阱106；所述第一P阱104中从左至右设有第一P+注入区107、第一N+注入区108；所述第一P阱104与N阱105之间横跨有第一硼离子注入区109；所述N阱105与第二P阱106之间横跨有第二硼离子注入区110；所述N阱105的表面设有第一多晶硅假栅
206，第一多晶硅假栅206左侧与第一硼离子注入区109右侧接触，第一多晶硅假栅206右侧与第二硼离子注入区110左侧接触；所述第二P阱106中从左至右设有第二N+注入区111、第二P+注入区112；所述第一硼离子注入区109、第一多晶硅假栅206、第二硼离子注入区110构成多晶硅假栅深阱硼离子结构，多晶硅假栅深阱硼离子结构使正反方向ESD脉冲应力在N型埋层102内泄放。
[0035] 所述第一P+注入区107左侧与P型衬底101左侧边缘之间设有第一场氧隔离区201；第一P+注入区107右侧与第一N+注入区108左侧之间设有第二场氧隔离区202；所述第一P阱
104表面设有第一多晶硅栅205，第一多晶硅栅205左侧与第一N+注入区108右侧接触，第一多晶硅栅205右侧与第一硼离子注入区109左侧接触；所述第二P阱106表面设有第二多晶硅栅207，第二多晶硅栅207左侧与第二硼离子注入区110右侧接触，第二多晶硅栅207右侧与第二N+注入区111左侧接触；第二N+注入区111右侧与第二P+注入区112左侧之间设有第三场氧隔离区203；第二P+注入区112右侧与P型衬底101右侧边缘之间设有第四场氧隔离区
204。
[0036] 所述第一P+注入区107、第一N+注入区108、第一多晶硅栅205连接在一起并作为器件的阴极；所述第二多晶硅栅207、第二N+注入区111、第二P+注入区112连接在一起并作为器件的阳极。
[0037] 所述N阱105中的第一硼离子注入区109、第一多晶硅假栅206和第二硼离子注入区110构成多晶硅假栅深阱硼离子结构，通过第一硼离子注入区109将第一多晶硅栅205和第一多晶硅假栅206隔离开来，并且将所述第一多晶硅栅205接阴极；通过第一多晶硅假栅206将第一硼离子注入区109和第二硼离子注入区110隔离开来，并且将第一多晶硅假栅206处于浮空状态；通过第二硼离子注入区110将第一多晶硅假栅206和第二多晶硅栅207隔离开来，并且将第二多晶硅栅207接阳极，如图2和图3所示，多晶硅假栅结构的存在，使得器件结构的正反方向ESD脉冲应力在器件N型埋层102内泄放，因此器件能够承受高强度的静电脉冲应力，防止所述器件结构表面产生额外通路，从而有效避免器件表面的热击穿现象；而且由于添加深阱硼离子结构，导致器件的整体导通电阻增加，提高器件结构的维持电压，有效防止器件结构产生闩锁效应，并且使器件的维持电流密度和漏电流密度降低，有效提高器件的透明性，降低器件结构的功耗，提高器件结构的失效电压，又因为高压器件的栅氧化层都较厚，最低栅氧击穿电压较高，因此深阱硼离子结构造成触发电压的提高也能控制在该高压ESD设计窗口之内。
[0038] 所述第一P+注入区107与第一金属层208相连接，所述第一N+注入区108与第二金属层209相连接，所述第一多晶硅栅205与第三金属层210相连接，在第七金属层301上设有第一金属通孔303，所述第一金属层208、第二金属层209和第三金属层210均通过所述第一金属通孔303与第七金属层301相连接，用作器件的阴极。
[0039] 所述第二多晶硅栅207与第四金属层211相连接，所述第二N+注入区111与第五金属层212相连接，所述第二P+注入区112与第六金属层213相连接，在第八金属层302上设有第二金属通孔304，所述第四金属层211、第五金属层212和第六金属层213均通过第二金属通孔304与第八金属层302相连接，用作器件的阳极。
[0040] 所述第一场氧隔离区201的左半部分位于P型衬底101和高压N阱103的表面，所述第一场氧隔离区201的右半部分位于第一P阱104的表面；所述第一硼离子注入区109的左半部分位于第一P阱104的表面，所述第一硼离子注入区109右半部分位于N阱105的表面；所述第二硼离子注入区110的左半部分位于N阱105的表面，所述第二硼离子注入区110的右半部分位于第二P阱106的表面；所述第四场氧隔离区204的左半部分位于第二P阱106的表面，所述第四场氧隔离区204的右半部分位于高压N阱103和P型衬底101的表面。
[0041] 当高压正向ESD脉冲应力来到器件阳极，器件阴极接地电位时，所述第二P阱106、N阱105、第一P阱104构成一横向PNP三极管结构，同时所述N阱105、第一P阱104和第一N+注入区108构成第一横向NPN三极管结构，横向PNP三极管的基极与第一横向NPN三极管的集电极通过N阱105的寄生电阻相连接，第一横向NPN三极管的基极与横向PNP三极管的集电极通过第一P阱104的寄生电阻相连接，即横向PNP三极管和第一横向NPN三极管形成了SCR结构。
[0042] 当高压反向ESD脉冲应力来到器件阳极，器件阴极接地电位时，所述第一P阱104、N阱105、第二P阱106构成一横向PNP三极管结构，同时所述N阱105、第二P阱106和第二N+注入区111构成第二横向NPN三极管结构，横向PNP三极管的基极与第二横向NPN三极管的集电极通过N阱105的寄生电阻相连接，第二横向NPN三极管的基极与横向PNP三极管的集电极通过第二P阱106的寄生电阻相连接，即横向PNP三极管和第二横向NPN三极管形成了SCR结构。
[0043] 当高压正向ESD脉冲应力来到器件阳极，器件阴极接地电位时，器件的触发电压由N阱105和第一硼离子注入区109的雪崩击穿电压决定；当高压反向ESD脉冲应力来到器件阳极，器件阴极接地电位时，器件的触发电压由N阱105和第二硼离子注入区110的雪崩击穿电压决定，由于多晶硅假栅深阱硼离子结构的存在，多晶硅假栅深阱硼离子结构抑制器件表面通路的形成，而器件的ESD放电路径均位于N型埋层102内，因此器件可承受高强度的ESD应力，而不发生表面热击穿现象。
[0044] 本发明采用多晶硅假栅深阱硼离子结构能够使得双向LDMOS-SCR器件的ESD导通路径在N型埋层102内泄放，因此器件能够承受高强度的静电脉冲应力，防止器件结构表面产生额外通路，从而有效避免器件表面的热击穿现象，具体的正向ESD电流泄放路径和反向ESD电流泄放路径分别如图4和图5所示。由于添加了多晶硅假栅深阱硼离子结构，使得双向LDMOS-SCR器件的整体导通电阻增加，提高器件结构的维持电压，有效防止器件结构产生闩锁效应，并且使器件的维持电流密度和漏电流密度降低，有效提高器件的透明性，降低器件结构的功耗，提高器件结构的失效电压，又因为高压器件的栅氧化层都较厚，最低栅氧击穿电压较高，因此多晶硅假栅深阱硼离子结构造成触发电压的提高也能控制在该高压ESD设计窗口之内。
[0045] 本发明可以通过调节所述多晶硅假栅结构的尺寸大小，来调节所述器件结构的导通电阻的大小，增大多晶硅假栅结构的宽度，即可增加导通电阻的阻值，从而
控制器件结构的维持电压满足实际ESD设计窗口所需的电压。
[0046] 一种提高失效电压的双向假栅深阱静电保护器件的制作方法，包括以下步骤：
[0047] 步骤一：在P型衬底101的表面制作N型外延层，形成N型埋层102和高压N阱103；然后利用热氧化形成一层
二氧化硅薄层，以此来缓解后续步骤形成的氮化硅造成的应力，然后利用化学气相淀积(LPCVD)淀积一层氮化硅，作为后续的CMP的停止层；
[0048] 将光刻胶层涂在
晶圆上，光刻胶曝光和显影，用于隔离浅槽的定义。对氮化硅、二氧化硅和隔离浅槽
刻蚀，去除光刻胶层，利用化学气相淀积(LPCVD)淀积一层二氧化硅，然后化学机
抛光，直到氮化硅层为止，利用热
磷酸湿法刻蚀除去氮化硅层。
[0049] 步骤二：采用场氧(LOCOS)隔离技术，先用热氧化法生长二氧化硅
薄膜作为
缓冲层，然后利用LPCVD技术沉积氮化硅，将光刻胶涂在晶圆片上，利用光刻技术在P型衬底101中从左至右依次定义第一场氧隔离区201、第二场氧隔离区202、第三场氧隔离区203、第四场氧隔离区204，然后反应离子将会刻蚀掉第一场氧隔离区201，第二场氧隔离区202，第三场氧隔离区203和第四场氧隔离区204上的氮化硅，随后进行场区注入，防止场区开启。
[0050] 步骤三：将光刻胶涂在晶圆片上，用于第一P阱104和第二P阱106定义，然后高能硼离子注入形成局部P型区域，去除光刻胶。将光刻胶涂在晶圆片上，用于N阱105的定义，然后高能磷离子注入形成局部N型区域，去除光刻胶层；从而在高压N阱103中从左至右依次形成第一P阱104、N阱105、第二P阱106。
[0051] 步骤四：对第一P阱104、N阱105、第二P阱106进行退火处理，修复离子注入造成的硅表面晶体的损伤，注入杂质的激活，而且利用RTP工艺消除杂质的进一步扩散。
[0052] 步骤五：牺牲氧化层生长，来捕获硅表面
缺陷。栅氧化层生长，用作晶体管的栅绝缘层，利用化学气相淀积(LPCVD)在第一P阱104上淀积第一多晶硅栅205，在第二P阱106上淀积第二多晶硅栅207，在N阱105中淀积第一多晶硅假栅206；光刻胶成型，多晶硅刻蚀，要求必须精确从光刻胶得到多晶硅的具体形状，去除光刻胶层。多晶硅氧化，用于缓冲隔离多晶硅和后续步骤形成的氮化硅。利用化学气相淀积(LPCVD)淀积一层氮化硅，氮化硅刻蚀，留下隔离侧墙，精确
定位晶体管源区和漏区的离子注入。
[0053] 步骤六：光刻胶成形，用于控制离子的注入，浅深度、重掺杂的硼离子注入，去除光刻胶层，在第一P阱104中形成第一P+注入区107，在第二P阱106中形成第二P+注入区112；
[0054] 采用标准0.18μm BCD工艺，光刻胶成形，用于控制离子的注入，注入深度、轻掺杂的硼离子，去除光刻胶层，在N阱105中形成所述第一硼离子注入区109和第二硼离子注入区110；
[0055] 光刻胶成形，用于控制离子的注入，浅深度、重掺杂的砷离子注入，去除光刻胶层，在第一P阱中形成第一N+注入区108，在第二P阱106中形成第二N+注入区111；
[0056] 且第一场氧隔离区201左侧与P型衬底101左侧边缘接触，第一场氧隔离区201右侧与第一P+注入区107左侧接触，第一P+注入区107右侧第二场氧隔离区202左侧接触，第二场氧隔离区202右侧与第一N+注入区108左侧接触；第一N+注入区108右侧与第一多晶硅栅205左侧接触，第一多晶硅栅205右侧与第一硼离子注入区109左侧接触；第一硼离子注入区109右侧与第一多晶硅假栅206左侧接触，第一多晶硅假栅206右侧与第二硼离子注入区110左侧接触，第二硼离子注入区110右侧与第二多晶硅栅207左侧接触，第二多晶硅栅207右侧与第二N+注入区111左侧接触；第二N+注入区111右侧与第三场氧隔离区203左侧接触，第三场氧隔离区203右侧与第二P+注入区112左侧接触，第二P+注入区112右侧与P型衬底101右侧边缘接触。
[0057] 步骤七：对第一P+注入区107、第一N+注入区108、第二N+注入区111、第二P+注入区112进行退火处理，并利用RTP工艺消除杂质在注入区的迁移。
[0058] 步骤八：将第一P+注入区107、第一N+注入区108、第一多晶硅栅205连接在一起并作为器件的阴极；将第二N+注入区111、第二P+注入区112、第二多晶硅栅207连接在一起并作为器件的阳极。
[0059] 本发明提供了一种提高失效电压的双向假栅深阱静电保护器件结构的制作方法，过程简单，操作方便。制作出的双向假栅深阱静电保护器件结构即不违反版图设计规则，也不会用到标准BCD工艺以外的层次，就能使得器件结构应用在高压环境的ESD保护设计中，有效保护芯片，防止闩锁风险，增加失效电压，提高器件抗ESD鲁棒性。
