半导体器件和用于形成半导体器件的方法
阅读：687发布：2020-05-13
专利汇可以提供半导体器件和用于形成半导体器件的方法专利检索，专利查询，专利分析的服务。并且本 申请 的各个 实施例 针对包括晶种 缓冲层 的III-V族器件，该晶种缓冲层是掺杂的并且直接位于 硅 衬底上。在一些实施例中，III-V族器件包括硅衬底、晶种缓冲层、 异质结 结构、一对源极/漏极 电极 和栅电极。晶种缓冲层位于硅衬底上面并且直接 接触 硅衬底。此外，晶种缓冲层包括掺杂有p型 掺杂剂 的III族氮化物(例如，AlN)。异质结结构位于晶种缓冲层上面。源极/漏极电极位于异质结结构上面。栅电极位于异质结结构上面、横向位于源极/漏极电极之间。p型掺杂剂防止沿着硅衬底和晶种缓冲层直接接触的界面在硅衬底中形成二维空穴气体(2DHG)。本申请的实施例提供了 半导体 器件和用于形成半导体器件的方法。，下面是半导体器件和用于形成半导体器件的方法专利的具体信息内容。
1.一种半导体器件，包括：
衬底；
晶种缓冲层，位于所述衬底上面并且直接接触所述衬底，其中，所述晶种缓冲层包括III-V族材料，所述III-V族材料是掺杂的并且位于所述衬底和所述晶种缓冲层直接接触的界面处；
异质结结构，位于所述晶种缓冲层上面；
一对源极/漏极电极，位于所述异质结结构上面；以及
栅电极，位于所述异质结结构上面、横向位于所述源极/漏极电极之间。
2.根据权利要求1所述的半导体器件，其中，所述晶种缓冲层包括III族氮化物，其中，所述衬底和所述晶种缓冲层掺杂有相同的掺杂类型。
3.根据权利要求1所述的半导体器件，其中，所述晶种缓冲层包括氮化铝。
4.根据权利要求1所述的半导体器件，其中，所述晶种缓冲层是p型。
5.根据权利要求1所述的半导体器件，其中，所述晶种缓冲层的掺杂浓度大于1×1018反立方厘米(cm-3)。
6.根据权利要求1所述的半导体器件，其中，所述晶种缓冲层包括第一晶种缓冲层和位于所述第一晶种缓冲层上面的第二晶种缓冲层，其中，所述第一晶种缓冲层具有V族原子与III族原子的第一比率，其中，所述第二晶种缓冲层具有V族原子与III族原子的第二比率，并且其中，所述第一比率与所述第二比率不同。
7.根据权利要求1所述的半导体器件，其中，所述衬底具有大于1千欧/厘米(kΩ/cm)的电阻。
8.根据权利要求1所述的半导体器件，还包括：
渐变缓冲层，位于所述晶种缓冲层上面；以及
隔离缓冲层，位于所述渐变缓冲层上面，其中，所述隔离缓冲层具有超过1×1018反立方厘米(cm-3)的掺杂剂的浓度，并且其中，所述异质结结构位于所述隔离缓冲层上面。
9.一种用于形成半导体器件的方法，所述方法包括：
在衬底上直接外延形成晶种缓冲层，其中，所述晶种缓冲层包括III-V族材料，其中，所述III-V族材料是掺杂的并且位于所述衬底和所述晶种缓冲层直接接触的界面处；
在所述晶种缓冲层上面外延形成异质结结构；
在所述异质结结构上形成一对源极/漏极电极；以及
在所述异质结结构上、横向在所述源极/漏极电极之间形成栅电极。
10.一种半导体器件，包括：
硅衬底；
晶种缓冲层，位于所述硅衬底上面并且直接接触所述硅衬底，其中，所述晶种缓冲层包括掺杂有p型掺杂剂的氮化铝；
沟道层，位于所述晶种缓冲层上面，其中，所述沟道层包括沿着所述沟道层的顶面的二维电子气体(2DEG)；
阻挡层，位于所述沟道层上面并且与所述沟道层接触以限定异质结；
一对源极/漏极电极，位于所述沟道层上面；以及
栅电极，位于所述阻挡层上面、横向位于所述源极/漏极电极之间。
半导体器件和用于形成半导体器件的方法
技术领域
背景技术
[0002] 基于硅的半导体器件已成为过去几十年的标准。然而，基于可选材料的半导体器件由于其优于硅基半导体器件的优势而受到越来越多的关注。例如，与硅基半导体器件相比，基于III-V族半导体材料的半导体器件由于高电子迁移率和宽带隙而受到越来越多的关注。这种高电子迁移率和宽带隙允许改进性能和高温应用。发明内容
[0003] 根据本申请的实施例，提供了一种半导体器件，包括：衬底；晶种缓冲层，位于所述衬底上面并且直接接触所述衬底，其中，所述晶种缓冲层包括III-V族材料，所述III-V族材料是掺杂的并且位于所述衬底和所述晶种缓冲层直接接触的界面处；异质结结构，位于所述晶种缓冲层上面；一对源极/漏极电极，位于所述异质结结构上面；以及栅电极，位于所述异质结结构上面、横向位于所述源极/漏极电极之间。
[0004] 根据本申请的实施例，还提供了一种用于形成半导体器件的方法，所述方法包括：在衬底上直接外延形成晶种缓冲层，其中，所述晶种缓冲层包括III-V族材料，其中，所述III-V族材料是掺杂的并且位于所述衬底和所述晶种缓冲层直接接触的界面处；在所述晶种缓冲层上面外延形成异质结结构；在所述异质结结构上形成一对源极/漏极电极；以及在所述异质结结构上、横向在所述源极/漏极电极之间形成栅电极。
[0005] 根据本申请的实施例，还提供了一种半导体器件，包括：硅衬底；晶种缓冲层，位于所述硅衬底上面并且直接接触所述硅衬底，其中，所述晶种缓冲层包括掺杂有p型掺杂剂的氮化铝；沟道层，位于所述晶种缓冲层上面，其中，所述沟道层包括沿着所述沟道层的顶面的二维电子气体(2DEG)；阻挡层，位于所述沟道层上面并且与所述沟道层接触以限定异质结；一对源极/漏极电极，位于所述沟道层上面；以及栅电极，位于所述阻挡层上面、横向位于所述源极/漏极电极之间。附图说明
[0006] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007] 图1示出了包括掺杂的晶种缓冲层的III-V族器件的一些实施例的截面图。
[0008] 图2A至图2D示出了对晶种缓冲层具有不同配置的图1的III-V族器件的一些可选实施例的截面图。
[0009] 图3A至图3C示出了具有不同栅电极配置的图1的III-V族器件的一些可选实施例的截面图。
[0010] 图4A至图4B示出了其中III-V族器件还包括超晶格层的图1的III-V族器件的一些可选实施例的各个视图。
[0011] 图5示出了具有不同阻挡层配置的图1的III-V族器件的一些可选实施例。
[0012] 图6至图11示出了用于形成包括掺杂的晶种缓冲层的III-V族器件的方法的一些实施例的一系列截面图。
[0013] 图12示出了图6至图11的方法的一些实施例的流程图。
具体实施方式
[0014] 以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0015] 而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0016] III族氮化物器件通常形成在硅衬底上。此外，硅衬底便宜并且容易获得各种尺寸。形成在硅衬底上的III族氮化物器件可以包括位于硅衬底上面的缓冲层、位于缓冲层上面的沟道层以及位于沟道层上面的阻挡层。硅衬底具有(111)晶向并且与缓冲层接触。缓冲层是未掺杂的氮化铝(AlN)，并且用作外延形成上面的层(例如，另一缓冲层)的晶种。沟道层和阻挡层接触以限定异质结，并且可以分别为例如未掺杂的氮化镓(GaN)和氮化铝镓(AlGaN)。
[0017] III族氮化物器件的挑战在于缓冲层沿着缓冲层和硅衬底接触的界面引起硅衬底中的带弯曲。带弯曲导致在硅衬底中形成二维空穴气体(2DHG)。与硅衬底的其余部分相比，2DHG具有低电阻率，从而使得硅衬底的平均电阻率减小(例如，从约1800欧姆减小至约900欧姆)。这导致衬底损耗并且减小III族氮化物器件的功率附加效率(PAE)(例如，减小约
10％或更多)。
10％或更多)。
[0018] 本申请的各个实施例针对III-V族器件，其包括掺杂的并且直接位于硅衬底上晶种缓冲层。在一些实施例中，III-V族器件包括硅衬底、晶种缓冲层、异质结结构、一对源极/漏极电极和栅电极。晶种缓冲层位于硅衬底上面并且直接接触硅衬底。此外，晶种缓冲层是或包括掺杂有p型掺杂剂(例如，镁、铁、碳或锌)的III族氮化物(例如，AlN)。异质结结构位于晶种缓冲层上面。源极/漏极电极位于异质结结构上。栅电极位于异质结结构上、横向位于源极/漏极电极之间。
[0019] 晶种缓冲层引起硅衬底中的带弯曲。在至少一些实施例中，如果晶种缓冲层是未掺杂的或固有的，则带弯曲将引起硅衬底中的2DHG的形成。然而，因为晶种缓冲层掺杂有p型掺杂剂，所以晶种缓冲层中的空穴是多数载流子并且排斥将形成2DHG的空穴。通过排斥将形成2DHG的空穴，防止2DHG形成。这防止2DHG不利地影响(例如，降低)衬底的电阻，减少衬底损耗，并且增强III-V族器件的PAE。
[0020] 参考图1，提供了包括掺杂的晶种缓冲层102的III-V族器件的一些实施例的截面图100。III-V族器件可以是例如III族氮化物器件和/或可以是例如耗尽型高电子迁移率晶体管(D-HEMT)。衬底104例如可以是或包括单晶硅、碳化硅或一些其它半导体材料，和/或可以例如具有(111)晶向或一些其它晶向。此外，衬底104可以是例如块状半导体衬底和/或可以是例如半导体晶圆(例如，300或450纳米半导体晶圆)。在一些实施例中，衬底104具有高电阻以减少衬底损耗。高电阻可以例如大于约1、1.8或3千欧/厘米(kΩ/cm)和/或介于约1至1.8kΩ/cm之间或介于约1.8至3kΩ/cm之间。此外，在一些实施例中，衬底104掺杂有p型掺杂剂以实现高电阻。
[0021] 缓冲结构106位于衬底104上面并且包括晶种缓冲层102。缓冲结构106可用于例如补偿衬底104和位于缓冲结构106上面的异质结结构108之间的晶格常数、晶体结构和热膨胀系数的差异。晶种缓冲层102位于衬底104上面并且直接接触衬底104，并且用作用于在衬底104上生长III-V族层的晶种和成核层。
[0022] 晶种缓冲层102是或包括AlN、一些其它III族氮化物或一些其它III-V族材料。在一些实施例中，晶种缓冲层102是或包括低温AlN。低温AlN可以是例如在约900至1000摄氏度(℃)之间和/或小于约1000℃的温度下形成的AlN。此外，低温AlN可以是例如多晶的和/或可以例如具有显示一系列峰和谷的上表面或顶面。在其它实施例中，晶种缓冲层102是或包括高温AlN。高温AlN可以是例如在约1000至1200℃之间和/或大于约1000℃的温度下形成的AlN。此外，高温AlN可以是例如单晶的和/或可以例如具有光滑的上表面或顶面。在低温和高温AlN之间，低温AlN可以例如更好地匹配衬底104的晶格常数，而高温AlN可以例如具有更好的晶体质量。此外，晶种缓冲层102具有高浓度的p型掺杂剂。高掺杂浓度可以例如大于约1x1017反比立方厘米(cm-3)、约1x1018cm-3或约1x1019cm-3和/或为约1x1017至1x1019cm-3、1x1017至1x1018cm-3或约1x1018至1x1019cm-3。p型掺杂剂可以是或包括例如镁(例如，Mg)、碳(例如，C)、铁(例如，Fe)、锌(例如，Zn)或上述的任何组合。在一些实施例中，晶种缓冲层102和衬底104具有相同的掺杂类型。
[0023] 晶种缓冲层102引起衬底104中的带弯曲。在至少一些实施例(例如，衬底104是或包括单晶硅)中，如果晶种缓冲层102是未掺杂的或固有的，则带弯曲将引起衬底104中的2DHG的形成。2DHG将沿着晶种缓冲层102和衬底104接触的界面延伸，并且将增加衬底损耗。
然而，因为晶种缓冲层102掺杂有p型掺杂剂，因此晶种缓冲层102中的空穴是晶种缓冲层
102中的多数载流子，并且排斥将形成2DHG的空穴。通过排斥形成2DHG的空穴，防止2DHG形成。这进而防止2DHG不利地影响(例如，降低)衬底104的电阻，这减少了衬底损耗并且增强了III-V族器件的PAE。
然而，因为晶种缓冲层102掺杂有p型掺杂剂，因此晶种缓冲层102中的空穴是晶种缓冲层
102中的多数载流子，并且排斥将形成2DHG的空穴。通过排斥形成2DHG的空穴，防止2DHG形成。这进而防止2DHG不利地影响(例如，降低)衬底104的电阻，这减少了衬底损耗并且增强了III-V族器件的PAE。
[0024] 在一些实施例中，选择晶种缓冲层102中p型掺杂剂的浓度，使得晶种缓冲层102中的空穴浓度与将在缺少p型掺杂剂的情况下形成的2DHG的浓度匹配。在一些实施例中，如果晶种缓冲层102中的p型掺杂剂的浓度太低(例如，小于约1x1017cm-3)，则2DHG可能不会完全耗尽，并且衬底损耗可能较高。此外，在一些实施例中，如果晶种缓冲层102中的p型掺杂剂浓度太高(例如，大于约1x1019cm-3)，则晶种缓冲层102可以例如对III-V族器件施加过大的应力(例如，拉伸应力)，从而导致破裂和器件故障。在一些实施例中，晶种缓冲层102具有介于约30至300纳米、约30至120纳米、约120至210纳米或约210至300纳米之间的厚度Tsb。如果厚度Tsb太低(例如，小于约30纳米)，则晶体质量例如可能较差，晶种缓冲层102的形成可能例如难以控制。如果厚度Tsb太高(例如，大于300纳米)，则晶种缓冲层102可能例如对III-V族器件施加过大的应力(例如，拉伸应力)，从而导致破裂和器件故障。
[0025] 异质结结构108位于缓冲结构106上面并且包括沟道层110和阻挡层112。阻挡层112位于沟道层110上面并且被极化。阻挡层112被极化为使得正电荷朝向阻挡层112的下表面或底面移位，并且负电荷朝向阻挡层112的上表面或顶面移位。极化可以例如由自发极化效应和/或压电极化效应产生。阻挡层112可以是或包括例如AlN、AlGaN、一些其它III族氮化物、一些其它III-V族材料或上述的任何组合。
[0026] 沟道层110与阻挡层112直接接触并且是具有与阻挡层112的带隙不相等的带隙的半导体材料。由于不相等的带隙，沟道层110和阻挡层112在沟道层110和阻挡层112直接接触的界面处限定异质结114。此外，因为阻挡层112被极化，所以在沟道层110中形成二维电子气体(2DEG)116。2DEG 116沿着异质结114延伸并且具有高浓度的移动电子，从而使得2DEG 116导电。沟道层110例如可以是或包括未掺杂的GaN、一些其它III族氮化物或一些其它III-V族材料。在一些实施例中，沟道层110是未掺杂的GaN，而阻挡层112是或包括未掺杂的AlGaN。此外，沟道层110可以例如具有约0.1至0.5微米的厚度。
[0027] 第一源极/漏极电极118和第二源极/漏极电极120位于沟道层110上面并且延伸至阻挡层112中。在一些实施例中，第一源极/漏极电极118和/或第二源极/漏极电极120穿过阻挡层112延伸至沟道层110。此外，第一源极/漏极电极118和第二源极/漏极电极120电连接至2DEG 116。在一些实施例中，第一源极/漏极电极118是III-V族器件的源极，并且第二源极/漏极电极120是III-V族器件的漏极。栅电极122位于阻挡层112上面、横向位于第一源极/漏极电极118和第二源极/漏极电极120之间。栅电极122以及第一源极/漏极电极118和第二源极/漏极电极120是导电的并且可以是或包括例如铝铜、铝、钨、铜、一些其它金属、掺杂多晶硅、一些其它导电材料或上述的任何组合。
[0028] 在III-V族器件的使用期间，栅电极122产生电场，该电场操纵2DEG116从第一源极/漏极电极118至第二源极/漏极电极120的连续性。例如，当栅电极122以大于阈值电压的电压偏置时，栅电极122可以产生耗尽下面的2DEG 116的移动电子的部分并且破坏2DEG 116的从第一源极/漏极电极118至第二源极/漏极电极120的连续性的电场。又例如，当栅电极122以小于阈值电压的电压偏置时，2DEG 116可以从第一源极/漏极电极118至第二源极/漏极电极120连续。
[0029] 在一些实施例中，缓冲结构106还包括位于异质结结构108和晶种缓冲层102之间的渐变缓冲层124和/或隔离缓冲层126。渐变缓冲层124包括渐变缓冲层的堆叠件。例如，渐变缓冲层124可以包括第一渐变缓冲层124a、位于第一渐变缓冲层124a上面的第二渐变缓冲层124b以及位于第二渐变缓冲层124b上面的第三渐变缓冲层124c。渐变缓冲层的各个晶格常数从渐变缓冲层124的顶部至渐变缓冲层124的底部增大或减小，以使渐变缓冲层124的晶格常数渐变，并且减少或消除晶种缓冲层102与位于渐变缓冲层124上面的层(例如，隔离缓冲层126)的晶格失配。渐变缓冲层124以及因此渐变缓冲层124a、124b和124c可以是或包括例如氮化铝镓、一些其它III族氮化物、一些其它III-V族材料或上述的任何组合。
[0030] 在一些实施例中，渐变缓冲层共享共用的元素组(例如，铝、镓和氮)并且具有单独的元素量。在一些实施例中，至少一种元素的单独量从渐变缓冲层124的顶部至渐变缓冲层124的底部增加或减少，以改变渐变缓冲层的各个晶格常数并且使渐变缓冲层124的晶格常数渐变。例如，第一渐变缓冲层124a可以是或包括AlxGa1-xN并且可以具有第一晶格常数，第二渐变缓冲层124b可以是或包括AlyGa1-yN并且可以具有大于第一晶格常数的第二晶格常数，并且第三渐变缓冲层124c可以是或包括AlzGa1-zN，并且可以具有大于第二晶格常数的第三晶格常数，其中x、y和z分别为约0.6至0.8、约0.4至0.6和约0.1至0.3。在一些实施例中，第一渐变缓冲层124a具有介于约200至800纳米之间的厚度，第二渐变缓冲层124b具有介于约300至1000纳米之间的厚度，第三渐变缓冲层124c具有介于约500至2000纳米之间或上述的任何组合的厚度。
[0031] 隔离缓冲层126位于晶种缓冲层102和(如果存在的话)渐变缓冲层124上面。在一些实施例中，隔离缓冲层126具有介于约0.5至5.0微米之间的厚度。隔离缓冲层126是掺杂有高浓度p型掺杂剂的半导体材料，以具有高电阻。高电阻可以是例如高于沟道层110的电阻。p型掺杂剂可以是或包括Mg、C、Fe、Zn或上述的任何组合。高掺杂浓度可以例如大于约118 -3 19 -3 20 -3 18 20 -3 18
×10 cm 、约1×10 cm 或约1×10 cm ，和/或为约1×10 至1×10 cm 、1×10 至1×
1019cm-3，或约1x1019至1x1020cm-3。隔离缓冲层126的高电阻允许隔离缓冲层126用作沟道层
110的“背侧阻挡”，以减少衬底损耗并且增加III-V族器件的软击穿电压。隔离缓冲层126可以是或包括例如掺杂的GaN、一些其它的III族氮化物、一些其它的III-V族材料或上述的任何组合。
×10 cm 、约1×10 cm 或约1×10 cm ，和/或为约1×10 至1×10 cm 、1×10 至1×
1019cm-3，或约1x1019至1x1020cm-3。隔离缓冲层126的高电阻允许隔离缓冲层126用作沟道层
110的“背侧阻挡”，以减少衬底损耗并且增加III-V族器件的软击穿电压。隔离缓冲层126可以是或包括例如掺杂的GaN、一些其它的III族氮化物、一些其它的III-V族材料或上述的任何组合。
[0032] 参考图2A，提供了图1的III-V族器件的一些可选实施例的截面图200A，其中，晶种缓冲层102包括低温晶种缓冲层102l和位于低温晶种缓冲层102l上面的高温晶种缓冲层102h。低温晶种缓冲层102l和高温晶种缓冲层102h可以是或包括例如AlN、一些其它III族氮化物或一些其它III-V族材料。在一些实施例中，低温晶种缓冲层102l具有III族原子与V族原子的第一比率，并且高温晶种缓冲层102h具有III族原子与V族原子的与第一比率不同的第二比率。低温晶种缓冲层102l在低温下形成，而高温晶种缓冲层在高温下形成。低温可以是例如约900至1000℃和/或小于约1000℃。高温可以是例如约1000至1200℃和/或大于约1000℃。在一些实施例中，低温晶种缓冲层102l和高温晶种缓冲层102h是相同的材料(例如，AlN)。在一些实施例中，低温晶种缓冲层102l是或包括低温AlN和/或高温晶种缓冲层
102h是或包括高温AlN。低温AlN可以是例如参考图1描述的，和/或高温AlN可以是例如参考图1描述的。
102h是或包括高温AlN。低温AlN可以是例如参考图1描述的，和/或高温AlN可以是例如参考图1描述的。
[0033] 低温晶种缓冲层102l和高温晶种缓冲层102h具有高浓度的p型掺杂剂以实现高电阻。p型掺杂剂可以是例如Mg、C、Fe、Zn或上述的任何组合。高掺杂浓度可以例如大于约1×1017cm-3、约1×1018cm-3或约1×1019cm-3和/或为约1×1017至1×1019cm-3、1×1017至1×
1018cm-3，或约1x1018至1x1019cm-3。由于高掺杂浓度，低温晶种缓冲层102l和高温晶种缓冲层102h不会引起衬底104中的2DHG的形成。因此，衬底损耗最小化并且III-V族器件的PAE增强。
1018cm-3，或约1x1018至1x1019cm-3。由于高掺杂浓度，低温晶种缓冲层102l和高温晶种缓冲层102h不会引起衬底104中的2DHG的形成。因此，衬底损耗最小化并且III-V族器件的PAE增强。
[0034] 在一些实施例中，低温晶种缓冲层102l具有约20至80纳米、约20至50纳米或约50至80纳米和/或小于约50或80纳米的低温厚度Tlsb。例如，由于难以直接在衬底104上生长低温晶种缓冲层102l，因此低温厚度Tlsb可能受到限制(例如，小于约80纳米)。此外，如果低温厚度Tlsb太低(例如，小于约20纳米)，可能例如难以控制低温晶种缓冲层102l的形成。在一些实施例中，高温晶种缓冲层102h具有约50至300纳米、约50至175纳米或约175至300纳米和/或小于约175或300纳米的高温厚度Thsb。如果高温厚度Thsb太低(例如，小于约50纳米)，则晶体质量可能例如较差，并且可能例如难以控制高温晶种缓冲层102h的形成。如果高温厚度Thsb太高(例如，大于300纳米)，则高温晶种缓冲层102h可能例如对III-V族器件施加过大的应力(例如，拉伸应力)，从而导致破裂和器件故障。
[0035] 参考图2B，提供了图2A的III-V族器件的一些可选实施例的截面图200B，其中，低温晶种缓冲层102l和高温晶种缓冲层102h接触的界面202较粗糙。例如，界面202可以具有一系列峰和谷。在一些实施例中，一系列峰和谷是周期性的。在其它实施例中，一系列峰和谷是不规则的。在一些实施例中，界面202具有锯齿形轮廓。由于分别在低温和高温下形成低温晶种缓冲层102l和高温晶种缓冲层102h，因此界面202可以是例如粗糙的。在一些实施例中，在低温下形成低温晶种缓冲层102l可以以三维(3D)生长模式形成低温晶种缓冲层102l，由此低温晶种缓冲层102l的上表面或顶面可以有一系列的峰和谷。此外，在一些实施例中，在高温下形成高温晶种缓冲层102h可以例如以二维(2D)生长模式形成高温晶种缓冲层102h，由此与低温晶种缓冲层102l相比，高温晶种缓冲层的上表面和顶面可以是平坦的或相对平坦的。
[0036] 参考图2C，提供图1的III-V族器件的一些可选实施例的截面图200C，其中，晶种缓冲层102包括交替堆叠的多个低温晶种缓冲层和多个高温晶种缓冲层。例如，晶种缓冲层102可以包括第一低温晶种缓冲层102fl、位于第一低温晶种缓冲层102fl上面的第一高温晶种缓冲层102fh、位于第一高温晶种缓冲层102fh上面的第二低温晶种缓冲层102sl和位于第二低温晶种缓冲层102sl上面的第二高温晶种缓冲层102sh。低温晶种缓冲层(例如，
102fl和102sl)是如图2A描述的低温晶种缓冲层102l，并且高温晶种缓冲层(例如，102fh和
102sh)是如图2A描述的高温晶种缓冲层102h。
102fl和102sl)是如图2A描述的低温晶种缓冲层102l，并且高温晶种缓冲层(例如，102fh和
102sh)是如图2A描述的高温晶种缓冲层102h。
[0037] 虽然图2C示出了两个低温晶种缓冲层(例如，102fl和102sl)和两个高温晶种缓冲层(例如，102fh和102sh)，但是在其它实施例中，更多低温晶种缓冲层和/或更多高温晶种缓冲层是适合的。在这样的其它实施例中，图2C中示出的低温和高温晶种缓冲层的交替图案持续用于一个或多个额外的低温和/或高温晶种缓冲层。此外，虽然低温晶种缓冲层的上表面或顶面被示出为在平坦或基本平坦的界面处接触高温晶种缓冲层的下表面或底面，但是应当理解，在其它实施例中，界面可以是粗糙的。图2B的界面202可以例如代表这种粗糙界面。
[0038] 参考图2D，提供了图1的III-V族器件的一些可选实施例的截面图200D，其中，晶种缓冲层102和渐变缓冲层124接触的界面204是粗糙的。例如，界面204可以具有一系列峰和谷。一系列峰和谷可以是例如周期性的或不规则的。在一些实施例中，界面204具有锯齿形轮廓。由于在低温下形成晶种缓冲层102，因此界面204可以是例如粗糙的。在一些实施例中，在低温下形成晶种缓冲层102以3D生长模式形成晶种缓冲层102，由此晶种缓冲层102的上表面或顶面可以例如具有一系列峰和谷。在一些实施例中，晶种缓冲层102是或包括低温AlN，其可以是例如参考图2A描述的。
[0039] 虽然在图1和图2A至图2D的至少一些实施例中，衬底104、晶种缓冲层102和隔离缓冲层126被描述为掺杂有p型掺杂剂，但是应当理解，在其它实施例中，n型掺杂剂可以可选地用于衬底104、晶种缓冲层102、隔离缓冲层126或上述的任何组合。虽然在图1和图2A至图2D的至少一些实施例中，渐变缓冲层124被描述和示出为具有三个渐变缓冲层，但是应当理解，在其它实施例中，渐变缓冲层124可以具有更多或更少的渐变缓冲层。
[0040] 参考图3A，提供了图1的III-V族器件的一些可选实施例的截面图300A，其中，III-V族栅极层302将栅电极122与阻挡层112分隔开。在一些实施例中，III-V族栅极层302由栅电极122完全覆盖和/或具有与栅电极122相同的顶部布局(在截面图300A内不可见)。III-V族栅极层302掺杂有n型或p型掺杂剂，并且可以是例如GaN、一些其它III族氮化物、一些其它III-V族材料或上述的任何组合。
[0041] III-V族栅极层302被掺杂和/或极化，以在缺少来自栅电极122的外部电场和/或电场的情况下耗尽下面的2DEG 116的部分。因此，当栅电极122以小于阈值电压的电压偏置时，2DEG 116从第一源极/漏极电极118至第二源极/漏极电极120不连续。此外，当栅电极122以大于阈值电压的电压偏置时，栅电极122产生增强下面的2DEG 116的部分的电场，使得2DEG116从第一源极/漏极电极118至第二源极/漏极电极120连续。在一些实施例中，III-V族器件是增强型HEMT。
[0042] 参考图3B，提供了图1的III-V族器件的一些可选实施例的截面图300B，其中，栅极介电层304将栅电极122与阻挡层112分隔开。在一些实施例中，栅极介电层304从第一源极/漏极电极118延伸至第二源极/漏极电极120。栅极介电层304可以是或包括例如氧化硅、一些其它氧化物、一些其它电介质或上述的任何组合。
[0043] 在缺少来自栅电极122的外部电场和/或电场的情况下，2DEG 116从第一源极/漏极电极118至第二源极/漏极电极120连续。因此，当栅电极122以小于阈值电压的电压偏置时，2DEG 116从第一源极/漏极电极118至第二源极/漏极电极120连续。此外，当栅电极122偏置具有大于阈值电压的电压时，栅电极122产生消耗栅电极122下面的2DEG 116的部分的电场，使得2DEG 116从第一源极/漏极电极118至第二源极/漏极电极120不连续。在一些实施例中，该III-V族器件是耗尽型金属绝缘体半导体场效应晶体管(MISFET)。
[0044] 参考图3C，提供了图3B的III-V族器件的一些可选实施例的截面图300C，其中，栅极介电层304和栅电极122延伸穿过阻挡层112。栅极介电层304穿过阻挡层112延伸至沟道层110，并且栅电极122凹入阻挡层112中。
[0045] 因为栅极介电层304和栅电极122延伸穿过阻挡层112，所以沟道层110未由栅电极122处的阻挡层112覆盖。此外，因为它是吸引移动电子并且形成2DEG 116的阻挡层112，因此在缺少来自栅电极122的外部电场和/或电场的情况下，2DEG 116在栅电极122处耗尽。因此，当栅电极122以小于阈值电压的电压偏置时，2DEG 116从第一源极/漏极电极118至第二源极/漏极电极120不连续。当栅电极122以大于阈值电压的电压偏置时，栅电极122产生增强栅电极122处的2DEG 116的电场，使得2DEG 116从第一源极/漏极电极118至第二源极/漏极电极120连续。在一些实施例中，III-V族器件是增强型MISFET。
[0046] 参考图4A，提供了图1的III-V族器件的一些可选实施例的截面图400A，其中，缓冲结构106还包括位于隔离缓冲层126和渐变缓冲层124之间的应变超晶格(SLS)缓冲层402。SLS缓冲层402阻挡从衬底104扩散或以其它方式移动至隔离缓冲层126的硅。这种硅将减小隔离缓冲层126的电阻并且增加III-V族器件的软击穿电压。此外，SLS缓冲层402释放隔离缓冲层126的应力。例如，隔离缓冲层126可以处于拉伸应力下，并且SLS缓冲层402可以产生抵消拉伸应力的压缩应力。拉伸应力可能导致衬底破裂和/或可能对III-V族器件的性能(例如，动态导通电阻)产生不利地影响。
[0047] 参考图4B，提供了图4A的SLS缓冲层402的一些实施例的截面图400B。SLS缓冲层402包括多个第一III-V族层402a和多个第二III-V族层402b。为了便于说明，仅第一III-V族层402a中的一些标记为402a，并且仅第二III-V族层402b中的一些标记为402b。第一III-V族层402a和第二III-V族层402b交替堆叠，并且第一III-V族层402a具有与第二III-V族层
402b不同的晶格常数。例如，第一III-V族层402a可以是或包括AlN或一些其它III-V族材料，并且第二III-V族层402b可以是或包括GaN或一些其它III-V族材料，或反之亦然。
402b不同的晶格常数。例如，第一III-V族层402a可以是或包括AlN或一些其它III-V族材料，并且第二III-V族层402b可以是或包括GaN或一些其它III-V族材料，或反之亦然。
[0048] 参考图5，提供了图1的III-V族器件的一些可选实施例的截面图500，其中，阻挡层112包括第一阻挡层112a和位于第一阻挡层112a上面的第二阻挡层112b。第一阻挡层112a可以是或包括例如AlN或一些其它III族氮化物，和/或第二阻挡层112b可以是或包括例如AlxG1-xN或一些其它III族氮化物，其中，x是介于约0.1至0.3之间的整数。第一阻挡层112a可以例如具有介于约0.5至1.5纳米之间的厚度，和/或第二阻挡层112b可以例如具有介于约10至40纳米之间的厚度。
[0049] 虽然图3A至图3C、图4A和图5示出为使用图1中的晶种缓冲层102的实施例，但是应当理解，图3A至图3C、图4A和图5可以可选地使用图2A至图2D中的晶种缓冲层102的实施例。虽然图2A至图2D、图3A至图3C和图4A示出为使用图1中的阻挡层112的实施例，但是应当理解，图2A至图2D、图3A至图3C和图4A可以可选地使用图5中的阻挡层112的实施例。虽然图2A至图2D、图3A至图3C和图5示出为使用图1中的缓冲结构106的实施例，但是应当理解，图2A至图2D、图3A至图3C和图5可以可选地使用图4A中的缓冲结构106的实施例。
[0050] 参考图6至图11，提供了用于形成包括掺杂的晶种缓冲层102的III-V族器件的方法的一些实施例的一系列截面图600至1100。该方法可以例如形成图1、图2A至图2D、图3A至图3C、图4A和图5的任何一个中的III-V族器件的实施例。此外，虽然图6至图11参考方法描述，但是应当理解，图6至图11所示的结构不限于该方法，并且可以在没有该方法的情况下单独使用。
[0051] 如图6的截面图600示出的，提供衬底104。在一些实施例中，衬底104是或包括单晶硅或一些其它硅，和/或具有(111)晶向或一些其它晶向。此外，在一些实施例中，衬底104具有高电阻以减少衬底损耗。高电阻可以例如大于约1至1.8或3kΩ/cm，和/或可以例如介于约1至1.8kΩ/cm之间，或介于约1.8至3kΩ/cm之间。此外，在一些实施例中，衬底104掺杂有p型掺杂剂以实现高电阻。
[0052] 同样如图6的截面图600示出的，在衬底104上外延地形成晶种缓冲层102。晶种缓冲层102包括低温晶种缓冲层102l和位于低温晶种缓冲层102l上面的高温晶种缓冲层102h。低温晶种缓冲层102l和高温晶种缓冲层102h是或包括AlN、一些其它III族氮化物、一些其它III-V族材料或上述的任何组合。此外，低温晶种缓冲层102l和高温晶种缓冲层102h具有高浓度的p型掺杂剂。p型掺杂剂可以是或包括例如Mg、C、Fe、Zn或上述的任何组合。高
17 -3 18 -3 19 -3
掺杂浓度可以例如大于约1×10 cm 、约1×10 cm 或约1×10 cm ，和/或可以例如为约1×1017至1×1019cm-3、1×1017至1×1018cm-3或约1×1018至1×1019cm-3。在一些实施例中，低温晶种缓冲层102l和高温晶种缓冲层102h是或包括相同的材料(例如，AlN)、具有相同的掺杂剂(例如，Mg)、具有相同的掺杂剂浓度或上述的任何组合。在一些实施例中，低温晶种缓冲层102l具有III族原子与V族原子的第一比率，并且高温晶种缓冲层102h具有III族原子与V族原子的与第一比率不同的第二比率。在一些实施例中，低温晶种缓冲层102l具有介于约20至80纳米、约20至40纳米或约40至80纳米之间的厚度Tlsb，和/或高温晶种缓冲层102h具有介于约50至300纳米、约50至175纳米或约175至300纳米之间的厚度Thsb。
17 -3 18 -3 19 -3
掺杂浓度可以例如大于约1×10 cm 、约1×10 cm 或约1×10 cm ，和/或可以例如为约1×1017至1×1019cm-3、1×1017至1×1018cm-3或约1×1018至1×1019cm-3。在一些实施例中，低温晶种缓冲层102l和高温晶种缓冲层102h是或包括相同的材料(例如，AlN)、具有相同的掺杂剂(例如，Mg)、具有相同的掺杂剂浓度或上述的任何组合。在一些实施例中，低温晶种缓冲层102l具有III族原子与V族原子的第一比率，并且高温晶种缓冲层102h具有III族原子与V族原子的与第一比率不同的第二比率。在一些实施例中，低温晶种缓冲层102l具有介于约20至80纳米、约20至40纳米或约40至80纳米之间的厚度Tlsb，和/或高温晶种缓冲层102h具有介于约50至300纳米、约50至175纳米或约175至300纳米之间的厚度Thsb。
[0053] 在一些实施例中，用于形成晶种缓冲层102的工艺包括在衬底104上外延形成低温晶种缓冲层102l，以及在低温晶种缓冲层102l上外延形成高温晶种缓冲层102h。通过例如分子束外延(MBE)、金属有机汽相外延(MOVPE)、一些其它汽相外延(VPE)、液相外延(LPE)、一些其它合适的外延工艺或上述的任何组合外延形成低温晶种缓冲层102l和高温晶种缓冲层102h。在一些实施例中，低温晶种缓冲层102l和高温晶种缓冲层102h通过相同的外延工艺(例如，MOVPE)形成。在一些实施例中，低温晶种缓冲层102l和/或高温晶种缓冲层102h形成的同时用p型掺杂剂(例如，Mg、C、Fe或Zn)掺杂。例如，低温晶种缓冲层102l和/或高温晶种缓冲层102h可以通过MOVPE在反应器内形成，同时将双环戊二烯基镁(Cp2Mg)注入反应器中，从而形成掺杂有Mg掺杂剂的低温晶种缓冲层102l和/或高温晶种缓冲层102h。在其它实施例中，低温晶种缓冲层102l和/或高温晶种缓冲层102h在形成之后被掺杂。
[0054] 低温晶种缓冲层102l在低温下形成，而高温晶种缓冲层102h在大于低温的高温下形成。在一些实施例中，低温为约900至1000℃、约900至950℃或约950至1000℃和/或小于约900、950或1000℃。在一些实施例中，高温为约1000至1200℃、约1000至1100℃，或约1100至1200℃，和/或大于约1000、1100或1200℃。在一些实施例中，在低温下形成低温晶种缓冲层102l促进以3D生长模式形成低温晶种缓冲层102l。在一些实施例中，3D生长模式导致形成具有较差的晶体质量和/或包括一系列峰和谷的上表面或顶面的低温晶种缓冲层102l。例如，由于3D生长模式，低温晶种缓冲层102l的上表面或顶面可具有锯齿形轮廓。该实例在图2B中示出。在一些实施例中，在高温下形成高温晶种缓冲层102h促进了以2D生长模式形成高温晶种缓冲层102h。在一些实施例中，2D生长模式使得形成具有较高晶体质量和/或相对光滑的上表面或顶面(与低温晶种缓冲层102l相比)的高温晶种缓冲层102h。
[0055] 由于高浓度的p型掺杂剂，晶种缓冲层102不会沿着晶种缓冲层102和衬底104接触的界面引起衬底104中的2DHG的形成。晶种缓冲层102的p型掺杂剂具有正电荷，其排斥衬底104中的移动空穴并且防止2DHG形成。在一些实施例中，选择p型掺杂剂的掺杂浓度以完全耗尽2DHG。如果掺杂浓度太低(例如，小于约1×1017cm-3)，则2DHG将不会完全耗尽。如果掺杂浓度太高(例如，大于约1×1019cm-3)，则III-V族器件上的应力可能太高并且III-V族器件可能破裂并且故障。通过防止2DHG形成，衬底104的电阻保持较高并且不会被2DHG减小。
因此，衬底损耗最小化并且III-V族器件的PAE增强。
因此，衬底损耗最小化并且III-V族器件的PAE增强。
[0056] 虽然图6示出了低温晶种缓冲层102l和高温晶种缓冲层102h的形成，但是在其它实施例中，可以省略(即，未形成)低温晶种缓冲层102l和高温晶种缓冲层102h中的一个。在这样的其它实施例中，晶种缓冲层102与低温晶种缓冲层102l和高温晶种缓冲层102h中的剩余一个可以是同一个。此外，虽然图6示出了一次形成的低温晶种缓冲层102l和高温晶种缓冲层102h，但是在其它实施例中，可以多次形成低温晶种缓冲层102l和/或可以多次形成高温晶种缓冲层102h。在这样的其它实施例中，晶种缓冲层102在低温和高温晶种缓冲层之间交替，其实例参考图2C示出和描述。
[0057] 如图7的截面图700示出的，在晶种缓冲层102上方外延形成渐变缓冲层124。渐变缓冲层124包括渐变缓冲层的堆叠件。例如，渐变缓冲层124可以包括第一渐变缓冲层124a、位于第一渐变缓冲层124a上面的第二渐变缓冲层124b以及位于第二渐变缓冲层124b上面的第三渐变缓冲层124c。渐变缓冲层的各个晶格常数从渐变缓冲层124的顶部至渐变缓冲层124的底部增大或减小，以使渐变缓冲层124的晶格常数渐变，并且减少或消除晶种缓冲层102与之后形成在渐变缓冲层124上的层的晶格失配。渐变缓冲层124以及因此渐变缓冲层124a、124b和124c可以是或包括例如氮化铝镓、一些其它III族氮化物、一些其它III-V族氮化物或上述的任何组合。
[0058] 在一些实施例中，渐变缓冲层共享共用的元素组并且具有单独的元素量。在一些实施例中，至少一种元素的单独量从渐变缓冲层124的顶部至渐变缓冲层124的底部增加或减少，以改变渐变缓冲层的各个晶格常数并且使渐变缓冲层124的晶格常数渐变。例如，第一渐变缓冲层124a可以是或包括AlxGa1-xN，第二渐变缓冲层124b可以是或包括AlyGa1-yN，并且第三渐变缓冲层124c可以是或包括AlzGa1-zN，其中，x为约0.6至0.8，y为约0.4至0.6并且z为约0.1至0.3。在一些实施例中，第一渐变缓冲层124a具有介于200至800纳米、200至500纳米或约500至800纳米之间的厚度Tfgb。在一些实施例中，第二渐变缓冲层124b具有介于约300至1000纳米、约300至650纳米或约650至1000纳米之间的厚度Tsgb。在一些实施例中，第三渐变缓冲层124c具有介于约500至2000纳米、约500至1250纳米或约1250至2000纳米之间的厚度Ttgb。
[0059] 在一些实施例中，用于形成渐变缓冲层124的工艺包括依次形成堆叠在晶种缓冲层102上方的渐变缓冲层。例如，可以在晶种缓冲层102上方形成第一渐变缓冲层124a，可以在第一渐变缓冲层124a上方形成第二渐变缓冲层124b，并且可以在第二渐变缓冲层124b上方形成第三渐变缓冲层124c。可以例如通过MBE、MOVPE、一些其它VPE、LPE、一些其它合适的外延工艺或上述的任何组合形成渐变缓冲层124。在一些实施例中，渐变缓冲层124在1000至1200℃、约1000至1100℃或约1100至1200℃的温度下形成。在一些实施例中，晶种缓冲层102用作用于外延形成渐变缓冲层124的晶种。
[0060] 如图8的截面图800示出的，在渐变缓冲层124上方外延形成隔离缓冲层126。隔离缓冲层126是掺杂有高浓度p型掺杂剂的半导体材料，以具有较高的电阻。高电阻可以例如相对于此后形成的沟道层较高。p型掺杂剂可以是或包括例如Mg、C、Fe、Zn或上述的任何组合。高掺杂浓度可以例如大于约1×1018cm-3、约1×1019cm-3或约1×1020cm-3，和/或可以例如为约1×1018至1×1020cm-3、1×1018至1×1019cm-3，或约1x1019至1x1020cm-3。在一些实施例中，高掺杂浓度超过低温晶种缓冲层102l和高温晶种缓冲层102h的掺杂浓度。隔离缓冲层126可以是或包括例如掺杂的GaN、一些其它的III族氮化物、一些其它的III-V族材料或上述的任何组合。在一些实施例中，隔离缓冲层126具有约0.5至5.0微米、约0.5至2.75微米或约2.75至5.0微米的厚度Thrb。
[0061] 在一些实施例中，通过MBE、MOVPE、一些其它VPE、LPE、一些其它合适的外延工艺或上述的任何组合形成隔离缓冲层126。在一些实施例中，隔离缓冲层126在约900至1100℃、约900至1000℃或约1000至1100℃的温度下形成。在一些实施例中，隔离缓冲层126形成的同时用掺杂剂(例如，Mg、C或Fe)掺杂。在其它实施例中，隔离缓冲层126在形成之后被掺杂。在一些实施例中，晶种缓冲层102(例如，低温晶种缓冲层102l和/或高温晶种缓冲层102h)掺杂有Mg掺杂剂，而隔离缓冲层126掺杂有C掺杂剂。
[0062] 虽然未示出，但是在其它实施例中，可以在隔离缓冲层126的形成和渐变缓冲层124的形成之间外延形成SLS缓冲层。SLS缓冲层的实例如参考图4A和图4B的SLS缓冲层402示出和描述。SLS缓冲层可以例如释放隔离缓冲层126的应力。例如，隔离缓冲层126可以处于拉伸应力下，并且SLS缓冲层可以产生抵消拉伸应力的压缩应力。在缺少SLS缓冲层的情况下，拉伸应力可能导致晶圆破裂和/或可能对III-V族器件的性能(例如，动态导通电阻)产生不利地影响。
[0063] 如图9的截面图900示出的，在隔离缓冲层126上方外延形成沟道层110。沟道层110是未掺杂的和/或具有小于约1×1017cm-3、1x1016cm-3或1x1015cm-3的低掺杂浓度。在一些实施例中，隔离缓冲层126掺杂有浓度大于约1×1018cm-3的碳，并且沟道层110具有小于约1×1017cm-3的碳掺杂浓度。沟道层110可以是或包括例如GaN、一些其它III族氮化物或一些其它III-V族材料。在一些实施例中，沟道层110的厚度Tc为约0.1至0.5微米、约0.1至0.35微米、约0.35至0.5微米或约0.25微米。
[0064] 在一些实施例中，通过MBE、MOVPE、一些其它VPE、LPE、一些其它合适的外延工艺或上述的任何组合形成沟道层110。在一些实施例中，沟道层110在约1000至1200℃、约1000至1100℃或约1100至1200℃的温度下形成。在一些实施例中，沟道层110形成为未掺杂，并且少量掺杂剂随后从相邻层(例如，隔离缓冲层126)扩散至沟道层110中。
[0065] 如图10的截面图1000示出的，在沟道层110上直接外延形成阻挡层112。阻挡层112是具有与沟道层110的带隙不相等的带隙的半导体材料，由此直接形成在沟道层110上的阻挡层112限定了异质结114。此外，阻挡层112被极化为使得正电荷朝向阻挡层112的下表面或底面移位，并且负电荷朝向阻挡层112的上表面和顶面移位。极化使得2DEG 116沿着异质结114形成在沟道层110中。2DEG 116具有高浓度的移动电子，从而使得它是导电的。阻挡层112可以是或包括例如AlN、AlGaN、一些其它III族氮化物、一些其它III-V族材料或上述的任何组合。
[0066] 在一些实施例中，阻挡层112包括第一阻挡层112a和位于第一阻挡层112a上面的第二阻挡层112b。第一阻挡层112a可以是或包括例如AlN或一些其它III-V族材料，和/或第二阻挡层112b可以是或包括例如AlGaN或一些其它III-V族材料。在一些实施例中，第二阻挡层112b是AlxGa1-xN，其中，x为约0.1至0.3、约0.1至0.2或约0.2至0.3。在一些实施例中，第一阻挡层112a的第一阻挡层厚度Tfb小于第二阻挡层112b的第二阻挡层厚度Tsb。第一阻挡层厚度Tfb可以是例如约0.5至1.5纳米、约0.5至1.0纳米或约1.0至1.5纳米。第二阻挡层厚度Tsb可以是例如约10至40纳米、约10至25纳米或约25至40纳米。
[0067] 在一些实施例中，通过MBE、MOVPE、一些其它VPE、LPE、一些其它合适的外延工艺或上述的任何组合外延形成阻挡层112。在一些实施例中，用于形成阻挡层112的工艺包括外延地形成第一阻挡层112a，以及随后在第一阻挡层112a上外延形成第二阻挡层112b。在一些实施例中，阻挡层112以及因此第一阻挡层112a和第二阻挡层112a在约1000至1200℃、约1000至1100℃或约1100至1200℃的温度下形成。
[0068] 如图11的截面图1100示出的，第一源极/漏极电极118和第二源极/漏极电极120形成为延伸至阻挡层112中。在一些实施例中，第一源极/漏极电极118和第二源极/漏极电极120穿过阻挡层112延伸至沟道层110。第一源极/漏极电极118和第二源极/漏极电极120横向间隔开并且电连接至2DEG 116。在一些实施例中，第一源极/漏极电极118和第二源极/漏极电极120欧姆连接至2DEG 116。第一源极/漏极电极118和第二源极/漏极电极120是导电的并且可以是或包括例如铝铜、铝、钨、铜、掺杂的多晶硅、一些其它导电的材料或上述的任何组合。
[0069] 在一些实施例中，用于形成第一源极/漏极电极118和第二源极/漏极电极120的工艺包括图案化阻挡层112以形成暴露沟道层110的一对电极开口。导电层沉积在阻挡层112上，填充电极开口。此外，将导电层图案化为第一源极/漏极电极118和第二源极/漏极电极120。阻挡层112和/或导电层的图案化可以例如通过光刻/蚀刻工艺或一些其它图案化工艺来实施。导电层的沉积可以例如通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、化学镀、电镀、一些其它沉积工艺或上述的任何组合来实施。
[0070] 同样如图11的截面图1100示出的，在阻挡层上、横向在第一源极/漏极电极118和第二源极/漏极电极120之间形成栅电极122。栅电极122是导电的并且可以是或包括例如铝铜、铝、钨、铜、掺杂多晶硅、一些其它导电材料或上述的任何组合。在一些实施例中，用于形成栅电极122的工艺包括沉积导电层并且将导电层图案化为栅电极122。图案化可以例如通过光刻/蚀刻工艺或一些其它图案化工艺来实施。导电层的沉积可以例如通过CVD、PVD、化学镀、电镀、一些其它沉积工艺或上述的任何组合来实施。
[0071] 在III-V族器件的使用期间，栅电极122产生电场，该电场操纵2DEG116从第一源极/漏极电极118至第二源极/漏极电极120的连续性。例如，当栅电极122以大于阈值电压的电压偏置时，栅电极122可以产生耗尽下面的2DEG 116的移动电子的部分并且破坏2DEG 116从第一源极/漏极电极118至第二源极/漏极电极120的连续性。在一些实施例中，隔离缓冲层126由于其高电阻率而用作沟道层110的“背侧阻挡”，从而减少衬底损耗并且增加III-V族器件的软击穿电压。
[0072] 虽然图11示出了根据图1中的实施例的栅电极122的形成，但是应当理解，栅电极122可以可选地根据图3A至图3C的任何一个的实施例形成。例如，对于图3A的实施例，可以在阻挡层112上堆叠形成III-V族栅极层302和栅电极122。又例如，对于图3B和图3C的实施例，可以在阻挡层112上堆叠形成栅极介电层304和栅电极122。
[0073] 虽然在图6至图11的至少一些实施例中，衬底104、晶种缓冲层102和隔离缓冲层126描述为掺杂有p型掺杂剂，但是应当理解，在其它实施例中，n型掺杂剂可以可选地用于衬底104、晶种缓冲层102、隔离缓冲层126或上述的任何组合。虽然在图7至图11的至少一些实施例中，渐变缓冲层124被描述和示出为具有三个渐变缓冲层，但是在其它实施例中，渐变缓冲层124可以具有更多或更少的渐变缓冲层。
[0074] 参考图12，提供了图6至图11的方法的一些实施例的流程图1200。通过该方法形成的III-V族器件可以是例如增强型HEMT、耗尽型HEMT、增强型MISFET、耗尽型MISFET或一些其它III-V族器件。
[0075] 在1202处，在衬底上形成III-V族缓冲结构。例如，见图6至图8。在1202a处，III-V族缓冲结构的形成包括在衬底上外延形成晶种缓冲层，其中，晶种缓冲层是掺杂的。例如，见图6。晶种缓冲层可以例如掺杂有p型掺杂剂。在一些实施例中，在1202b处，III-V族缓冲结构的形成包括在晶种缓冲层上方外延形成渐变缓冲层。例如，见图7。在一些实施例中，在1202c处，III-V族缓冲结构的形成包括在渐变缓冲层上外延形成隔离缓冲层。例如，见图8。
[0076] 在1204处，在III-V族缓冲结构上形成III-V族异质结结构。例如，见图9和图10。
[0077] 在1206处，在III-V族异质结结构上形成栅电极和一对源极/漏极电极。例如，见图11。
[0078] 由于高掺杂浓度，晶种缓冲层不会沿着晶种缓冲层和衬底接触的界面引起衬底中的2DHG的形成。晶种缓冲层的掺杂剂(例如，p型掺杂剂)可以例如具有正电荷，其排斥衬底中的移动空穴并且防止2DHG形成。因此，2DHG不会减小衬底的电阻率并且减少衬底损耗。由于减少了衬底损耗，III-V族器件的PAE得到增强。
[0079] 虽然公开的方法1200在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
[0080] 在一些实施例中，本申请提供了半导体器件，包括：衬底；位于衬底上面并且直接接触衬底的晶种缓冲层，其中，晶种缓冲层包括III-V族材料，III-V族材料是掺杂的并且位于衬底和晶种缓冲层直接接触的界面处；位于晶种缓冲层上面的异质结结构；位于异质结结构上面的一对源极/漏极电极；以及位于异质结结构上面、横向位于源极/漏极电极之间的栅电极。在一些实施例中，晶种缓冲层包括III族氮化物，其中，衬底和晶种缓冲层掺杂有相同的掺杂类型。在一些实施例中，晶种缓冲层包括氮化铝。在一些实施例中，晶种缓冲层是p型。在一些实施例中，晶种缓冲层的掺杂浓度大于约1×1018cm-3。在一些实施例中，晶种缓冲层包括第一晶种缓冲层和位于第一晶种缓冲层上面的第二晶种缓冲层，其中，第一晶种缓冲层具有V族原子与III族原子的第一比率，其中，第二晶种缓冲层具有V族原子与III族原子的第二比率，并且其中，第一比率和第二比率不同。在一些实施例中，衬底具有大于约1kΩ/cm的电阻。在一些实施例中，半导体器件还包括：位于晶种缓冲层上面的渐变缓冲层；以及位于渐变缓冲层上面的隔离缓冲层，其中，隔离缓冲层具有超过约1×1018cm-3的掺杂剂浓度，并且其中，异质结结构位于隔离缓冲层上面。
[0081] 在一些实施例中，本申请提供了用于形成半导体器件的方法，该方法包括：在衬底上直接外延形成晶种缓冲层，其中，晶种缓冲层包括III-V族材料，其中，III-V族材料是掺杂的并且位于衬底和晶种缓冲层直接接触的界面处；在晶种缓冲层上面外延形成异质结结构；在异质结结构上形成一对源极/漏极电极；以及在异质结结构上、横向在源极/漏极电极之间形成栅电极。在一些实施例中，晶种缓冲层的形成包括生长晶种缓冲层的同时掺杂晶种缓冲层。在一些实施例中，晶种缓冲层的形成包括：在衬底上形成第一晶种缓冲层，其中，第一晶种缓冲层在第一温度下形成，并且其中，第一晶种缓冲层包括III族材料并且是掺杂的；以及第一晶种缓冲层上形成第二晶种缓冲层，其中，第二晶种缓冲层在大于第一温度的第二温度下形成，并且其中，第二晶种缓冲层包括III族材料并且是掺杂的。在一些实施例中，第一温度小于约1000℃，其中，第二温度大于约1000℃。在一些实施例中，第一晶种缓冲层的形成和第二晶种缓冲层的形成重复至少一次。在一些实施例中，晶种缓冲层掺杂有p型掺杂剂，该p型掺杂剂包括镁、铁或碳中的至少一种。在一些实施例中，该方法还包括：在晶种缓冲层上外延形成渐变缓冲层；在渐变缓冲层上外延形成隔离缓冲层，其中，隔离缓冲层具有超过约1×1018反立方厘米(cm-3)的掺杂剂浓度，并且其中，掺杂剂包括镁、铁或碳中的至少一种。
[0082] 在一些实施例中，本申请提供了另一半导体器件，包括：硅衬底；位于硅衬底上面并且直接接触硅衬底的晶种缓冲层，其中，晶种缓冲层包括掺杂有p型掺杂剂的氮化铝；位于晶种缓冲层上面的沟道层，其中，沟道层包括沿着沟道层的顶面的二维电子气体(2DEG)；位于沟道层上面并且与沟道层接触以限定异质结的阻挡层；位于沟道层上面的一对源极/漏极电极；以及位于阻挡层上面、横向位于源极/漏极电极之间的栅电极。在一些实施例中，栅电极直接接触阻挡层。在一些实施例中，该半导体器件还包括III-V族栅极层，其将栅电极与阻挡层分隔开并且定位至栅电极。在一些实施例中，该半导体器件还包括将栅电极与阻挡层分隔开的栅极介电层。在一些实施例中，栅极介电层穿过阻挡层突出至沟道层，其中，栅电极陷入阻挡层中。
[0083] 根据本申请的实施例，提供了一种半导体器件，包括：衬底；晶种缓冲层，位于所述衬底上面并且直接接触所述衬底，其中，所述晶种缓冲层包括III-V族材料，所述III-V族材料是掺杂的并且位于所述衬底和所述晶种缓冲层直接接触的界面处；异质结结构，位于所述晶种缓冲层上面；一对源极/漏极电极，位于所述异质结结构上面；以及栅电极，位于所述异质结结构上面、横向位于所述源极/漏极电极之间。
[0084] 根据本申请的实施例，所述晶种缓冲层包括III族氮化物，其中，所述衬底和所述晶种缓冲层掺杂有相同的掺杂类型。
[0085] 根据本申请的实施例，所述晶种缓冲层包括氮化铝。
[0086] 根据本申请的实施例，所述晶种缓冲层是p型。
[0087] 根据本申请的实施例，所述晶种缓冲层的掺杂浓度大于1×1018反立方厘米(cm-3)。
[0088] 根据本申请的实施例，所述晶种缓冲层包括第一晶种缓冲层和位于所述第一晶种缓冲层上面的第二晶种缓冲层，其中，所述第一晶种缓冲层具有V族原子与III族原子的第一比率，其中，所述第二晶种缓冲层具有V族原子与III族原子的第二比率，并且其中，所述第一比率与所述第二比率不同。
[0089] 根据本申请的实施例，所述衬底具有大于1千欧/厘米(kΩ/cm)的电阻。
[0090] 根据本申请的实施例，还包括：渐变缓冲层，位于所述晶种缓冲层上面；以及隔离缓冲层，位于所述渐变缓冲层上面，其中，所述隔离缓冲层具有超过1×1018反立方厘米(cm-3)的掺杂剂的浓度，并且其中，所述异质结结构位于所述隔离缓冲层上面。
[0091] 根据本申请的实施例，还提供了一种用于形成半导体器件的方法，所述方法包括：在衬底上直接外延形成晶种缓冲层，其中，所述晶种缓冲层包括III-V族材料，其中，所述III-V族材料是掺杂的并且位于所述衬底和所述晶种缓冲层直接接触的界面处；在所述晶种缓冲层上面外延形成异质结结构；在所述异质结结构上形成一对源极/漏极电极；以及在所述异质结结构上、横向在所述源极/漏极电极之间形成栅电极。
[0092] 根据本申请的实施例，所述晶种缓冲层的形成包括生长所述晶种缓冲层的同时掺杂所述晶种缓冲层。
[0093] 根据本申请的实施例，所述晶种缓冲层的形成包括：在所述衬底上形成第一晶种缓冲层，其中，所述第一晶种缓冲层在第一温度下形成，并且其中，所述第一晶种缓冲层包括III族材料并且是掺杂的；以及在所述第一晶种缓冲层上形成第二晶种缓冲层，其中，所述第二晶种缓冲层在大于所述第一温度的第二温度下形成，并且其中，所述第二晶种缓冲层包括III族材料并且是掺杂的。
[0094] 根据本申请的实施例，所述第一温度小于约1000摄氏度(℃)，其中，所述第二温度大于约1000℃。
[0095] 根据本申请的实施例，所述第一晶种缓冲层的形成和所述第二晶种缓冲层的形成重复至少一次。
[0096] 根据本申请的实施例，所述晶种缓冲层掺杂有p型掺杂剂，所述p型掺杂剂包括镁、铁或碳中的至少一种。
[0097] 根据本申请的实施例，还包括：在所述晶种缓冲层上外延形成渐变缓冲层；在所述渐变缓冲层上外延形成隔离缓冲层，其中，所述隔离缓冲层具有超过1×1018反立方厘米(cm-3)的掺杂剂的浓度，并且其中，所述掺杂剂包括镁、铁或碳中的至少一种。
[0098] 根据本申请的实施例，还提供了一种半导体器件，包括：硅衬底；晶种缓冲层，位于所述硅衬底上面并且直接接触所述硅衬底，其中，所述晶种缓冲层包括掺杂有p型掺杂剂的氮化铝；沟道层，位于所述晶种缓冲层上面，其中，所述沟道层包括沿着所述沟道层的顶面的二维电子气体(2DEG)；阻挡层，位于所述沟道层上面并且与所述沟道层接触以限定异质结；一对源极/漏极电极，位于所述沟道层上面；以及栅电极，位于所述阻挡层上面、横向位于所述源极/漏极电极之间。
[0099] 根据本申请的实施例，所述栅电极直接接触所述阻挡层。
[0100] 根据本申请的实施例，还包括：III-V族栅极层，将所述栅电极与所述阻挡层分隔开并且定位至所述栅电极。
[0101] 根据本申请的实施例，还包括：栅极介电层，将所述栅电极与所述阻挡层分隔开。
[0102] 根据本申请的实施例，所述栅极介电层穿过所述阻挡层突出至所述沟道层，其中，所述栅电极陷入所述阻挡层中。
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