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双沟道横向超结双扩散金属 氧化物元素 半导体场效应管及其制作方法

阅读：569发布：2020-05-11

专利汇可以提供双沟道横向超结双扩散金属氧化物元素半导体场效应管及其制作方法专利检索，专利查询，专利分析的服务。并且本发明提出了一种双沟道横向超结双扩散金属氧化物元素半导体场效应管及其制作方法。该器件的特点是：基于超结结构，衬底的材料为元素半导体材料；在基区的上部临近超结漂移区的一端向外侧依次形成第一源区、沟道衬底接触、第二源区以及沟槽；器件表面对应于第一源区相应的第一沟道的区域形成平面栅绝缘层以及平面栅电极；沟槽贯穿基区并延伸到下方的缓冲层，沟槽的底面和侧面形成沟槽栅绝缘层，并基于沟槽栅绝缘层内表面以多晶硅填平形成沟槽栅电极；在第一源区、沟道衬底接触和第二源区表面短接形成源电极。本发明的平面栅和沟槽栅结构形成双栅结构，实现电子电流的双沟道导通，有效降低了器件的导通电阻。，下面是双沟道横向超结双扩散金属氧化物元素半导体场效应管及其制作方法专利的具体信息内容。

权利要求

1.双沟道横向超结双扩散金属氧化物元素半导体场效应管，包括：
衬底；
在所述衬底表面形成的外延层；
在所述外延层上部形成的缓冲层；
在所述缓冲层上部左、右两个区域分别形成的基区和超结漂移区，所述超结漂移区由若干相间排列的N柱和P柱构成；
在基区的上部临近超结漂移区的一端形成的第一源区以及相应的第一沟道，该第一沟道与超结漂移区的左端相接；
器件表面对应于所述第一沟道的区域形成的平面栅绝缘层以及平面栅电极；
超结漂移区的右端形成的漏区以及在漏区表面形成的漏电极；
其特征在于：
所述衬底的材料为元素半导体材料；
在所述第一源区的左侧依次形成沟道衬底接触、第二源区以及沟槽；其中沟槽贯穿基区并延伸到下方的缓冲层，所述沟槽的底面和侧面形成沟槽栅绝缘层，并基于沟槽栅绝缘层内表面以多晶硅填平形成沟槽栅电极；第二源区下方相应形成纵向的第二沟道；
在所述第一源区、沟道衬底接触和第二源区表面短接形成源电极。
2.根据权利要求1所述的双沟道横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：所述沟槽的深宽比3:1～10:1。
3.根据权利要求1所述的双沟道横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：所述沟槽栅电极超过基区的深度，超出1～5μm。
4.根据权利要求1所述的双沟道横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：所述沟槽栅绝缘层与平面栅绝缘层的厚度相同，均为0.02～0.1μm。
5.根据权利要求1所述的双沟道横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：所述沟槽栅电极与平面栅多晶硅的掺杂浓度相同；所述第一源区、第二源区与沟道衬底接触的掺杂浓度均相同。
6.根据权利要求1所述的双沟道横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：所述缓冲层的掺杂浓度2e15～5e16cm-3。
7.根据权利要求1所述的双沟道横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：所述漏区的深度大于超结漂移区的深度，延伸到下方的缓冲层。
8.根据权利要求1所述的双沟道横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：所述第一源区、沟道衬底接触和第二源区的深度相等，其深度与基区的深度之比为1:2-1:5。
9.根据权利要求3所述的双沟道横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：所述沟槽以及沟槽栅电极贯穿基区以及缓冲层，延伸到下方的外延层。
10.一种制作权利要求1所述双沟道横向超结双扩散金属氧化物元素半导体场效应管的方法，包括以下步骤：
1)取元素半导体材料的衬底；
2)在衬底上生长外延层；
3)在外延层上通过离子注入或热扩散工艺形成缓冲层；
4)在缓冲层上的左端区域通过离子注入或热扩散工艺形成基区，在缓冲层上的右端区域分别通过N型和P型离子注入形成超结漂移区；
5)在基区和漂移区上通过场氧氧化工艺形成有源区；
6)有源区上生长平面栅绝缘层并淀积多晶硅，再刻蚀多晶硅形成平面栅电极；
7)然后通过离子注入在基区临近超结漂移区的一侧形成第一源区及相应的第一沟道，同时在超结漂移区的另一侧形成漏区；
8)在所述基区中第一源区的外侧依次通过离子注入工艺形成沟道衬底接触、第二源区；
9)在第二源区外侧通过沟槽刻蚀工艺形成沟槽；
10)在沟槽中形成沟槽栅绝缘层，再淀积多晶硅填平形成沟槽栅电极；
11)在器件的表面淀积钝化层，并刻蚀接触孔；
12)在器件上表面淀积金属；
13)在所述第一源区、沟道衬底接触和第二源区上方通过接触孔短接形成源电极；
14)在漏区上方通过接触孔形成漏电极。

说明书全文

双沟道横向超结双扩散金属 氧化物元素 半导体场效应管及其

制作方法

技术领域

[0001] 本发明涉及功率半导体器件领域，特别是涉及一种横向超结双扩散金属氧化物半导体场效应管及其制作方法。

背景技术

[0002] 以横向双扩散MOS(Lateral Double-diffused MOS，简称LDMOS)为代表的高耐压、低导通电阻的横向功率器件广泛应用在高压集成电路(High Voltage Integrated Circuit，简称HVIC)和智能功率集成电路(Smart Power Integrated Circuit，简称SPIC)中。超结(Super Junction，简称SJ)技术能够使得在一定的击穿电压(Breakdown Voltage,简称BV)条件下具有非常低的导通电阻(Specific On Resistance，简称RON,sp)，被应用于LDMOS形成SJ-LDMOS结构打破了传统功率MOS器件的极限关系。

[0003] 然而在SJ-LDMOS实现的过程中遇到了许多问题，包括衬底辅助耗尽效应(Substrate Assisted Depletion,简称SAD)等问题。随之国际上提出了一些消除SAD的器件结构，其中采用缓冲层结构的Buffered SJ-LDMOS器件能够有效地消除器件本身的SAD问题。然而对于具有缓存层的N型沟道SJ-LDMOS器件，虽然漂移区采用了超结结构，器件的导通电阻仍然很高，横向SJ-LDMOS器件的比导通电阻大于理想横向超结漂移区理论的导通电阻。由于在器件导通时超结漂移区中P柱不参与导电，并且由于N柱和P柱之间存在耗尽区域，减小N柱的电子导通通道的宽度，所以电子的导通路径的宽度小于传统LDMOS器件的1/2。

[0004] 通过研究发现，在超结漂移区P柱的下方区域电子浓度较低，由于在纵向区域P柱与缓冲层之间存在耗尽区，并且N型缓层中的电子电流密度较低。SJ-LDMOS器件随着漂移区长度的增加，器件的比导通电阻也随之迅速增大，限制了SJ-LDMOS器件在功率集成电路中的应用。

发明内容

[0005] 本发明提出一种双沟道(Dual-Channel)横向超结双扩散金属氧化物元素半导体场效应管(SJ-LDMOS)该器件，旨在优化SJ-LDMOS器件击穿电压与比导通电阻的矛盾关系。

[0006] 本发明的技术方案如下：

[0007] 该双沟道横向超结双扩散金属氧化物元素半导体场效应管，包括：

[0008] 衬底；

[0009] 在所述衬底表面形成的外延层；

[0010] 在所述外延层上部形成的缓冲层；

[0011] 在所述缓冲层上部左、右两个区域分别形成的基区和超结漂移区，所述超结漂移区由若干相间排列的N柱和P柱构成；

[0012] 在基区的上部临近超结漂移区的一端形成的第一源区以及相应的第一沟道，该第一沟道与超结漂移区的左端相接；

[0013] 器件表面对应于所述第一沟道的区域形成的平面栅绝缘层以及平面栅电极；

[0014] 超结漂移区的右端形成的漏区以及在漏区表面形成的漏电极；

[0015] 其特殊之处在于：

[0016] 所述衬底的材料为元素半导体材料；例如，如硅、锗等元素半导体材料；

[0017] 在所述第一源区的左侧依次形成沟道衬底接触、第二源区以及沟槽；其中沟槽贯穿基区并延伸到下方的缓冲层，所述沟槽的底面和侧面形成沟槽栅绝缘层，并基于沟槽栅绝缘层内表面以多晶硅填平形成沟槽栅电极；第二源区下方相应形成纵向的第二沟道；

[0018] 在所述第一源区、沟道衬底接触和第二源区表面短接形成源电极。

[0019] 在以上方案的基础上，本发明还进一步做了如下优化：

[0020] 所述沟槽的深宽比3:1～10:1。

[0021] 所述沟槽栅电极超过基区的深度(甚至，沟槽以及沟槽栅电极贯穿基区以及缓冲层，延伸到下方的外延层)，超出基区1～5μm。

[0022] 所述沟槽栅绝缘层与平面栅绝缘层的厚度相同，均为0.02～0.1μm。

[0023] 所述沟槽栅电极与平面栅多晶硅的掺杂浓度相同；所述第一源区、第二源区与沟道衬底接触的掺杂浓度均相同。

[0024] 所述缓冲层的掺杂浓度2e15～5e16 cm-3。

[0025] 所述漏区的深度大于超结漂移区的深度，延伸到下方的缓冲层。

[0026] 所述第一源区、沟道衬底接触和第二源区的深度相等，其深度与基区的深度之比为1:2-1:5。例如：源区深度为0.5μm，基区深度为1.5um。

[0027] 本发明还提供一种制作以上双沟道横向超结双扩散金属氧化物元素半导体场效应管的方法，包括以下步骤：

[0028] 1)取元素半导体材料的衬底；

[0029] 2)在衬底上生长外延层；

[0030] 3)在外延层上通过离子注入或热扩散工艺形成缓冲层；

[0031] 4)在缓冲层上的左端区域通过离子注入或热扩散工艺形成基区，在缓冲层上的右端区域分别通过N型和P型离子注入形成超结漂移区；

[0032] 5)在基区和漂移区上通过场氧氧化工艺形成有源区；

[0033] 6)有源区上生长平面栅绝缘层并淀积多晶硅，再刻蚀多晶硅形成平面栅电极；

[0034] 7)然后通过离子注入在基区临近超结漂移区的一侧形成第一源区及相应的第一沟道，同时在超结漂移区的另一侧形成漏区；

[0035] 8)在所述基区中第一源区的外侧依次通过离子注入工艺形成沟道衬底接触、第二源区；当然，沟道衬底接触与源区的掺杂类型相反；

[0036] 9)在第二源区外侧通过沟槽刻蚀工艺形成沟槽；

[0037] 10)在沟槽中形成沟槽栅绝缘层，再淀积多晶硅填平形成沟槽栅电极；

[0038] 11)在器件的表面淀积钝化层，并刻蚀接触孔；

[0039] 12)在器件上表面淀积金属；

[0040] 13)在所述第一源区、沟道衬底接触和第二源区上方通过接触孔短接形成源电极；

[0041] 14)在漏区上方通过接触孔形成漏电极。

[0042] 本发明技术方案的有益效果如下：

[0043] 该器件针对具有缓冲层SJ-LDMOS器件，在基区上方和侧方通过平面栅工艺和沟槽栅工艺分别形成平面栅和沟槽栅双栅结构，一方面源电极的电子通过平面栅横向沟道在器件超结漂移区表面流通到器件的漏电极；另一方面，源电极的电子通过沟槽栅纵向沟道在器件超结漂移区下方的缓冲层流通到器件的漏电极。结合平面栅和沟槽栅结构形成双栅结构，实现电子电流的双沟道导通，有效降低了器件的导通电阻。

[0044] 深漏结构加强了缓冲层的导电特性，缓解了漏端扩散的曲率效应，降低了漏端的纵向高峰电场，提升了器件的击穿电压。

[0045] 与传统器件结构相比，在器件漂移区长度相同且击穿电压相同的情况下，本发明的双沟道SJ-LDMOS器件的导通电阻降低了25％，器件的优值FOM提升了25％。该双沟道SJ-LDMOS器件的由于具有更低的导通损耗，能够极大地促进SJ-LDMOS器件在功率集成电路PIC中的应用。附图说明

[0046] 图1为本发明一个实施例的器件三维结构示意图。

[0047] 图2为图1所示实施例的正视图。

[0048] 图3基于图1示意了两个方向的沟道以及电子流通路径。

[0049] 附图标号说明：

[0050] 1-沟槽栅电极；2-源电极；3-平面栅电极；4-平面栅绝缘层；5-超结漂移区；51-N柱，52-P柱；6-漏电极；7-漏区；8-缓冲层；9-外延层；10-元素半导体衬底；11-沟槽栅绝缘层；12-基区；13-源区；14-沟道衬底接触。

具体实施方式

[0051] 如图1、图2所示，本实施例提出的双沟道横向超结双扩散金属氧化物元素半导体场效应管，包括：

[0052] 元素半导体衬底10；

[0053] 在衬底上生长的外延层9；

[0054] 在外延层上部形成的缓冲层8；缓冲层的掺杂浓度2e15～5e16 cm-3；

[0055] 在缓冲层8上部左、右两个区域分别形成的基区12和超结漂移区5，其中超结漂移区5由若干相间排列的N柱51和P柱52构成；

[0056] 平面栅绝缘层4以及平面栅电极3；

[0057] 通过离子注入在基区临近漂移区的一侧形成的两处源区13及其之间的沟道衬底接触14；其中右侧的源区记为第一源区，左侧的源区记为第二源区；第一源区、沟道衬底接触和第二源区的深度相等，其深度与基区的深度之比为1:2-1:5；例如：源区深度为0.5μm，基区深度为1.5um；

[0058] 在超结漂移区的另一侧形成的漏区7；漏区7的深度大于超结漂移区的深度，延伸到下方的缓冲层；

[0059] 紧邻第二源区外侧的沟槽及在沟槽侧面和底面形成的沟槽栅绝缘层11；该沟槽的深宽比3:1～10:1；沟槽栅绝缘层与平面栅绝缘层的厚度相同，均为0.02～0.1μm；

[0060] 在沟槽栅绝缘层11中淀积多晶硅形成的沟槽栅电极1；沟槽栅电极贯穿基区以及缓冲层延伸到下方的外延层，其深度超出基区1～5μm；

[0061] 在源区和沟道衬底接触上方通过接触孔短接形成的源电极1；

[0062] 在漏区7上方形成的漏电极6。

[0063] 本实施例中，沟槽栅电极1与平面栅电极3共接(加载相等的电压)。

[0064] 以上结构作为最小器件单元。实际器件(流片)通常是分别以图2所示结构的左边线和右边线作镜像对称，并以此类推。

[0065] 本实施例提出的新型超结器件，采用双沟道设计可以有效降低SJ-LDMOS期间的导通电阻。一方面源电极的电子通过平面栅横向沟道在器件超结漂移区表面流通到器件的漏电极；另一方面，源电极的电子通过沟槽栅纵向沟道在器件超结漂移区下方的缓冲层流通到器件的漏电极。结合平面栅和沟槽栅结构形成双栅结构，实现电子电流的双沟道导通(如图3所示)，有效降低了器件的导通电阻。而且，深漏结构加强了缓冲层的导电特性，缓解了漏端扩散的曲率效应，降低了漏端的纵向高峰电场，提升了器件的击穿电压。

[0066] 以下以基于元素半导体Si材料的N沟道SJ-LDMOS为例，介绍器件的制备方法：

[0067] 1)取P型Si材料的衬底；

[0068] 2)在Si衬底上生长P型外延层；

[0069] 3)在外延层上通过离子注入或热扩散工艺形成缓冲层；

[0070] 4)在缓冲层上的左端区域通过离子注入或热扩散工艺形成基区，在缓冲层上的右端区域分别通过N型和P型离子注入形成超结漂移区；

[0071] 5)在基区和漂移区上通过场氧氧化工艺形成有源区；

[0072] 6)有源区上生长平面栅绝缘层并淀积多晶硅，再刻蚀多晶硅形成平面栅电极；

[0073] 7)然后通过N型离子注入在基区临近超结漂移区的一侧形成第一源区及相应的沟道I，同时在超结漂移区的另一侧形成漏区；

[0074] 8)在所述基区中第一源区的外侧通过P型离子注入形成沟道衬底接触，再在沟道衬底接触的外侧通过N型离子注入形成第二源区及相应的沟道Ⅱ；

[0075] 9)在第二源区外侧通过沟槽刻蚀工艺形成沟槽；

[0076] 10)在沟槽中形成沟槽栅绝缘层，再淀积多晶硅填平形成沟槽栅电极；

[0077] 11)在器件的表面淀积钝化层，并刻蚀接触孔；

[0078] 12)在器件上表面淀积金属；

[0079] 13)在所述第一源区、沟道衬底接触和第二源区上方通过接触孔短接形成源电极；

[0080] 14)在漏区上方通过接触孔形成漏电极。

[0081] 经Sentaurus仿真，本实施例提出的新型超结器件的性能较之于传统超结器件的导通电阻降低，在器件漂移区长度相同且击穿电压相同的情况下，前者相比后者导通电阻降低了25％，器件的优值FOM提升了25％。由于具有更低的导通损耗，能够促进SJ-LDMOS器件在功率集成电路PIC中的应用。

[0082] 当然，本实施例中的SJ-LDMOS也可以为P型沟道，其结构与N沟道SJ-LDMOS等同；本实施例体现的发明构思也同样适用于基于元素半导体材料的其它超结功率器件，包括：SJ-LIGBT，SJ-PiN 二极管等功率半导体器件，其结构也与本实施例等同。这些均应视为属于本申请权利要求的保护范围，在此不再赘述。

[0083] 以上所述仅是本实施例的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实施例技术原理的前提下，还可以做出若干改进和替换，这些改进和替换的方案也落入权利要求的保护范围。

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