本発明は、位相調整回路及びインターフェイス回路に関する。

回路基板間、ＬＳＩ（Large Scale Integrated Circuit）間またはＣＰＵ（Central Processing Unit）とメモリ間などでデータの送受信を行うインターフェイス回路において、クロック信号などの信号の位相を調整する位相調整回路が用いられている。

従来、位相調整時に貫通電流が流れることを抑制し、消費電力の低減を図る技術が知られている。
また、近年、クロック周波数の高速化などに伴い、位相をより精度よく調整することが求められている。 細かな位相調整を行う位相調整回路として、複数段のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを有し、有効にするインバータ数を調整することでクロック信号の位相を調整するものがあった。

上記のような細かな位相調整を行う位相調整回路においては、位相調整時に貫通電流が流れると、消費電力が増大するだけではなく位相調整の精度が悪化する問題があり、従来の技術では、精度のよい位相調整を行うことが困難であった。

発明の一観点によれば、入力信号の論理レベルを反転する並列に接続された複数の第１のインバータを有し、前記複数の第１のインバータのうち、有効な第１のインバータが第１の制御信号により選択される第１の位相調整部と、前記入力信号を遅延させる遅延回路と、前記遅延回路により遅延された入力信号の論理レベルを反転する並列に接続された複数の第２のインバータを有し、前記複数の第２のインバータのうち、有効な第２のインバータが第２の制御信号により選択される第２の位相調整部と、前記第１の位相調整部または前記第２の位相調整部の出力信号の論理レベルを反転する第３のインバータと、前記第２のインバータの第１のトランジスタの電流が流れるパスに縦続に接続され、前記第１のトランジスタと同一極性であり、前記第１のトランジスタと異なるタイミングで動作する第２のトランジスタと、を有する位相調整回路が提供される。

また、発明の一観点によれば、入力信号の論理レベルを反転する並列に接続された複数の第１のインバータを有し、前記複数の第１のインバータのうち、有効な第１のインバータが第１の制御信号により選択される第１の位相調整部と、前記入力信号を遅延させる遅延回路と、前記遅延回路により遅延された入力信号の論理レベルを反転する並列に接続された複数の第２のインバータを有し、前記複数の第２のインバータのうち、有効な第２のインバータが第２の制御信号により選択される第２の位相調整部と、前記第１の位相調整部または前記第２の位相調整部の出力信号の論理レベルを反転する第３のインバータと、前記第２のインバータの第１のトランジスタの電流が流れるパスに縦続に接続され、前記第１のトランジスタと同一極性であり、前記第１のトランジスタと異なるタイミングで動作する第２のトランジスタと、入力される制御信号に応じた前記第１の制御信号及び前記第２の制御信号を出力する位相調整制御部と、を有する位相調整回路と、前記制御信号を生成し、前記位相調整制御部に供給する制御回路と、を備えたインターフェイス回路が提供される。

開示の位相調整回路及びインターフェイス回路によれば、貫通電流による位相調整精度の悪化を抑制できる。

第１の実施の形態の位相調整回路の一例を示す図である。

動作させるインバータ数と、クロック信号の位相調整結果との関係の一例を示す図である。

比較例の位相調整回路を示す図である。

２つの位相調整部に入力されるクロック信号と出力端子ＯＵＴに接続されたインバータから出力される出力クロック信号の例を示す図である。

第２の実施の形態の位相調整回路の一例を示す図である。

位相調整制御部の一例を示す図である。

重み付け制御部の真理値表の例である。

制御コード変換部の真理値表の例である。

重み付け選択部の一部を示す図である。

重み付け選択部の真理値表の例である。

位相調整制御部に入力される制御コードと出力される制御信号の例を示す真理値表である。

２つの位相調整部に入力されるクロック信号と出力端子ＯＵＴに接続されるインバータから出力される出力クロック信号の例を示す図である。

第３の実施の形態の位相調整回路の一例を示す図である。

選択部の一例を示す図である。

位相調整制御部の一例を示す図である。

重み付け制御部の真理値表の例である。

第４の実施の形態の位相調整回路の一例を示す図である。

選択部の一例を示す図である。

位相調整制御部の一例を示す図である。

重み付け制御部の真理値表の例である。

制御コードと、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７における指示信号との関係の例を示す真理値表である。

位相調整制御部と、位相調整部との接続例を示す図である。

ＣＰＵとメモリ間でデータの送受信を行うインターフェイス回路の例を示す図である。

インターフェイス回路の一例を示す図である。

以下、本発明の実施の形態を、図面を参照しつつ説明する。
なお、以下の説明では、位相調整対象の信号としてクロック信号を用いるが、これに限定されず、非周期的な信号などのデジタル信号を位相調整対象の信号として用いるようにしてもよい。

（第１の実施の形態）
図１は、第１の実施の形態の位相調整回路の一例を示す図である。
位相調整回路１は位相調整部２，３、遅延回路４、インバータ５、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下ｐＭＯＳと略す）Ｔ１，Ｔ３、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）Ｔ２，Ｔ４を有する。

位相調整部２は、入力端子ＩＮからの入力信号の論理レベルを反転する並列に接続された複数のインバータＩａ１，Ｉａ２，…，Ｉａｎを有する。 インバータＩａ１は、ｐＭＯＳＴａ１，Ｔａ２と、ｎＭＯＳＴａ３，Ｔａ４を有する。 なお、本明細書中では、ｐＭＯＳとｎＭＯＳのドレインが直接接続されておらず、ＭＯＳスイッチ（たとえば、ｐＭＯＳＴ１，Ｔ３、ｎＭＯＳＴ２，Ｔ４）を介して接続されているものについてもインバータと呼ぶ。

インバータＩａ１において、ｐＭＯＳＴａ１のソースは電源線ＶＤＤが接続され、ドレインはｐＭＯＳＴａ２のソースに接続され、ｐＭＯＳＴａ２のドレインはパスｐ１を介してｐＭＯＳＴ１のソースに接続されている。 ｎＭＯＳＴａ３のドレインは、パスｐ２を介してｎＭＯＳＴ２のソースに接続され、ｎＭＯＳＴａ３のソースはｎＭＯＳＴａ４のドレインに接続され、ｎＭＯＳＴａ４のソースは接地線ＶＳＳに接続されている。

つまり、ｐＭＯＳＴ１はインバータＩａ１〜ＩａｎのｐＭＯＳＴａ１の電流が流れるパスｐ１に縦続（カスケード）に接続されている。 また、ｎＭＯＳＴ２はインバータＩａ１〜ＩａｎのｎＭＯＳＴａ４の電流が流れるパスｐ２に縦続に接続されている。

また、ｐＭＯＳＴａ１とｎＭＯＳＴａ４のゲートには入力信号（たとえば、クロック信号）が入力される。 ｐＭＯＳＴａ２とｎＭＯＳＴａ３のゲートには、図示を省略しているが、後述する位相調整制御回路からの制御信号が入力され、このインバータＩａ１が、有効か無効かが選択される。 つまり、位相調整時に、このインバータＩａ１による重み付けを行うか否かが選択される。 電源線ＶＤＤには、電源電圧が印加されており、接地線ＶＳＳは基準電位（たとえば、０Ｖ）となっている。

第１の実施の形態の位相調整回路１の例では、ｐＭＯＳＴ１のゲートは接地線ＶＳＳに接続され、ｎＭＯＳＴ２のゲートは電源線ＶＤＤに接続されているため、両方ともオン状態となる。 また、ｐＭＯＳＴ１とｎＭＯＳＴ２のドレインは、インバータ５の入力端子に接続されている。

そのため、インバータＩａ１は、入力信号の論理レベルがＨ（High）レベルのとき、Ｌ（Low）レベルの信号をインバータ５に供給し、入力信号の論理レベルがＬレベルのとき、Ｈレベルの信号をインバータ５に供給する。

他のインバータＩａ２〜Ｉａｎについても同様のトランジスタを有しているため、同一符号を付している。
一方、位相調整部３は、遅延回路４により遅延された入力信号の論理レベルを反転する並列に接続された複数のインバータＩｂ１，Ｉｂ２，…，Ｉｂｎを有する。 インバータＩｂ１〜Ｉｂｎは、前述のインバータＩａ１〜Ｉａｎと同様に、ｐＭＯＳＴｂ１，Ｔｂ２と、ｎＭＯＳＴｂ３，Ｔｂ４を有する。

インバータＩａ１において、ｐＭＯＳＴｂ１のソースは電源線ＶＤＤが接続され、ドレインはｐＭＯＳＴｂ２のソースに接続され、ｐＭＯＳＴｂ２のドレインはパスｐ３を介してｐＭＯＳＴ３のソースに接続されている。 ｎＭＯＳＴｂ３のドレインは、パスｐ４を介してｎＭＯＳＴ４のソースに接続され、ｎＭＯＳＴｂ３のソースはｎＭＯＳＴｂ４のドレインに接続され、ｎＭＯＳＴｂ４のソースは接地線ＶＳＳに接続されている。

つまり、ｐＭＯＳＴ３はインバータＩｂ１〜ＩｂｎのｐＭＯＳＴｂ１の電流が流れるパスｐ３に縦続に接続されている。 また、ｎＭＯＳＴ４はインバータＩｂ１〜ＩｂｎのｎＭＯＳＴｂ４の電流が流れるパスｐ４に縦続に接続されている。

また、ｐＭＯＳＴｂ１とｎＭＯＳＴｂ４のゲートには遅延回路４で遅延された入力信号が入力される。 ｐＭＯＳＴｂ２とｎＭＯＳＴｂ３のゲートには、図示を省略しているが、後述する位相調整制御回路からの制御信号が入力され、このインバータＩｂ１が、有効か無効かが選択される。 つまり、位相調整時に、このインバータＩｂ１による重み付けを行うか否かが選択される。

第１の実施の形態の位相調整回路１の例では、ｐＭＯＳＴ３とｎＭＯＳＴ４のゲートには、遅延回路４での遅延前の入力信号が入力される。 そのため、ｐＭＯＳＴ３は、インバータＩｂ１のｐＭＯＳＴｂ１と異なるタイミングで動作する。 また、ｎＭＯＳＴ４は、インバータＩｂ１のｎＭＯＳＴｂ４と異なるタイミングで動作する。

また、ｐＭＯＳＴ３とｎＭＯＳＴ４のドレインは、インバータ５の入力端子に接続されている。 そのため、インバータＩｂ１は、遅延回路４での遅延後の入力信号の論理レベルがＨレベルで、ｐＭＯＳＴ３がオンのとき、Ｌレベルの信号をインバータ５に供給する。 また、インバータＩｂ１は、遅延後の入力信号の論理レベルがＬレベルで、ｎＭＯＳＴ３がオンのとき、Ｈレベルの信号をインバータ５に供給することになる。

他のインバータＩｂ２〜Ｉｂｎについても同様のトランジスタを有しているため、同一符号を付している。
遅延回路４は、入力端子ＩＮから入力されたクロック信号を所定時間、遅延させる。 ここでの遅延量により、位相調整部２，３を用いた位相調整の幅が設定される。 遅延回路４は、たとえば、直列に接続された偶数個のインバータまたは、複数のバッファ回路などによって実現される。

インバータ５は出力端子ＯＵＴに接続されている。 また、インバータ５は、ｐＭＯＳＴ１，Ｔ３、ｎＭＯＳＴ２，Ｔ４を介して位相調整部２または位相調整部３の出力信号を入力して、その出力信号の論理レベルを反転して出力端子ＯＵＴに供給する。

本実施の形態では、位相調整部２において、ｐＭＯＳＴ１、ｎＭＯＳＴ２はなくてもよいが、位相調整部２，３の物理特性（抵抗値など）を揃えるため設けられている。
以下、位相調整回路１の動作を説明する。 以下の例では、入力信号をクロック信号とするが、特にクロック信号に限定されるものではない。

まず、後述する位相調整制御部からの制御信号により、各インバータＩａ１〜Ｉａｎ，Ｉｂ１〜Ｉｂｎの何れかにおいて、ｐＭＯＳＴａ２，Ｔｂ２及びｎＭＯＳＴａ３，Ｔｂ３をオンにすることで、有効となるインバータが設定される。 このとき、位相調整部２，３間で、動作させるインバータ数の合計をｎ個とし、各位相調整部２，３で有効とするインバータ数を調整することで、遅延回路４で設定される位相調整幅をｎ分割した位相調整が行える。

図２は、動作させるインバータ数と、クロック信号の位相調整結果との関係の一例を示す図である。 縦軸は電圧、横軸は時間である。
図２では、インバータ５から出力されるクロック信号の立ち上がり部分の位相の様子が示されている。 また、位相調整部２，３におけるインバータＩａ１〜Ｉａｎ、インバータＩｂ１〜Ｉｂｎの数がそれぞれ８個、つまりｎ＝８の場合について示されている。 また、図２中の“８：０”、“７：１”などの表記は、位相調整部２，３において、有効になっているインバータ数の比を示している。

タイミングｔ１において、入力端子ＩＮから入力されるクロック信号は、位相調整部２において有効となっているインバータ数、つまり動作するインバータの数に応じた速さで立ち上がる。 動作するインバータ数が多いほど電流駆動能力が高まるので、速く立ち上がる。 図２の例では、位相調整部３のインバータＩａ１〜Ｉａ８が全て動作し、位相調整部３のインバータＩｂ１〜Ｉｂ８が全て動作しない場合、すなわち、動作するインバータ数の比が８：０の場合、最も速く立ち上がる。 動作するインバータ数の比が０：８の場合、クロック信号は、遅延回路４による遅延時間経過後のタイミングｔ２で立ち上がり、このときが最も遅い立ち上がりとなる。

位相調整部２，３において動作させるインバータ数の合計が８になるようにして比を８：０，７：１，６：２，５：３，…，０：８のように調整することで、遅延回路４による遅延時間で決まる位相調整幅を、等間隔に８分割した細かな位相調整が行える。

ただし、クロック信号の立ち上がり時のタイミングｔ１〜ｔ２において、遅延されたクロック信号が入力されている位相調整部３において、有効状態のインバータＩｂ１〜Ｉｂ８の何れかが動作する場合がある。

ここで、比較例として、図１に示したｐＭＯＳＴ１，Ｔ３、ｎＭＯＳＴ２，Ｔ４がない場合の位相調整回路を説明する。
図３は、比較例の位相調整回路を示す図である。

図１の位相調整回路１と同様の要素については、同一符号を付している。 図３に示す位相調整回路１ａでは、位相調整部２ａ，３ａは、図１の位相調整部２，３と異なり、ｐＭＯＳＴ１，Ｔ３、ｎＭＯＳＴ２，Ｔ４を有さない。

図４は、２つの位相調整部に入力されるクロック信号と出力端子ＯＵＴに接続されたインバータから出力される出力クロック信号の例を示す図である。
図４中で上から、位相調整部２ａに入力されるクロック信号、遅延回路４により遅延され、位相調整部３ａに入力されるクロック信号、インバータ５から出力される位相調整された出力クロック信号を示している。

タイミングｔ３では、クロック信号がＨレベルとなるため、図３の位相調整部２ａにおけるインバータＩａ１〜ＩａｎのｎＭＯＳＴａ４はオンされる。 そのため、インバータＩａ１〜Ｉａｎのうち、制御信号により有効とされたインバータのｎＭＯＳＴａ４を介して接地線ＶＳＳに電流が流れ込むことになる。

一方、位相調整部３ａに入力される遅延されたクロック信号は、タイミングｔ３からタイミングｔ４までの間は、Ｌレベルとなっている。 そのため、図３の位相調整部３ａにおけるインバータＩｂ１〜ＩｂｎのｐＭＯＳＴｂ１はオンされる。 そのため、インバータＩｂ１〜Ｉｂｎのうち、制御信号により有効とされたインバータの電源線ＶＤＤからｐＭＯＳＴｂ１を介して、位相調整部２ａの接地線ＶＳＳに流れ込む貫通電流が発生することになる。

この場合、図２に示した比のバランスが崩れ、位相調整の線形性が崩れる。 たとえば、５：３の比にして位相調整を行うはずが、位相調整部３ａで有効とされた３つのインバータまでが、タイミングｔ３〜ｔ４の段階で動作してしまう。 つまり、動作点が不安定になる。 これにより、たとえば、２：６の比で位相調整した場合と同じような位相になってしまう。

これに対して、本実施の形態の位相調整回路１では、図１に示すように、ｐＭＯＳＴ３、ｎＭＯＳＴ４が設けられていることにより、以下のような動作となる。
図４のタイミングｔ３〜ｔ４では、図３の位相調整回路１ａと同様、位相調整部３のｐＭＯＳＴｂ１はオン、ｎＭＯＳＴｂ４はオフするが、Ｈレベルのクロック信号が入力されるｐＭＯＳＴ３はオフ、ｎＭＯＳＴ４はオンする。

そのため、ｐＭＯＳＴｂ１を流れる電流が、パスｐ３を介して位相調整部２側に流れ込むことが防止され、貫通電流の発生が抑制される。
上記の例では、クロック信号の立ち上がり部分での位相調整の例を示したが、立ち下がり部分でも同様の効果が得られる。

図４のタイミングｔ５〜ｔ６の間では、位相調整部３のｐＭＯＳＴｂ１はオフ、ｎＭＯＳＴｂ４はオンするが、Ｌレベルのクロック信号が入力されるｐＭＯＳＴ３はオン、ｎＭＯＳＴ４はオフする。

そのため、位相調整部２からの電流が、オン状態のｎＭＯＳＴｂ４を介して接地線ＶＳＳに流れ込むことが防止され、貫通電流の発生が抑制される。
これにより、貫通電流が流れることによる位相調整精度の悪化を抑制でき、動作点が安定し、高精度で位相調整を行うことができるようになる。 また、貫通電流が流れることを抑制できるため、消費電力を削減できる。

また、位相調整部３に対して、ｐＭＯＳＴ３とｎＭＯＳＴ４を設けるものであるので、位相調整回路１の増大を抑えられる。
また、本実施の形態の位相調整回路１では、ｐＭＯＳＴ３とｎＭＯＳＴ４のソースは、接続されておらず、別々のパスｐ３，ｐ４に接続されている。 そのため、たとえば、図４のタイミングｔ５〜ｔ６のとき、位相調整部２からの電流が、オン状態のｐＭＯＳＴ３を介して、オン状態のｎＭＯＳＴｂ４側に流れ込むことを防止できる。

なお、上記の例では、クロック信号または遅延したクロック信号が入力されるｐＭＯＳＴａ１，Ｔｂ１を電源線ＶＤＤに接続し、制御信号が入力されるｐＭＯＳＴａ２，Ｔｂ２をパスｐ１，ｐ３に接続しているが、入れ替えてもよい。 すなわち、ｐＭＯＳＴａ１，Ｔｂ１をパスｐ１，ｐ３に接続し、ｐＭＯＳＴａ２，Ｔｂ２を電源線ＶＤＤに接続してもよい。

同様に、クロック信号または遅延したクロック信号が入力されるｎＭＯＳＴａ３，Ｔｂ３を接地線ＶＳＳに接続し、制御信号が入力されるｎＭＯＳＴａ４，Ｔｂ４をパスｐ２，ｐ４に接続するようにしてもよい。

また、図１では、ｐＭＯＳＴ１、ｎＭＯＳＴ２は、位相調整部２の外に設けられているように図示されているが、位相調整部２に含まれていてもよい。 同様に、ｐＭＯＳＴ３、ｎＭＯＳＴ４は、位相調整部３に含まれていてもよい。

（第２の実施の形態）
図５は、第２の実施の形態の位相調整回路の一例を示す図である。
位相調整回路１０は、位相調整部１１−１，１１−２，１１−３，１１−４，１１−５、遅延回路１２−１，１２−２，１２−３，１２−４、インバータ１３、位相調整制御部１４を有している。

位相調整部１１−１〜１１−５のうち、位相調整部１１−１は、たとえば、図１に示した位相調整部２とｐＭＯＳＴ１及びｎＭＯＳＴ２を含む回路である。 また、位相調整部１１−２〜１１−５は、たとえば、図１に示した位相調整部３とｐＭＯＳＴ３及びｎＭＯＳＴ４を含む回路であるが、調整する位相に合わせて、どの位相調整部が図１に示した位相調整部２，３として機能するかが選択される。 詳細は後述する。

位相調整部１１−１〜１１−５の出力端子は互いに接続されており、さらに、インバータ１３の入力端子に接続されている。
遅延回路１２−１〜１２−４は、直列に接続されており、入力端子ＩＮから入力されるクロック信号を遅延させていく。 なお、遅延回路１２−１〜１２−４では、たとえば、それぞれ同じ遅延時間が設定され、位相調整幅が揃えられている。 また、隣接する２つの位相調整部による位相調整の際に、後段の位相調整部に入力される遅延クロック信号が、入力端子ＩＮからのクロック信号の信号レベルとは逆となるように、遅延回路１２−１〜１２−４の遅延量が調整されている。

遅延回路１２−１，１２−２間のノードには、位相調整部１１−２が接続され、遅延回路１２−２，１２−３間のノードには、位相調整部１１−３が接続され、遅延回路１２−３，１２−４間のノードには、位相調整部１１−４が接続されている。 また、遅延回路１２−４の出力端子は位相調整部１１−５に接続されている。 これにより、位相調整部１１−２〜１１−５において、それぞれ異なる遅延量で遅延されたクロック信号が入力される。

つまり、各位相調整部１１−２〜１１−５と入力端子ＩＮ間に接続される遅延回路の数に応じて遅延されたクロック信号が、位相調整部１１−２〜１１−５に入力される。
インバータ１３は、出力端子ＯＵＴに接続されており、Ｗｉｒｅｄ−ＯＲ接続された位相調整部１１−１〜１１−５の出力ノードの電位に応じて、位相調整されたクロック信号を出力する。

位相調整制御部１４は、たとえば、位相調整回路１０外からの制御信号（以下制御コードという）に基づき、各位相調整部１１−１〜１１−５が有する複数のインバータの何れを有効にするか決める制御信号を出力する。 この制御信号は、図１に示したｐＭＯＳＴａ２，Ｔｂ２、ｎＭＯＳＴａ３，Ｔｂ３のゲートに入力されるものである。

図６は、位相調整制御部の一例を示す図である。
図６では、図５に示されている５つの位相調整部１１−１〜１１−５が、それぞれ８つのインバータを有している場合の、位相調整制御部１４の一例が示されている。

位相調整制御部１４は、重み付け制御部２０、制御コード変換部３０、重み付け選択部７０，７１，７２，７３，７４を有している。
重み付け制御部２０は、信号線ＣＤ３，ＣＤ４を介して入力される外部からの制御コードを用い、重み付け選択部７０〜７４へ、５つの位相調整部１１−１〜１１−５のどの２つを選択させるかを指示する指示信号を生成する。 重み付け制御部２０は、生成した指示信号を、重み付け選択部７０〜７４へ信号線ＳＥＬ０，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４を介して供給する。

図７は、重み付け制御部の真理値表の例である。
図７では、信号線ＣＤ３を介して入力される制御コードＣＯＤＥ［３］、信号線ＣＤ４を介して入力される制御コードＣＯＤＥ［４］が示されている。 また、信号線ＳＥＬ０〜ＳＥＬ４に伝送させる指示信号ＳＥＬ［０］，ＳＥＬ［１］，ＳＥＬ［２］，ＳＥＬ［３］，ＳＥＬ［４］が示されている。 指示信号ＳＥＬ［０］〜ＳＥＬ［４］は、図５の５つの位相調整部１１−１〜１１−５のどの２つを選択するか、重み付け選択部７０〜７４に指示する信号である。

たとえば、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］がともに“０”の場合には、指示信号ＳＥＬ［０］，ＳＥＬ［１］がともに“１”となっている。 この場合、位相調整部１１−１，１１−２が選択され、この２つの位相調整部１１−１，１１−２を用いた位相調整が行われる。 また、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］が“１”、“０”の場合には、指示信号ＳＥＬ［１］，ＳＥＬ［２］がともに“１”となっている。 この場合、位相調整部１１−２，１１−３が選択され、この２つの位相調整部１１−２，１１−３を用いた位相調整が行われる。

ｍ個の位相調整部のそれぞれがｎ個のインバータを有している場合、ｎ×（ｍ−１）の位相分割が行えるので、５つの位相調整部１１−１〜１１−５が、それぞれ８つのインバータを有している場合、８×４＝３２分割で位相調整を行うことができる。

たとえば、３２分割した３０番目の位相に合わせたい場合、位相調整部１１−４，１１−５による位相調整が行われる。 その場合、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］として、ともに“１”が入力されることによって、指示信号ＳＥＬ［３］，ＳＥＬ［４］が“１”となり、位相調整部１１−４，１１−５が選択される。

図６に示した例では、重み付け制御部２０は、ＮＡＮＤ回路２１、ＥｘＯＲ回路２２、ＮＯＲ回路２３、インバータ２４，２５，２６，２７を有しており、上記のような真理値表を実現するように配線接続が行われている。

制御コード変換部３０は、信号線ＣＤ０，ＣＤ１，ＣＤ２を介して入力される外部からの制御コードを用い、重み付け選択部７０〜７４に対して、重み付け制御部２０によって選択された２つの隣接する位相調整部に含まれる８つのインバータのどれを有効にするかを指示する指示信号を生成する。 制御コード変換部３０は、指示信号を、信号線ＥＮ０，ＥＮ１，ＥＮ２，ＥＮ３，ＥＮ４，ＥＮ５，ＥＮ６，ＥＮ７を介して、重み付け選択部７０，７２，７４に供給する。 また、制御コード変換部３０は、指示信号を、信号線ＥＮＸ０，ＥＮＸ１，ＥＮＸ２，ＥＮＸ３，ＥＮＸ４，ＥＮＸ５，ＥＮＸ６，ＥＮＸ７を介して、重み付け選択部７１，７３に供給する。

図８は、制御コード変換部の真理値表の例である。
図８では、信号線ＣＤ０を介して入力される制御コードＣＯＤＥ［０］、信号線ＣＤ１を介して入力される制御コードＣＯＤＥ［１］、信号線ＣＤ２を介して入力される制御コードＣＯＤＥ［２］が示されている。 また、信号線ＥＮ０〜ＥＮ７に伝送させる指示信号ＥＮ［０］，ＥＮ［１］，ＥＮ［２］，ＥＮ［３］，ＥＮ［４］，ＥＮ［５］，ＥＮ［６］，ＥＮ［７］が示されている。 信号線ＥＮＸ０〜ＥＮＸ７で伝送される指示信号については、それぞれ指示信号ＥＮ［０］〜ＥＮ［７］の反対の値（たとえば、指示信号ＥＮ［０］が“０”である場合は、“１”）であるので、図示を省略している。

たとえば、制御コードＣＯＤＥ［０］〜ＣＯＤＥ［２］がともに“０”の場合には、指示信号ＥＮ［０］〜ＥＮ［７］が全て“１”となっている。 このような指示信号を入力する重み付け選択部７０〜７４は、重み付け制御部２０の指示信号で選択された２つの位相調整部のうち、一方において、８つのインバータを全て有効とし、他方においてインバータを全て無効にする。

また、制御コードＣＯＤＥ［０］が“１”、制御コードＣＯＤＥ［１］，ＣＯＤＥ［２］が“０”の場合には、指示信号ＥＮ［０］が“０”で、指示信号ＥＮ［１］〜ＥＮ［７］が“１”となっている。 この場合、重み付け制御部２０の指示信号で選択された２つの位相調整部の一方において、１つのインバータを有効として、他方においては７つのインバータを有効とする。

図６に示した例では、制御コード変換部３０は、ＮＡＮＤ回路３１，３２，３３，３４、ＮＯＲ回路３５，３６，３７，３８を有している。 また制御コード変換部３０は、インバータ３９，４０，４１，４２，４３，４４，４５，４６，４７，４８，４９，５０，５１，５２，５３，５４，５５，５６，５７，５８と、セレクタ５９，６０，６１，６２，６３，６４，６５，６６を有している。

なお、セレクタ５９〜６６は、インバータ３９，４０を介して、信号線ＣＤ３からの制御コードを入力する。 セレクタ５９は、入力される制御コードが“１”の場合に、接地線ＶＳＳの電位レベル“０”を出力し、制御コードが“０”の場合には、電源電圧の電位レベル“１”を出力する。 セレクタ６０〜６６は、入力される制御コードが“１”の場合に、一方の入力端子に入力される信号をインバータ４４〜５０で反転した、他方の入力端子に入力される信号を選択して出力するものである。

上記制御コード変換部３０の各要素は、図８に示したような真理値表を実現するように配線接続が行われている。
重み付け選択部７０〜７４は、重み付け制御部２０と制御コード変換部３０からの指示信号に応じて、位相調整部１１−１〜１１−５内の８つのインバータのうちで、動作させるものを選択する。

重み付け選択部７０〜７４は、信号線ＳＥＬ０〜ＳＥＬ４，ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７を介して重み付け制御部２０及び制御コード変換部３０からの指示信号を入力とする。 そして重み付け選択部７０〜７４は、信号線ＥＮＰ０，ＥＮＰ１，ＥＮＰ２，ＥＮＰ３，ＥＮＰ４及び信号線ＥＮＮ０，ＥＮＮ１，ＥＮＮ２，ＥＮＮ３，ＥＮＮ４を介して、位相調整部１１−１〜１１−５の計４０個のインバータに制御信号を供給する。

なお、信号線ＥＮＰ０〜ＥＮＰ４及び信号線ＥＮＮ０〜ＥＮＮ４は、位相調整部１１−１〜１１−５の各８つのインバータに対応して、それぞれ８本設けられている。
信号線ＥＮＰ０〜ＥＮＰ４は、図１に示したようなインバータＩａ１〜ＩａｎまたはインバータＩｂ１〜Ｉｂｎ（図６の位相調整制御部１４を用いている場合、ｎ＝８）のｐＭＯＳＴｂ２のゲートに接続される。 信号線ＥＮＮ０〜ＥＮＮ４は、ｎＭＯＳＴｂ３のゲートに接続される。

図９は、重み付け選択部の一部を示す図である。
たとえば、重み付け選択部７０は回路７０−１を８つ有しており、図９ではそのうちの１つを図示している。 回路７０−１は、ＮＡＮＤ回路７０ａとインバータ７０ｂを有している。 ＮＡＮＤ回路７０ａの一方の入力端子には信号線ＳＥＬ０が接続され、他方の入力端子には信号線ＥＮ０が接続されている。 ＮＡＮＤ回路７０ａの出力端子は、信号線ＥＮＰ０及びインバータ７０ｂの入力端子に接続されている。 インバータ７０ｂの出力端子は、信号線ＥＮＮ０に接続されている。

図１０は、重み付け選択部の真理値表の例である。
図１０では、たとえば、図９に示したような回路７０−１に対して、信号線ＳＥＬ０を介して重み付け制御部２０から供給される指示信号ＳＥＬ、信号線ＥＮ０を介して制御コード変換部３０から供給される指示信号ＥＮが示されている。 また、回路７０−１から信号線ＥＮＰ０を介して出力される制御信号ＥＮＰ、信号線ＥＮＮ０を介して出力される制御信号ＥＮＮが示されている。

たとえば、指示信号ＳＥＬが“０”の場合は、指示信号ＥＮの値によらず、制御信号ＥＮＰが“１”、制御信号ＥＮＮが“０”となる。 制御信号ＥＮＰは、たとえば、図１に示したようなｐＭＯＳＴａ２，Ｔｂ２のゲートに入力される。 制御信号ＥＮＮは、たとえば、ｎＭＯＳＴａ３，Ｔｂ３のゲートに入力される。 そのため、このような制御信号ＥＮＰ，ＥＮＮが入力されるインバータは無効状態となり動作しない。

指示信号ＳＥＬが“１”の場合は、指示信号ＥＮが“１”になると、制御信号ＥＮＰが“０”、制御信号ＥＮＮが“１”となる。 このような制御信号ＥＮＰ，ＥＮＮが入力されるインバータは有効状態となり動作する。

各重み付け選択部７０〜７４は、以上のような動作を行う回路７０−１と同様なものを８つずつ有している。
図１１は、位相調整制御部に入力される制御コードと出力される制御信号の例を示す真理値表である。

図１１では、信号線ＣＤ０〜ＣＤ４を介して入力される５ビットの制御コードＰＨ＿ＣＯＤＥ［４：０］が示されている。 なお、信号線ＣＤ０を介して入力される信号が制御コードＰＨ＿ＣＯＤＥ［４：０］の最下位ビット、信号線ＣＤ４を介して入力される信号が制御コードＰＨ＿ＣＯＤＥ［４：０］の最上位ビットである。 ５ビットの制御コードＰＨ＿ＣＯＤＥ［４：０］により、０〜３１までの値が表現されており、３２個の位相に調整することができる。

また、各８本の信号線ＥＮＮ０〜ＥＮＮ４で出力される制御信号ＥＮＮ０［０］〜ＥＮＮ０［７］，ＥＮＮ１［０］〜ＥＮＮ１［７］，ＥＮＮ２［０］〜ＥＮＮ２［７］，ＥＮＮ３［０］〜ＥＮＮ３［７］，ＥＮＮ４［０］〜ＥＮＮ４［７］が示されている。

なお、信号線ＥＮＰ０〜ＥＮＰ４で出力される制御信号は、信号線ＥＮＮ０〜ＥＮＮ４で出力される制御信号の反対の値であるので、図示を省略している。
図１１に示されているように、制御コードＰＨ＿ＣＯＤＥ［４：０］の各値において、連続する合計８つの制御信号の値が“１”となっている。 位相調整部１１−１〜１１−５において、このような制御信号が入力されるインバータは有効状態となり、動作するので、ある位相調整部の８つのインバータ、または隣接する２つの位相調整部において合計８つのインバータが動作することになる。

これにより、各遅延回路１２−１〜１２−４の遅延時間により決まる４区間の各位相調整範囲において、図２に示したように、８つ分割で位相を微調整できる。
図１２は、２つの位相調整部に入力されるクロック信号と出力端子ＯＵＴに接続されるインバータから出力される出力クロック信号の例を示す図である。

図１２では、位相調整部１１−４，１１−５が選択され、位相調整が行われる例について示されている。 上から、クロック信号、遅延回路１２−１〜１２−３で遅延され位相調整部１１−４へ入力される遅延クロック信号、遅延回路１２−１〜１２−４で遅延され位相調整部１１−５へ入力される遅延クロック信号、出力クロック信号が示されている。

タイミングｔ７で、位相調整部１１−４に入力される遅延クロック信号がＨレベルとなり、タイミングｔ８で、位相調整部１１−５に入力される遅延クロック信号がＨレベルとなる。 タイミングｔ７〜ｔ８までの間が位相調整幅となり、位相調整部１１−４，１１−５のインバータのうち、有効になっている数に応じて位相調整された出力クロック信号が出力される。

タイミングｔ７〜ｔ８では、位相調整部１１−４に入力される遅延クロック信号がＨレベルのときに、位相調整部１１−５に入力される遅延クロック信号がＬレベルになっている。 このとき、さらに、位相調整部１１−５には、入力端子ＩＮからのＨレベルのクロック信号が入力されている。 そのため、位相調整部１１−５のｐＭＯＳＴ３（図１参照）はオフするので、位相調整部１１−５から位相調整部１１−４に対しての電流の流れ込みが防止され、貫通電流の発生が抑制される。

以上のように、第２の実施の形態の位相調整回路１０では、第１の実施の形態の位相調整回路１で示したような位相調整部２，３とｐＭＯＳＴ１，３及びｎＭＯＳＴ２，４を含む位相調整部１１−１〜１１−５を有している。 そのため、第１の実施の形態の位相調整回路１と同様に、小面積の位相調整回路１０で、位相調整精度の悪化を抑制でき、高精度で位相調整を行うことができるようになる。 また、貫通電流が流れることを抑制できるため、消費電力を削減できる。

さらに、複数段の位相調整部１１−１〜１１−５と、各位相調整部１１−２〜１１−５に遅延させたクロック信号を入力する複数段の遅延回路１２−１〜１２−４を有しているため、広い位相調整範囲で、細かな位相調整を行うことができるようになる。

たとえば、ある位相調整範囲では位相調整部１１−１，１１−２で、その位相調整範囲を８分割した位相調整が行え、その位相調整範囲に隣接する位相調整範囲では位相調整部１１−２，１１−３で、同様の位相調整が行える。 図５の位相調整回路１０では、５つの位相調整部１１−１〜１１−５を有しているので、連続する４つの位相調整範囲において、それぞれ８分割した合計３２の位相調整が可能になる。

なお、上記の例では、５つの位相調整部１１−１〜１１−５を設けているが、この数には限定されず、さらに増やして、位相調整範囲を広げるようにしてもよい。 たとえば、位相調整部の数をｍ、各位相調整部に含まれるインバータの数をｎとすると、ｎ×（ｍ−１）個の位相調整が可能となる。

（第３の実施の形態）
図１３は、第３の実施の形態の位相調整回路の一例を示す図である。
図５に示した第２の実施の形態の位相調整回路１０と同様の要素については同一符号を付し、説明を省略する。

また、第３の実施の形態の位相調整回路１０ａにおいても、位相調整部１１−１〜１１−５のうち、位相調整部１１−１は、たとえば、図１に示した位相調整部２とｐＭＯＳＴ１及びｎＭＯＳＴ２を含む回路である。 また、位相調整部１１−２〜１１−５は、たとえば、図１に示した位相調整部３とｐＭＯＳＴ３及びｎＭＯＳＴ４を含む回路となっている。

位相調整回路１０ａは、第２の実施の形態の位相調整回路１０とは異なり、選択部８０−１，８０−２，８０−３，８０−４，８０−５を有している。
選択部８０−２〜８０−５は、位相調整制御部１４ａからの制御信号に応じて、入力端子ＩＮから入力されるクロック信号を位相調整部１１−２〜１１−５に供給するか否かを選択する。

なお、図１３に示される例では、初段の位相調整部１１−１に接続される選択部８０−１は、入力端子ＩＮには接続されていない。 位相調整部１１−１を用いた位相調整時には、選択部８０−１が電源線ＶＤＤまたは接地線ＶＳＳをｐＭＯＳＴ１、ｎＭＯＳＴ２（図１を参照）に接続してこれらのトランジスタをオンしておく。 そのため、位相調整部１１−１には遅延前のクロック信号の入力は行わなくてもよい。

位相調整制御部１４ａは、選択部８０−１〜８０−５の何れか１つが、クロック信号を位相調整部１１−２〜１１−５の何れか１つに供給するように制御する。 また、位相調整制御部１４ａは、各位相調整部１１−１〜１１−５が有する複数のインバータの何れを有効にするか決める制御信号を出力する。

以下、選択部８０−１〜８０−５と、位相調整制御部１４ａの一例を説明する。
図１４は、選択部の一例を示す図である。
図１４では、選択部８０−２の一例の回路と、それに接続された位相調整部１１−２の例（インバータ数ｎ＝８の場合）が示されている。 他の選択部８０−１，８０−３〜８０−５についても同様の回路である。 ただし、前述のように、選択部８０−１は、入力端子ＩＮには接続されていない。

選択部８０−２は、トランスファゲート８０ａ，８０ｂ、ｎＭＯＳ８０ｃ、ｐＭＯＳ８０ｄを有している。
トランスファゲート８０ａ，８０ｂは、クロック信号が入力される入力端子ＩＮと、位相調整部１１−２との間に設けられている。 トランスファゲート８０ａ，８０ｂのｐＭＯＳ側（図１４中では上側）のゲートは信号線ＷＳＸ１に接続されており、ｎＭＯＳ側（図１４中では下側）のゲートは信号線ＷＳ１に接続されている。 信号線ＷＳ１，ＷＳＸ１は、位相調整制御部１４ａからの相補の制御信号を伝搬する。

ｎＭＯＳ８０ｃは、ドレインをトランスファゲート８０ａと位相調整部１１−２との間の信号線に接続し、ソースは接地線ＶＳＳに接続されている。 またｎＭＯＳ８０ｃのゲートは、信号線ＷＳＸ１に接続されている。

ｐＭＯＳ８０ｄは、ドレインをトランスファゲート８０ｂと位相調整部１１−２との間の信号線に接続し、ソースは電源線ＶＤＤに接続されている。 またｐＭＯＳ８０ｄのゲートは、信号線ＷＳ１に接続されている。

位相調整制御部１４ａから、信号線ＷＳ１，ＷＳＸ１を介して、トランスファゲート８０ａ，８０ｂのｐＭＯＳ側のゲートに“０”、ｎＭＯＳ側のゲートに“１”が入力されると、入力端子ＩＮからのクロック信号が、位相調整部１１−２に供給される。 位相調整部１１−２は、ｐＭＯＳＴ３及びｎＭＯＳＴ４を有しており、これらのトランジスタのゲートにクロック信号が供給される。 なお、このときは、ｎＭＯＳ８０ｃ、ｐＭＯＳ８０ｄはオフしている。 これにより、位相調整部１１−２は、たとえば、図１に示した位相調整部３としての機能を行う。

一方、位相調整制御部１４ａから、信号線ＷＳ１，ＷＳＸ１を介して、トランスファゲート８０ａ，８０ｂのｐＭＯＳ側のゲートに“１”、ｎＭＯＳ側のゲートに“０”が入力されているときは、トランスファゲート８０ａ，８０ｂはクロック信号を通さない。 このとき、ｎＭＯＳ８０ｃ、ｐＭＯＳ８０ｄはオンしているので、位相調整部１１−２内のｐＭＯＳＴ３のゲートは接地電位となり、ｎＭＯＳＴ４のゲートには電源電圧が印加され、共にオン状態となる。 これにより、位相調整部１１−２は、たとえば、図１に示した位相調整部２としての機能を行う。

次に、第３の実施の形態の位相調整回路１０ａにおける、位相調整制御部１４ａの一例を示す。
図１５は、位相調整制御部の一例を示す図である。

図１５では、図１３に示されている５つの位相調整部１１−１〜１１−５が、それぞれ８つのインバータを有している場合の、位相調整制御部１４ａの一例の回路図が示されている。 なお、図６に示した位相調整制御部１４と同様の要素については同一符号を付し、説明を省略する。 また、図６に示した位相調整制御部１４の制御コード変換部３０については同じであるので、図示を省略している。

位相調整制御部１４ａにおいて、重み付け制御部２０ａが、第２の実施の形態における位相調整制御部１４の重み付け制御部２０と異なっている。
重み付け制御部２０ａは、信号線ＣＤ３，ＣＤ４を介して入力される外部からの制御コードを用い、重み付け選択部７０〜７４へ、５つの位相調整部１１−１〜１１−５のどの２つを選択させるかを指示する指示信号を生成する。 重み付け制御部２０は、生成した指示信号を、重み付け選択部７０〜７４へ信号線ＳＥＬ０，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４を介して供給する。

また、重み付け制御部２０ａは、信号線ＣＤ３，ＣＤ４を介して入力される制御コードに応じて、図１３に示されている選択部８０−１〜８０−５に供給する制御信号を生成する。 重み付け制御部２０ａは、生成した制御信号を、信号線ＷＳ０，ＷＳ１，ＷＳ２，ＷＳ３，ＷＳ４，ＷＳＸ０，ＷＳＸ１，ＷＳＸ２，ＷＳＸ３，ＷＳＸ４を介して、選択部８０−１〜８０−５に供給する。

信号線ＷＳ０，ＷＳＸ０は、選択部８０−１に接続され、信号線ＷＳ１，ＷＳＸ１は、選択部８０−２に接続される。 また、信号線ＷＳ２，ＷＳＸ２は、選択部８０−３に接続され、信号線ＷＳ３，ＷＳＸ３は、選択部８０−４に接続され、信号線ＷＳ４，ＷＳＸ４は、選択部８０−５に接続される。

なお、図１５の例では、信号線ＷＳ１は、信号線ＳＥＬ０と共有され、信号線ＷＳ４は、信号線ＳＥＬ４と共有されている。
信号線ＷＳ０〜ＷＳ４と、信号線ＷＳＸ０〜ＷＳＸ４を伝搬する信号は、互いに相補の関係にある。 信号線ＷＳ０〜ＷＳ４，ＷＳＸ０〜ＷＳＸ４の、選択部８０−１〜８０−５への接続は、図１４に示した信号線ＷＳ１，ＷＳＸ１と選択部８０−２の接続の例と同様である。

図１６は、重み付け制御部の真理値表の例である。
真理値表には、信号線ＣＤ３，ＣＤ４を介して入力される制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］、信号線ＳＥＬ０〜ＳＥＬ４で伝送される指示信号ＳＥＬ［０］，ＳＥＬ［１］，ＳＥＬ［２］，ＳＥＬ［３］，ＳＥＬ［４］が示されている。 さらに、真理値表には、信号線ＷＳ０〜ＷＳ４で伝送される制御信号ＷＳ［０］，ＷＳ［１］，ＷＳ［２］，ＷＳ［３］，ＷＳ［４］が示されている。 なお、信号線ＷＳＸ０〜ＷＳＸ４で伝送される制御信号については、制御信号ＷＳ［０］〜ＷＳ［４］と反対の値（たとえば、制御信号ＷＳ［０］が“０”の場合、“１”）であるので、図示を省略している。

たとえば、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］がともに“０”の場合には、制御信号ＷＳ［１］が“１”となり、他は“０”となっている。 この場合、選択部８０−１〜８０−５のうち、選択部８０−２が、入力端子ＩＮからのクロック信号を位相調整部１１−２のｐＭＯＳＴ３、ｎＭＯＳＴ４のゲートに供給することになる。

他の選択部８０−１，８０−３〜８０−５は、位相調整部１１−１，１１−３〜１１−５におけるｐＭＯＳＴ３、ｎＭＯＳＴ４のゲートを接地電位とするか電源電圧を印加し、オン状態とさせる。

図１６に示すように、各制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］のパターンで、制御信号ＷＳ［０］〜ＷＳ［４］のうち１つだけが、“１”となっている。 そのため、位相調整時に、位相調整部１１−１〜１１−５のうち１つに、入力端子ＩＮからのクロック信号が供給される。

これにより、第２の実施の形態の位相調整回路１０よりもさらに、消費電力を削減することができる。
図１６において示されている、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］と、指示信号ＳＥＬ［０］〜ＳＥＬ［４］の値の関係は、図７に示した第２の実施の形態の重み付け制御部２０の真理値表の例と同じである。

重み付け制御部２０ａは、図１５に示されるようにＮＡＮＤ回路８１，８２，８３、ＥｘＯＲ回路８４、ＮＯＲ回路８５、インバータ８６，８７，８８，８９，９０，９１，９２，９３を有している。 そして、各要素は、図１６のような真理値表を実現するように配線接続が行われている。

なお、制御コードＣＯＤＥ［０］〜ＣＯＤＥ［４］と信号線ＥＮＮ０〜ＥＮＮ４で伝送される制御信号の関係は図１１に示した関係と同じである。
以上のような第３の実施の形態の位相調整回路１０ａでは、第１及び第２の実施の形態の位相調整回路１，１０と同様の効果が得られる。 さらに、位相調整回路１０ａでは、貫通電流を阻止するためのトランジスタに供給するクロック信号を、位相調整部１１−１〜１１−５のうち、１つに対して供給するようにしたので、さらに消費電力を削減することができる。

（第４の実施の形態）
図１７は、第４の実施の形態の位相調整回路の一例を示す図である。
図１３に示した第３の実施の形態の位相調整回路１０ａと同様の要素については同一符号を付し、説明を省略する。

また、第４の実施の形態の位相調整回路１０ｂにおいても、位相調整部１１−１〜１１−５のうち、位相調整部１１−１は、たとえば、図１に示した位相調整部２とｐＭＯＳＴ１及びｎＭＯＳＴ２を含む回路である。 また、位相調整部１１−２〜１１−５は、たとえば、図１に示した位相調整部３とｐＭＯＳＴ３及びｎＭＯＳＴ４を含む回路となっている。

位相調整回路１０ｂでは、動作させる位相調整部を選択する機能が、前述した重み付け選択部７０〜７４から選択部９５−１，９５−２，９５−３，９５−４，９５−５に移されている。 これにより、位相調整制御部１４ｂの回路規模を縮小できる。

図１８は、選択部の一例を示す図である。
図１８では、選択部９５−２の一例の回路が示されている。 他の選択部９５−１，９５−３〜９５−５についても同様の回路である。

選択部９５−２は、トランスファゲート９５ａ，９５ｂ、ｐＭＯＳ９５ｃ、ｎＭＯＳ９５ｄを有している。
トランスファゲート９５ａ，９５ｂは、クロック信号が入力される入力端子ＩＮと、位相調整部１１−２との間に設けられている。 トランスファゲート９５ａ，９５ｂのｐＭＯＳ側（図１８中では下側）のゲートは信号線ＷＳＸ１に接続されており、ｎＭＯＳ側（図１８中では上側）のゲートは信号線ＷＳ１に接続されている。 信号線ＷＳ１，ＷＳＸ１は、位相調整制御部１４ｂからの相補の制御信号を伝搬する。

ｐＭＯＳ９５ｃは、ドレインをトランスファゲート９５ａと位相調整部１１−２との間の信号線に接続し、ソースは電源線ＶＤＤに接続されている。 またｐＭＯＳ９５ｃのゲートは、信号線ＷＳ１に接続されている。

ｎＭＯＳ９５ｄは、ドレインをトランスファゲート９５ｂと位相調整部１１−２との間の信号線に接続し、ソースは接地線ＶＳＳに接続されている。 またｎＭＯＳ９５ｄのゲートは、信号線ＷＳＸ１に接続されている。

位相調整制御部１４ｂから、信号線ＷＳ１，ＷＳＸ１を介して、トランスファゲート９５ａ，９５ｂのｐＭＯＳ側のゲートに“０”、ｎＭＯＳ側のゲートに“１”が入力されると、入力端子ＩＮからのクロック信号が、位相調整部１１−２に供給される。 位相調整部１１−２は、ｐＭＯＳＴ３及びｎＭＯＳＴ４を有しており、これらのトランジスタのゲートにクロック信号が供給される。 なお、このときは、ｐＭＯＳ９５ｃ、ｐＭＯＳ９５ｄはオフしている。 これにより、位相調整部１１−２は、たとえば、図１に示した位相調整部２または位相調整部３としての機能を行う。 ただし、位相調整部１１−２が、位相調整部２としての機能を行うときは、図１のｐＭＯＳＴ１、ｎＭＯＳＴ２にも、入力端子ＩＮからの遅延前のクロック信号が入力されることになる。

一方、位相調整制御部１４ｂから、信号線ＷＳ１，ＷＳＸ１を介して、トランスファゲート９５ａ，９５ｂのｐＭＯＳ側のゲートに“１”、ｎＭＯＳ側のゲートに“０”が入力されているときは、トランスファゲート９５ａ，９５ｂはクロック信号を通さない。 このとき、ｐＭＯＳ９５ｃ、ｎＭＯＳ９５ｄはオンしているので、位相調整部１１−２内のｐＭＯＳＴ３のゲートは電源電圧となり、ｎＭＯＳＴ４のゲートは接地電位となり、共にオフ状態となる。 この場合、インバータＩｂ１〜Ｉｂ８のｐＭＯＳＴｂ２、ｎＭＯＳＴｂ３のゲートに入力される制御信号に係わらず、インバータＩｂ１〜Ｉｂ８の出力は無効となる。 つまり、位相調整部１１−２は非選択状態となる。

このように、第４の実施の形態の位相調整回路１０ｂでは、選択部９５−１〜９５−５が、前述の実施の形態の説明で示した重み付け選択部７０〜７４による位相調整部１１−１〜１１−５の選択機能を有している。 このように変更された選択部９５−１〜９５−５が、位相調整制御部１４ｂからの制御信号に応じて、位相調整部１１−１〜１１−５のうちで、動作させるものを選択する機能を有している。 また、選択部９５−１〜９５−５は、動作させる２つの位相調整部のみに貫通電流を阻止するための制御信号（遅延前のクロック信号）を供給するだけでなく、動作させない位相調整部については全て無効とできる機能を有している。

これにより、位相調整制御部１４ｂでは、重み付け選択部７０〜７４を設けなくてもよくなる。 ただし、前述した重み付け制御部２０，２０ａとは出力の接続先が変わる。 また、動作させる限られた２つの位相調整部にのみ貫通電流を阻止するための制御信号を供給するようになっているため、面積削減と同時に消費電力の削減も実現できる。 重み付け選択部７０〜７４を設けない位相調整制御部１４ｂの詳細を以下に示す。

図１９は、位相調整制御部の一例を示す図である。
図１９では、図１７に示されている５つの位相調整部１１−１〜１１−５が、それぞれ８つのインバータを有している場合の、位相調整制御部１４ｂの一例の回路図が示されている。 なお、図６に示した位相調整制御部１４と同様の要素については同一符号を付し、説明を省略する。

位相調整制御部１４ｂにおいて、重み付け制御部２０ｂの生成する制御信号の供給先が、前述した重み付け選択部７０〜７４ではなく選択部９５−１〜９５−５となる。 そして、重み付け制御部２０ｂは、相補の信号を出力するように、第２の実施の形態の位相調整制御部１４の重み付け制御部２０とは変更されている。

重み付け制御部２０ｂは、外部からの制御コードを信号線ＣＤ３，ＣＤ４を介して入力し、位相調整部１１−１〜１１−５の、どの隣接する２つにクロック信号を供給させるかを選択部９５−１〜９５−５に指示する制御信号を生成する。

重み付け制御部２０ｂは、生成した制御信号を、信号線ＷＳ０，ＷＳ１，ＷＳ２，ＷＳ３，ＷＳ４，ＷＳＸ０，ＷＳＸ１，ＷＳＸ２，ＷＳＸ３，ＷＳＸ４を介して、選択部９５−１〜９５−５に供給する。 信号線ＷＳ０，ＷＳＸ０は、選択部９５−１に接続され、信号線ＷＳ１，ＷＳＸ１は、選択部９５−２に接続される。 また、信号線ＷＳ２，ＷＳＸ２は、選択部９５−３に接続され、信号線ＷＳ３，ＷＳＸ３は、選択部９５−４に接続され、信号線ＷＳ４，ＷＳＸ４は、選択部９５−５に接続される。

信号線ＷＳ０〜ＷＳ４と、信号線ＷＳＸ０〜ＷＳＸ４を伝搬する信号は互いに相補の関係にある。 信号線ＷＳ０〜ＷＳ４，ＷＳＸ０〜ＷＳＸ４の、選択部９５−１〜９５−５への接続は、図１８に示した信号線ＷＳ１，ＷＳＸ１と選択部９５−２の接続の例と同様である。

図２０は、重み付け制御部の真理値表の例である。
真理値表には、信号線ＣＤ３，ＣＤ４を介して入力される制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］、信号線ＷＳ０〜ＷＳ４で伝送される制御信号ＷＳ［０］，ＷＳ［１］，ＷＳ［２］，ＷＳ［３］，ＷＳ［４］が示されている。 なお、信号線ＷＳＸ０〜ＷＳＸ４で伝送される制御信号については、制御信号ＷＳ［０］〜ＷＳ［４］と反対の値（たとえば、制御信号ＷＳ［０］が“０”の場合、“１”）であるので、図示を省略している。

たとえば、制御コードＣＯＤＥ［３］，ＣＯＤＥ［４］がともに“０”の場合には、制御信号ＷＳ［０］，ＷＳ［１］が“１”となり、他は“０”となっている。 この場合、選択部９５−１，９５−２が、クロック信号を隣接する位相調整部１１−１，１１−２の貫通電流阻止用のトランジスタ（図１８の位相調整部１１−２の例では、ｐＭＯＳＴ３、ｎＭＯＳＴ４）のゲートに供給することになる。 そして、他の選択部９５−３〜９５−５は、位相調整部１１−３〜１１−５における貫通電流阻止用のトランジスタのゲートを接地電位とするか電源電圧を印加し、オフ状態とさせる。 これにより、位相調整部１１−３〜１１−５内のインバータの出力は全て無効となる。 したがって、位相調整部１１−１，１１−２による位相調整が行われる。

重み付け制御部２０ｂは、図１９に示されるように、ＮＡＮＤ回路１００、ＥｘＯＲ回路１０１、ＮＯＲ回路１０２、インバータ１０３，１０４，１０５，１０６，１０７，１０８，１０９を有している。 そして各要素は、図２０のような真理値表を実現するように配線接続が行われている。

制御コード変換部３０は、第２及び第３の実施の形態のものと同じである。 ただ、位相調整制御部１４ｂは重み付け選択部７０〜７４を有さないので、制御コード変換部３０からの指示信号が、直接、位相調整部１１−１〜１１−５に供給される。

なお、制御コードと指示信号との関係は、以下の通りである。
図２１は、制御コードと、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７における指示信号との関係の例を示す真理値表である。

真理値表には、信号線ＣＤ０〜ＣＤ４を介して入力される４ビットの制御コードＰＨ＿ＣＯＤＥ［４：０］が示されている。 なお、信号線ＣＤ０を介して入力される信号が制御コードＰＨ＿ＣＯＤＥ［４：０］の最下位ビット、信号線ＣＤ４を介して入力される信号が制御コードＰＨ＿ＣＯＤＥ［４：０］の最上位ビットである。 ４ビットの制御コードＰＨ＿ＣＯＤＥ［４：０］により、０〜３１までの値が表現されている。

また、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７で出力される指示信号が、ＥＮ［０］〜ＥＮ［７］，ＥＮＸ［０］〜ＥＮＸ［７］で示されている。
図２１に示されているように、制御コードＰＨ＿ＣＯＤＥ［４：０］の各値において、ＥＮ［０］〜ＥＮ［７］，ＥＮＸ［０］〜ＥＮＸ［７］の指示信号のうち、合計８つの値が“１”となっている。

指示信号を伝える信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７と、位相調整部１１−１〜１１−５との接続は以下のようになっている。
図２２は、位相調整制御部と、位相調整部との接続例を示す図である。

図２２では、図１７に示した位相調整部１１−１，１１−２と、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７との接続例を示している。 図１７に示した選択部９５−１，９５−２については、図２２では図示を省略している。

信号線ＥＮ０〜ＥＮ７は、位相調整部１１−１では、インバータＩａ１〜Ｉａ８の各ｎＭＯＳＴａ３のゲートに接続され、隣接する位相調整部１１−２では、インバータＩｂ１〜Ｉｂ８の各ｐＭＯＳＴｂ２のゲートに接続されている。 また、信号線ＥＮＸ０〜ＥＮＸ７は、位相調整部１１−１では、インバータＩａ１〜Ｉａ８の各ｐＭＯＳＴａ２のゲートに接続され、隣接する位相調整部１１−２では、インバータＩｂ１〜Ｉｂ８の各ｎＭＯＳＴｂ３のゲートに接続されている。

図示を省略しているが、位相調整部１１−３，１１−５については、位相調整部１１−１と同様に、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７の接続が行われる。 また、位相調整部１１−４については、位相調整部１１−２と同様に、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７の接続が行われる。

つまり、位相調整部のインバータを動作させるか決めるｐＭＯＳとｎＭＯＳのゲートと、信号線ＥＮ０〜ＥＮ７，ＥＮＸ０〜ＥＮＸ７との接続を、隣接する位相調整部で入れ替えている。

信号線ＥＮ０〜ＥＮ７と、信号線ＥＮＸ０〜ＥＮＸ７には互いに相補の指示信号が供給されるため、上記のような接続により、隣接する位相調整部間で、合計８つのインバータのｐＭＯＳＴａ２，Ｔｂ２、ｎＭＯＳＴａ３，Ｔｂ２の組がオンすることになる。

たとえば、図２２に示した例において、信号線ＥＮ０で伝搬される指示信号が“０”で、信号線ＥＮ１〜ＥＮ７で伝搬される指示信号が“１”の場合、位相調整部１１−１では、インバータＩａ１のｐＭＯＳＴａ２、ｎＭＯＳＴａ３はオフする。 そして、他のインバータＩａ２〜Ｉａ８のｐＭＯＳＴａ２、ｎＭＯＳＴａ３はオンする。 これに対して、位相調整部１１−２では、インバータＩｂ１のｐＭＯＳＴｂ２、ｎＭＯＳＴｂ３がオンする。 そして、他のインバータＩｂ２〜Ｉｂ８のｐＭＯＳＴｂ２、ｎＭＯＳＴｂ３はオフする。

すなわち、前述の選択部９５−１，９５−２で、位相調整部１１−１，１１−２が選択されている場合は、位相調整部１１−１でインバータＩａ２〜Ｉａ８が有効となり、位相調整部１１−２でインバータＩｂ１が有効となり、合計８つのインバータが動作する。

制御コードを、図２１に示したように調整することで、位相調整部１１−１，１１−２間で、インバータＩａ１〜Ｉａ８，Ｉｂ１〜Ｉｂ８を有効にする数を８パターン選択できる。 これにより、各遅延回路１２−１〜１２−４の遅延時間により決まる各位相調整範囲において、図２に示したように、８分割で位相を微調整できる。

以上のような第４の実施の形態の位相調整回路１０ｂでは、第１及び第２の実施の形態の位相調整回路１，１０と同様の効果が得られる。 さらに、位相調整回路１０ｂでは、貫通電流を阻止するためのトランジスタに供給するクロック信号を、位相調整部１１−１〜１１−５の全てではなく、２つに対して供給するようにしたので、さらに消費電力を削減することができる。

また、選択部９５−１〜９５−５に、位相調整の際に用いる位相調整部１１−１〜１１−５のうち２つを有効にする機能を持たせたことで、図１９に示したように、位相調整制御部１４ｂの回路面積を縮小することができる。

以上のような第１乃至第４の位相調整回路１，１０，１０ａ，１０ｂは、たとえば、回路基板間、ＬＳＩ間またはＣＰＵとメモリ間などでデータの送受信を行うインターフェイス回路に適用される。

図２３は、ＣＰＵとメモリ間でデータの送受信を行うインターフェイス回路の例を示す図である。
インターフェイス回路１１１は、たとえば、ＣＰＵ１１０に搭載されており、メモリ１１２とＣＰＵ１１０との間でデータの送受信を行う。

図２４は、インターフェイス回路の一例を示す図である。
図２４では、インターフェイス回路１１１として、ＤＤＲ ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）用のメモリコントローラの例が示されている。

インターフェイス回路１１１は、制御回路１２１、ＰＬＬ（Phase Locked Loop）回路１２２、ディレイライン回路１２３，１２４、バッファ回路１２５，１２６を有している。

制御回路１２１は、インターフェイス回路１１１の各部を制御する。 ＰＬＬ回路１２２は、基準周波数のクロック信号を入力とし、このクロック信号に同期し、基準周波数の所望の整数倍で分周されたクロック信号を生成し、制御回路１２１及びディレイライン回路１２３，１２４に供給する。

制御回路１２１は、ＤＬＬ（Delay Locked Loop）回路を含み、ＰＬＬ回路１２２からのクロック信号を入力とし、内部クロック信号との位相比較を行う。 そして、制御回路１２１は、比較結果に応じて、メモリ１１２内部のクロックの位相に一致するように位相調整用のコードを生成し、ディレイライン回路１２３，１２４に送る。

ディレイライン回路１２３，１２４は、ＰＬＬ回路１２２から供給されるクロック信号を、位相調整用のコードに対応する遅延が付加されたクロック信号に変換する。
たとえば、このようなディレイライン回路１２３，１２４に第１乃至第４の位相調整回路１，１０，１０ａ，１０ｂの何れかが設けられる。 なお、ディレイライン回路１２３には、制御回路１２１からの制御信号が信号線ＰＨ＿ＣＯＤＥ（Ｗ）を介して入力され、ディレイライン回路１２４には、制御回路１２１からの制御信号が信号線ＰＨ＿ＣＯＤＥ（Ｒ）を介して入力される。

バッファ１２５は、制御回路１２１から信号線ＷＥＮを介して供給されるライトイネーブル信号がアサートの場合、制御回路１２１から信号線ＷＤＴを介して供給されるデータを、ディレイライン回路１２３からのクロック信号に同期してメモリ１１２に出力する。

バッファ１２６は、制御回路１２１から信号線ＲＥＮを介して供給されるリードイネーブル信号がアサートの場合、メモリ１１２からの読み出しデータをディレイライン回路１２４からのクロック信号に同期して、信号線ＲＤＴを介して制御回路１２１に出力する。

前述した第１乃至第４の位相調整回路１，１０，１０ａ，１０ｂを、ディレイライン回路１２３，１２４に適用することで、ＰＬＬ回路１２２から入力されるクロック信号を、メモリ１１２のクロック信号の位相に、高精度に合わせることができる。 また、貫通電流を抑制できるので、消費電力を削減することができる。

以上、実施の形態に基づき、本発明の位相調整回路及びインターフェイス回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１ 位相調整回路 ２，３ 位相調整部 ４ 遅延回路 ５，Ｉａ１〜Ｉａｎ，Ｉｂ１〜Ｉｂｎ インバータ Ｔ１，Ｔ３，Ｔａ１，Ｔａ２，Ｔｂ１，Ｔｂ２ ｐＭＯＳ
Ｔ２，Ｔ４，Ｔａ３，Ｔａ４，Ｔｂ３，Ｔｂ４ ｎＭＯＳ
ＶＤＤ 電源線 ＶＳＳ 接地線 ＩＮ 入力端子 ＯＵＴ 出力端子