技术领域
[0001] 本
发明关于一种侦测电路，特别是关于可以精确地侦测出外接装置的
电阻值的侦测电路。
背景技术
[0002] 在移动装置的领域中，侦测电路广泛地用于判断移动装置所连接的任何外接装置的种类。传统侦测电路通常包括晶体管，其作为控制侦测流程的切换器。然而，由于此种切换器并非理想且具有少量电阻值，它们常会导致侦测错误，并降低侦测电路的性能。前述晶体管的电阻值可以通过大幅增加晶体管尺寸而几近完全消除，但此种解决方案则不适用于一些小型化的移动装置。所以，有必要设计出一种全新的侦测电路，以克服先前技术所面临的问题。
发明内容
[0003] 在较佳
实施例中，本发明提供一种侦测电路，用于侦测具有一特定电阻值的一外接装置，并包括：一第一
电阻器，具有一第一电阻值；一第二电阻器，具有一第二电阻值；一第一转换器，将该第一电阻值转换成为一第一
电流；一第二转换器，将该第二电阻值转换成为一第二电流；一装置转换器，将该特定电阻值转换成为一特定电流；一第一电流比较器，把该特定电流与该第一电流作比较，并据以产生一第一输出
信号；以及一第二电流比较器，把该特定电流与该第二电流作比较，并据以产生一第二
输出信号；其中该特定电阻值是根据该第一输出信号和该第二输出信号而被判断出来。
[0004] 在一些实施例中，该装置转换器、该第一转换器以及该第二转换器的每一个包括：一第一晶体管，具有一控制端、一第一端以及一第二端，其中该第一晶体管的该第一端耦接至一供应电位；一第二晶体管，具有一控制端、一第一端以及一第二端，其中该第二晶体管的该第一端耦接至该第一晶体管的该第二端，而该第二晶体管的该第二端耦接至该外接装置、该第一电阻器以及该第二电阻器的对应一个；一第三晶体管，具有一控制端、一第一端以及一第二端，其中该第三晶体管的该控制端耦接至该第一晶体管的该控制端，该第三晶体管的该第一端耦接至该供应电位；以及一第四晶体管，具有一控制端、一第一端以及一第二端，其中该第四晶体管的该控制端耦接至该第二晶体管的该控制端，该第四晶体管的该第一端耦接至该第三晶体管的该第二端，而该第四晶体管的该第二端耦接至该第四晶体管的该控制端，以输出该特定电流、该第一电流以及该第二电流的对应一个。
[0005] 在一些实施例中，该侦测电路还包括：一省电电路，产生一
控制信号，以选择性地致能及禁能该装置转换器、该第一转换器以及该第二转换器。
[0006] 在一些实施例中，该装置转换器、该第一转换器以及该第二转换器皆周期性地被致能，并且于该第一输出信号和该第二输出信号产生之后被禁能。
[0007] 在一些实施例中，该装置转换器、该第一转换器以及该第二转换器的每一个还包括：一第五晶体管，具有一控制端、一第一端以及一第二端，其中该第五晶体管的该控制端用于接收该控制信号，该第五晶体管的该第一端耦接至该供应电位，而该第五晶体管的该第二端耦接至该第一晶体管的该控制端；以及一第六晶体管，具有一控制端、一第一端以及一第二端，其中该第六晶体管的该控制端用于接收该控制信号，该第六晶体管的该第一端耦接至该第一晶体管的该第二端，而该第六晶体管的该第二端耦接至该第一晶体管的该控制端。
[0008] 在一些实施例中，该第一电流比较器和该第二电流比较器的每一个包括：一第七晶体管，具有一控制端、一第一端以及一第二端，其中该第七晶体管的该第一端耦接至一接地电位；一第八晶体管，具有一控制端、一第一端以及一第二端，其中该第八晶体管的该第一端耦接至该接地电位；一第九晶体管，具有一控制端、一第一端以及一第二端，其中该第九晶体管的该控制端耦接至该第八晶体管的该第二端，该第九晶体管的该第一端耦接至一供应电位，而该第九晶体管的该第二端耦接至该第七晶体管的该第二端；一第十晶体管，具有一控制端、一第一端以及一第二端，其中该第十晶体管的该控制端耦接至该第七晶体管的该第二端，该第十晶体管的该第一端耦接至该供应电位，而该第十晶体管的该第二端耦接至该第八晶体管的该第二端；一第一
反相器，具有一输入端和一输出端，其中该第一反相器的该输入端耦接至该第七晶体管的该第二端；一第一比较支路，耦接于该接地电位和该第七晶体管的该控制端之间，并用于传导由该特定
电流镜射而来的一电流；一第二比较支路，耦接于该供应电位和该第七晶体管的该控制端之间，并用于传导由该第一电流和该第二电流的对应一个镜射而来的一电流；一第三比较支路，耦接于该接地电位和该第八晶体管的该控制端之间，并用于传导由该第一电流和该第二电流的对应一个镜射而来的一电流；以及一第四比较支路，耦接于该供应电位和该第八晶体管的该控制端之间，并用于传导由该特定电流镜射而来的一电流；其中该第一反相器的该输出端用于输出该第一输出信号和该第二输出信号的对应一个。
[0009] 在一些实施例中，该第一电流比较器和该第二电流比较器的每一个还包括：一第一沉至源支路，耦接于该供应电位和该接地电位之间，并用于镜射该特定电流至该第一比较支路和该第四比较支路；以及一第二沉至源支路，耦接于该供应电位和该接地电位之间，并用于镜射该第一电流和该第二电流的对应一个至该第二比较支路和该第三比较支路。
[0010] 在一些实施例中，该第一电流比较器和该第二电流比较器的每一个还包括：一第一输入支路，接收该特定电流，并镜射该特定电流至该第一沉至源支路；以及一第二输入支路，接收该第一电流和该第二电流的对应一个，并镜射该第一电流和该第二电流的对应一个至该第二沉至源支路。
[0011] 在一些实施例中，该第一比较支路包括：一第十七晶体管，具有一控制端、一第一端以及一第二端，其中该第十七晶体管的该第二端耦接至该第七晶体管的该控制端；以及一第十八晶体管，具有一控制端、一第一端以及一第二端，其中该第十八晶体管的该第一端耦接至该接地电位，而该第十八晶体管的该第二端耦接至该第十七晶体管的该第一端；其中该第四比较支路包括：一第二十九晶体管，具有一控制端、一第一端以及一第二端，其中该第二十九晶体管的该第一端耦接至该供应电位，而该第二十九晶体管的该第二端耦接至该第二十九晶体管的该控制端；以及一第三十晶体管，具有一控制端、一第一端以及一第二端，其中该第三十晶体管的该第一端耦接至该第二十九晶体管的该控制端，而该第三十晶体管的该第二端耦接至该第八晶体管的该控制端。
[0012] 在一些实施例中，该第一沉至源支路包括：一第十三晶体管，具有一控制端、一第一端以及一第二端，其中该第十三晶体管的该控制端耦接至该第二十九晶体管的该控制端，而该第十三晶体管的该第一端耦接至该供应电位；一第十四晶体管，具有一控制端、一第一端以及一第二端，其中该第十四晶体管的该控制端耦接至该第三十晶体管的该控制端，该第十四晶体管的该第一端耦接至该第十三晶体管的该第二端，而该第十四晶体管的该第二端耦接至该第三十晶体管的该控制端；一第十五晶体管，具有一控制端、一第一端以及一第二端，其中该第十五晶体管的该控制端耦接至该第十七晶体管的该控制端，而该第十五晶体管的该第二端耦接至该第三十晶体管的该控制端；以及一第十六晶体管，具有一控制端、一第一端以及一第二端，其中该第十六晶体管的该控制端耦接至该第十八晶体管的该控制端，该第十六晶体管的该第一端耦接至该接地电位，而该第十六晶体管的该第二端耦接至该第十六晶体管的该控制端。
[0013] 在一些实施例中，该第一输入支路包括：一第十一晶体管，具有一控制端、一第一端以及一第二端，其中该第十一晶体管的该控制端耦接至该第十五晶体管的该控制端，而该第十一晶体管的该第二端耦接至该第十一晶体管的该控制端；以及一第十二晶体管，具有一控制端、一第一端以及一第二端，其中该第十二晶体管的该控制端耦接至该第十六晶体管的该控制端，该第十二晶体管的该第一端耦接至该接地电位，而该第十二晶体管的该第二端耦接至该第十一晶体管的该第一端；其中该第十一晶体管的该第二端用于接收该特定电流。
[0014] 在一些实施例中，该第二比较支路包括：一第十九晶体管，具有一控制端、一第一端以及一第二端，其中该第十九晶体管的该第一端耦接至该供应电位，而该第十九晶体管的该第二端耦接至该第十九晶体管的该控制端；以及一第二十晶体管，具有一控制端、一第一端以及一第二端，其中该第二十晶体管的该第一端耦接至该第十九晶体管的该第二端，而该第二十晶体管的该第二端耦接至该第七晶体管的该控制端；其中该第三比较支路包括：一第二十七晶体管，具有一控制端、一第一端以及一第二端，其中该第二十七晶体管的该第二端耦接至该第八晶体管的该控制端；以及一第二十八晶体管，具有一控制端、一第一端以及一第二端，其中该第二十八晶体管的该第一端耦接至该接地电位，而该第二十八晶体管的该第二端耦接至该第二十七晶体管的该第一端。
[0015] 在一些实施例中，该第二沉至源支路包括：一第二十三晶体管，具有一控制端、一第一端以及一第二端，其中该第二十三晶体管的该控制端耦接至该第十九晶体管的该控制端，而该第二十三晶体管的该第一端耦接至该供应电位；一第二十四晶体管，具有一控制端、一第一端以及一第二端，其中该第二十四晶体管的该控制端耦接至该第二十晶体管的该控制端，该第二十四晶体管的该第一端耦接至该第二十三晶体管的该第二端，而该第二十四晶体管的该第二端耦接至该第二十四晶体管的该控制端；一第二十五晶体管，具有一控制端、一第一端以及一第二端，其中该第二十五晶体管的该控制端耦接至该第二十七晶体管的该控制端，而该第二十五晶体管的该第二端耦接至该第二十四晶体管的该第二端；以及一第二十六晶体管，具有一控制端、一第一端以及一第二端，其中该第二十六晶体管的该控制端耦接至该第二十八晶体管的该控制端，该第二十六晶体管的该第一端耦接至该接地电位，而该第二十六晶体管的该第二端耦接至该第二十六晶体管的该控制端。
[0016] 在一些实施例中，该第二输入支路包括：一第二十一晶体管，具有一控制端、一第一端以及一第二端，其中该第二十一晶体管的该控制端耦接至该第二十五晶体管的该控制端，而该第二十一晶体管的该第二端耦接至该第二十一晶体管的该控制端；以及一第二十二晶体管，具有一控制端、一第一端以及一第二端，其中该第二十二晶体管的该控制端耦接至该第二十六晶体管的该控制端，该第二十二晶体管的该第一端耦接至该接地电位，而该第二十二晶体管的该第二端耦接至该第二十一晶体管的该第一端；其中该第二十一晶体管的该第二端用于接收该第一电流和该第二电流的对应一个。
[0017] 本发明不仅能够提升侦测电路的性能，还可缩小电路尺寸。
附图说明
[0018] 图1是显示根据本发明一实施例所述的侦测电路的示意图；
[0019] 图2是显示根据本发明一实施例所述的侦测电路的示意图；
[0020] 图3是显示根据本发明一实施例所述的信号
波形图；
[0021] 图4是显示根据本发明一实施例所述的装置转换器、第一转换器、第二转换器，或是第三转换器的示意图；
[0022] 图5A是显示根据本发明一实施例所述的第一电流比较器、第二电流比较器，或是第三电流比较器的示意图；
[0023] 图5B是显示根据本发明一实施例所述的第一电流比较器、第二电流比较器，或是第三电流比较器的示意图；以及
[0024] 图6是显示根据本发明另一实施例所述的侦测电路的示意图。
[0025] 其中，附图中符号的简单说明如下：
[0026] 100、200、600～侦测电路；120～外接装置；131～第一转换器；132～第二转换器；133～第三转换器；140～装置转换器；151～第一电流比较器；152～第二电流比较器；153～第三电流比较器；160～省电电路；510～第一输入支路；520～第二输入支路；511～第一沉至源支路；522～第二沉至源支路；531～第一比较支路；532～第二比较支路；533～第三比较支路；534～第四比较支路；561～第一反相器；610～电位比较器；621～第一切换器；622～第二切换器；623～第三切换器；I1～第一电流；I2～第二电流；I3～第三电流；IE～特定电流；IX～第一输入电流；IY～第二输入电流；M1～第一晶体管；M2～第二晶体管；M3～第三晶体管；M4～第四晶体管；M5～第五晶体管；M6～第六晶体管；M7～第七晶体管；M8～第八晶体管；M9～第九晶体管；M10～第十晶体管；M11～第十一晶体管；M12～第十二晶体管；M13～第十三晶体管；M14～第十四晶体管；M15～第十五晶体管；M16～第十六晶体管；M17～第十七晶体管；M18～第十八晶体管；M19～第十九晶体管；M20～第二十晶体管；M21～第二十一晶体管；M22～第二十二晶体管；M23～第二十三晶体管；M24～第二十四晶体管；M25～第二十五晶体管；M26～第二十六晶体管；M27～第二十七晶体管；M28～第二十八晶体管；M29～第二十九晶体管；M30～第三十晶体管；N1～第一
节点；N2～第二节点；N3～第三节点；N4～第四节点；N5～第五节点；N6～第六节点；N7～第七节点；N8～第八节点；N9～第九节点；N10～第十节点；N11～第十一节点；N12～第十二节点；N13～第十三节点；N14～第十四节点；
N15～第十五节点；N16～第十六节点；N17～第十七节点；N18～第十八节点；N19～第十九节点；N20～第二十节点；NC1～第一控制节点；NC2～第二控制节点；O1～第一输出信号；O2～第二输出信号；O3～第三输出信号；OUT～输出端；R1～第一电阻器；R2～第二电阻器；R3～第三电阻器；REX～装置电阻器；SA～起始信号；SB～停止信号；SC～控制信号；T1～第一时间点；T2～第二时间点；VC～输出信号；VDD～供应电位；VREF～参考电位；VO～输出电位；
VSS～接地电位。
具体实施方式
[0027] 为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。
[0028] 图1是显示根据本发明一实施例所述的侦测电路100的示意图。侦测电路100可应用于一移动装置，例如：一智能手机(Smartphone)、一平板计算机(Tablet Computer)，或是一笔记本计算机(Notebook Computer)。当一外接装置120连接至移动装置时(例如，通过移动装置的一微型通用
串行总线(Micro Universal Serial Bus，Micro-USB)端口)，侦测装置100即可侦测外接装置120的一特定电阻值(例如，此外接装置120可以模拟为一装置电阻器REX)。外装装置120的种类可以由一处理器(未显示)根据特定电阻值而进行判断。在图1的实施例中，侦测电路100包括一第一电阻器R1、一第二电阻器R2、一第一转换器(Converter)131、一第二转换器132、一装置转换器140、一第一电流比较器(Current Comparator)151以及一第二电流比较器152。第一电阻器R1具有一第一电阻值。第二电阻器R2具有一第二电阻值。第二电阻值可以与第一电阻值不同。第一转换器131可将第一电阻值转换成为一第一电流I1。第二转换器132可将第二电阻值转换成为一第二电流I2。装置转换器140可将特定电阻值转换成为一特定电流IE。第一电流比较器151把特定电流IE和第一电流I1作比较，并据以产生一第一输出信号O1。第二电流比较器152把特定电流IE和第二电流I2作比较，并据以产生一第二输出信号O2。通过读取第一输出信号O1和第二输出信号O2，处理器可以估算出外接装置120的特定电阻值，以取得外接装置120的种类和信息。
[0029] 图2是显示根据本发明一实施例所述的侦测电路200的示意图。图2和图1相似，两者的差异在于，侦测装置200还包括一第三电阻器R3、一第三转换器133、一第三电流比较器153以及一省电电路160。第三电阻器R3具有一第三电阻值。第三电阻值可以与第一电阻值、第二电阻值皆不同。第三转换器133可将第三电阻值转换成为一第三电流I3。第三电流比较器153把特定电流IE和第三电流I3作比较，并据以产生一第三输出信号O3。第一输出信号O1、第二输出信号O2以及第三输出信号O3由处理器所使用，并用于决定外接装置120的特定电阻值及种类。必须理解的是，前述实施例中的电阻器、转换器，或是电流比较器的数量皆非为本发明的限制条件。在其他实施例中，侦测电路200还可包括三个以上的电阻器、三个以上的转换器以及三个以上的电流比较器，以更精确地估算出外接装置120的特定电阻值。
[0030] 省电电路160可产生一控制信号SC，以选择性地致能(Enable)及禁能(Disable)装置转换器140、第一转换器131、第二转换器132以及第三转换器133。控制信号SC可根据来自处理器的一起始信号SA和一停止信号SB而产生。举例而言，处理器可输出起始信号SA，以要求各个电流比较器产生输出信号，然后，当输出信号皆成功由处理器所接收时，处理器再输出停止信号SB。例如，处理器可以周期性地产生起始信号SA(例如，每一毫秒，或是每一秒)，以即时地侦测是否有一外接装置120相连接。图3是显示根据本发明一实施例所述的信号波形图，其中横轴代表时间，而纵轴代表信号的电位电平。在第一时间点T1，当起始信号SA由低逻辑电平(例如：逻辑0)上升至高逻辑电平(例如：逻辑1)时，控制信号SC亦由低逻辑电平上升至高逻辑电平。然后，在第二时间点T2，当停止信号SB由低逻辑电平上升至高逻辑电平时，控制信号SC由高逻辑电平下降至低逻辑电平。介于第一时间点T1和第二时间点T2的期间可视为一比较期间，于其中控制信号SC维持于高逻辑电平。省电电路160可仅于前述比较期间内致能装置转换器140、第一转换器131、第二转换器132以及第三转换器133，从而可降低侦测电路200的总功率消耗值。
[0031] 前述的转换器、电流比较器的构造将于下列实施例中详细说明。必须理解的是，这些结构用于举例，而非用于限制本发明的范围。
[0032] 图4是显示根据本发明一实施例所述的装置转换器140、第一转换器131、第二转换器132，或是第三转换器133的示意图。在图4的实施例中，装置转换器140、第一转换器131、第二转换器132以及第三转换器133的每一个皆至少包括一第一晶体管(Transistor)M1、一第二晶体管M2、一第三晶体管M3以及一第四晶体管M4。第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4可以是P型金属
氧化物
半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOSFET，简称PMOS晶体管)。第一晶体管M1具有一控制端、一第一端以及一第二瑞，其中第一晶体管M1的控制端耦接至一第一节点N1，第一晶体管M1的第一端耦接至一供应电位VDD，而第一晶体管M1的第二端耦接至一第二节点N2。第二晶体管M2具有一控制端、一第一端以及一第二瑞，其中第二晶体管M2的控制端耦接至一第三节点N3，第二晶体管M2的第一端耦接至第二节点N2，而第二晶体管M2的第二端耦接至外接装置120、第一电阻器R1、第二电阻器R2以及第三电阻器R3的对应一个。例如，若图4是用于描写装置转换器140的电路结构，则第二晶体管M2的第二端经由外接装置120耦接至一接地电位VSS，若图4是用于描写第一转换器131的电路结构，则第二晶体管M2的第二端经由第一电阻器R1耦接至接地电位VSS，依此类推。第三晶体管M3具有一控制端、一第一端以及一第二端，其中第三晶体管M3的控制端耦接至第一节点N1，第三晶体管M3的第一端耦接至供应电位VDD，而第三晶体管M3的第二端耦接至一第四节点N4。第四晶体管M4具有一控制端、一第一端以及一第二端，其中第四晶体管M4的控制端耦接至第三节点N3，第四晶体管M4的第一端耦接至第四节点N4，而第四晶体管M4的第二端耦接至第三节点N3。第三节点N3用于输出特定电流IE、第一电流I1、第二电流I2以及第三电流I3的对应一个。例如，若图4是用于描写装置转换器140的电路结构，则第三节点N3用于输出特定电流IE，若图
4是用于描写第一转换器131的电路结构，则第三节点N3用于输出第一电流I1，依此类推。由上可知，通过使用装置转换器140、第一转换器131、第二转换器132以及第三转换器133，则可将外接装置120的特定电阻值、第一电阻器R1的第一电阻值、第二电阻器R2的第二电阻值，以及第三电阻器R3的第三电阻值分别转换成为特定电流IE、第一电流I1、第二电流I2以及第三电流I3。对于每一转换器而言，若输出电流的电流值为相对小，则电阻值和输出电流之间的关系可大致由下列方程式(1)所表示：
[0033]
[0034] 其中，I代表特定电流IE、第一电流I1、第二电流I2以及第三电流I3的对应一个，VDD代表供应电位VDD，Vt代表第一晶体管M1、第二晶体管M2、第三晶体管M3，或是第四晶体管M4的临界电位(Threshold Voltage)，而R代表特定电阻值、第一电阻值、第二电阻值以及第三电阻值的对应一个。
[0035] 在另一些实施例中，装置转换器140、第一转换器131、第二转换器132以及第三转换器133的每一个皆还包括一第五晶体管M5和一第六晶体管M6，以形成前述的省电电路160。第五晶体管M5可以是P型金属氧化物半导体场效晶体管，而第六晶体管M6可以是N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET，简称NMOS晶体管)。第五晶体管M5具有一控制端、一第一端以及一第二端，其中第五晶体管M5的控制端用于接收控制信号SC，第五晶体管M5的第一端耦接至供应电位VDD，第五晶体管M5的第二端耦接至第一节点N1。第六晶体管M6具有一控制端、一第一端以及一第二端，其中第六晶体管M6的控制端用于接收控制信号SC，第六晶体管M6的第一端耦接至第二节点N2，而第六晶体管M6的第二端耦接至第一节点N1。当控制信号SC为低逻辑电平时，第一节点N1的电位由第五晶体管M5拉升至高逻辑电平，致使第一晶体管M1和第三晶体管M3都不导通。在此情况下，电流无法流经第一晶体管M1和第三晶体管M3，也没有电流由第四晶体管M4的第二端输出，因此，装置转换器140、第一转换器131、第二转换器132以及第三转换器133皆被禁能(亦即，处于一待机模式或一睡眠模式)。反之，当控制信号SC为高逻辑电平时，第一节点N1耦接至第二节点N2，致使第一晶体管M1和第三晶体管M3形成一电流镜(Current Mirror)。在此情况下，电流可以流经第一晶体管M1和第三晶体管M3，因此，装置转换器140、第一转换器131、第二转换器132以及第三转换器133皆被致能(亦即，处于一正常模式或一工作模式)。根据方程式(1)所述的输出电流可由前述方式产生，其中输出电流对应于第二晶体管M2的第二端的电阻值。
[0036] 必须理解的是，装置转换器140、第一转换器131、第二转换器132、第二转换器133彼此间并未共用任何元件(例如：第一晶体管M1、第二晶体管M2等等)。使用相同号码来标示元件，仅为让读者易于理解这些电路拥有相似的架构以及部分相同的元件。实际上，装置转换器140、第一转换器131、第二转换器132、第二转换器133的元件彼此间都是互相独立的，未有重复使用的情况。
[0037] 图5A、5B是显示根据本发明一实施例所述的第一电流比较器151、第二电流比较器152，或是第三电流比较器153的示意图。请一并参考图5A、5B，它们显示出第一电流比较器
151、第二电流比较器152，或是第三电流比较器153的互相连接的二部分。在图5A、5B的实施例中，第一电流比较器151、第二电流比较器152以及第三电流比较器153的每一个皆包括一第一输入支路510、一第二输入支路520、一第一沉至源(Sink-to-Source)支路511、一第二沉至源支路522、一第一比较支路531、一第二比较支路532、一第三比较支路533以及一第四比较支路534。第一输入支路510接收一第一输入电流IX。第一输入电流IX可以是特定电流IE。第二输入支路520接收一第二输入电流IY。第二输入电流IY可以是第一电流I1、第二电流I2以及第三电流I3的对应一个。例如，若图5B是用于描写第一电流比较器151的电路结构，则第二输入电流IY即为第一电流I1，若图5B是用于描写第二电流比较器152的电路结构，则第二输入电流IY即为第二电流I2，依此类推。第一输入支路510经由第一沉至源支路
511耦接至第一比较支路531和第二比较支路532。一第一控制节点NC1耦接于第一比较支路
531和第二比较支路532之间。第二输入支路520经由第二沉至源支路522耦接至第三比较支路533和第四比较支路534。一第二控制节点NC2耦接于第三比较支路533和第四比较支路
534之间。第一电流比较器151、第二电流比较器152以及第三电流比较器153的每一个皆用于比较其第一输入电流IX与第二输入电流IY，并据以产生第一输出信号O1、第二输出信号O2以及第三输出信号O3的对应一个。例如，若第一输入电流IX大于第二输入电流IY，则所对应的输出信号O1、O2，或O3将为低逻辑电平，若第一输入电流IX小于第二输入电流IY，则所对应的输出信号O1、O2，或O3将为高逻辑电平。
[0038] 在一些实施例中，第一电流比较器151、第二电流比较器152以及第三电流比较器153的每一个皆还包括一第七晶体管M7、一第八晶体管M8、一第九晶体管M9、一第十晶体管M10以及一第一反相器(Inverter)561。第七晶体管M7和第八晶体管M8可以是N型金属氧化物半导体场效晶体管，而第九晶体管M9和第十晶体管M10可以是P型金属氧化物半导体场效晶体管。第七晶体管M7具有一控制端、一第一端以及一第二端，其中第七晶体管M7的控制端耦接至第一控制节点NC1，第七晶体管M7的第一端耦接至接地电位VSS，而第七晶体管M7的第二端耦接至一第五节点N5。第八晶体管M8具有一控制端、一第一端以及一第二端，其中第八晶体管M8的控制端耦接至第二控制节点NC2，第八晶体管M8的第一端耦接至接地电位VSS，而第八晶体管M8的第二端耦接至一第六节点N6。第九晶体管M9具有一控制端、一第一端以及一第二端，其中第九晶体管M9的控制端耦接至第六节点N6，第九晶体管M9的第一端耦接至供应电位VDD，而第九晶体管M9的第二端耦接至第五节点N5。第十晶体管M10具有一控制端、一第一端以及一第二端，其中第十晶体管M10的控制端耦接至第五节点N5，第十晶体管M10的第一端耦接至供应电位VDD，而第十晶体管M10的第二端耦接至第六节点N6。第一反相器561具有一输入端和一输出端，其中第一反相器561的输入端耦接至第五节点N5。在一实施例中，第一反相器561的输出端用于输出第一输出信号O1、第二输出信号O2以及第三输出信号O3的对应一个，其中，第一反相器561亦可作为一输出
缓冲器(Output Buffer)，以输出第一输出信号O1、第二输出信号O2以及第三输出信号O3的对应一个至处理器。例如，若图5A是用于描写第一电流比较器151的电路结构，则第一反相器561的输出端用于输出第一输出信号O1，若图5A是用于描写第二电流比较器152的电路结构，则第一反相器561的输出端用于输出第二输出信号O2，依此类推。在另一实施例中，第六节点N6可用于输出第一输出信号O1、第二输出信号O2以及第三输出信号O3的对应一个，此时，第一反相器561可完全从电路中省略。
[0039] 在一些实施例中，第一输入支路510包括一第十一晶体管M11和一第十二晶体管M12。第十一晶体管M11和第十二晶体管M12可以是N型金属氧化物半导体场效晶体管。第十一晶体管M11具有一控制端、一第一端以及一第二端，其中第十一晶体管M11的控制端耦接至一第七节点N7，第十一晶体管M11的第一端耦接至一第八节点N8，而第十一晶体管M11的第二端耦接至第七节点N7。第十二晶体管M12具有一控制端、一第一端以及一第二端，其中第十二晶体管M12的控制端耦接至一第九节点N9，第十二晶体管M12的第一端耦接至接地电位VSS，而第十二晶体管M12的第二端耦接至第八节点N8。第七节点N7用于接收第一输入电流IX，例如：特定电流IE。第一输入支路510用于将第一输入电流IX镜射至第一沉至源支路511。
[0040] 在一些实施例中，第一沉至源支路511包括一第十三晶体管M13、一第十四晶体管M14、一第十五晶体管M15以及一第十六晶体管M16。第十三晶体管M13和第十四晶体管M14可以是P型金属氧化物半导体场效晶体管，而第十五晶体管M15和第十六晶体管M16可以是N型金属氧化物半导体场效晶体管。第十三晶体管M13具有一控制端、一第一端以及一第二端，其中第十三晶体管M13的控制端耦接至一第十节点N10，第十三晶体管M13的第一端耦接至供应电位VDD，而第十三晶体管M13的第二端耦接至一第十一节点N11。第十四晶体管M14具有一控制端、一第一端以及一第二端，其中第十四晶体管M14的控制端耦接至一第十二节点N12，第十四晶体管M14的第一端耦接至第十一节点N11，而第十四晶体管M14的第二端耦接至第十二节点N12。第十五晶体管M15具有一控制端、一第一端以及一第二端，其中第十五晶体管M15的控制端耦接至第七节点N7，第十五晶体管M15的第一端耦接至第九节点N9，而第十五晶体管M15的第二端耦接至第十二节点N12。第十六晶体管M16具有一控制端、一第一端以及一第二端，其中第十六晶体管M16的控制端耦接至第九节点N9，第十六晶体管M16的第一端耦接至接地电位VSS，而第十六晶体管M16的第二端耦接至第九节点N9。第一沉至源支路511用于将来自第一输入支路510的下沉电流镜射为第一比较支路531的下沉电流以及镜射为第四比较支路534的源电流。
[0041] 在一些实施例中，第二输入支路520包括一第二十一晶体管M21和一第二十二晶体管M22。第二十一晶体管M21和第二十二晶体管M22可以是N型金属氧化物半导体场效晶体管。第二十一晶体管M21具有一控制端、一第一端以及一第二端，其中第二十一晶体管M21的控制端耦接至一第十六节点N16，第二十一晶体管M21的第一端耦接至一第十七节点N17，而第二十一晶体管M21的第二端耦接至第十六节点N16。第二十二晶体管M22具有一控制端、一第一端以及一第二端，其中第二十二晶体管M22的控制端耦接至一第十八节点N18，第二十二晶体管M22的第一端耦接至接地电位VSS，而第二十二晶体管M22的第二端耦接至第十七节点N17。第十六节点N16用于接收第二输入电流IY，例如：第一电流I1、第二电流I2以及第三电流I3的对应一个。第二输入支路520用于将第二输入电流IY镜射至第二沉至源支路522。
[0042] 在一些实施例中，第二沉至源支路522包括一第二十三晶体管M23、一第二十四晶体管M24、一第二十五晶体管M25以及一第二十六晶体管M26。第二十三晶体管M23和第二十四晶体管M24可以是P型金属氧化物半导体场效晶体管，而第二十五晶体管M25和第二十六晶体管M26可以是N型金属氧化物半导体场效晶体管。第二十三晶体管M23具有一控制端、一第一端以及一第二端，其中第二十三晶体管M23的控制端耦接至第十四节点N14，第二十三晶体管M23的第一端耦接至供应电位VDD，而第二十三晶体管M23的第二端耦接至一第十九节点N19。第二十四晶体管M24具有一控制端、一第一端以及一第二端，其中第二十四晶体管M24的控制端耦接至第十五节点N15，第二十四晶体管M24的第一端耦接至第十九节点N19，而第二十四晶体管M24的第二端耦接至第十五节点N15。第二十五晶体管M25具有一控制端、一第一端以及一第二端，其中第二十五晶体管M25的控制端耦接至第十六节点N16，第二十五晶体管M25的第一端耦接至第十八节点N18，而第二十五晶体管M25的第二端耦接至第十五节点N15。第二十六晶体管M26具有一控制端、一第一端以及一第二端，其中第二十六晶体管M26的控制端耦接至第十八节点N18，第二十六晶体管M26的第一端耦接至接地电位VSS，而第二十六晶体管M26的第二端耦接至第十八节点N18。第二沉至源支路522用于将来自第二输入支路520的下沉电流镜射为第三比较支路533的下沉电流，以及镜射为第二比较支路532的源电流。
[0043] 在一些实施例中，第一比较支路531包括一第十七晶体管M17和一第十八晶体管M18。第十七晶体管M17和第十八晶体管M18为N型金属氧化物半导体场效晶体管。第十七晶体管M17具有一控制端、一第一端以及一第二端，其中第十七晶体管M17的控制端耦接至第七节点N7，第十七晶体管M17的第一端耦接至一第十三节点N13，而第十七晶体管M17的第二端耦接至第一控制节点NC1。第十八晶体管M18具有一控制端、一第一端以及一第二端，其中第十八晶体管M18的控制端耦接至第九节点N9，第十八晶体管M18的第一端耦接至接地电位VSS，而第十八晶体管M18的第二端耦接至第十三节点N13。第一比较支路531用于传导由第一输入电流IX镜射而来的下沉电流，例如：特定电流IE。
[0044] 在一些实施例中，第二比较支路532包括一第十九晶体管M19和一第二十晶体管M20。第十九晶体管M19和第二十晶体管M20为P型金属氧化物半导体场效晶体管。第十九晶体管M19具有一控制端、一第一端以及一第二端，其中第十九晶体管M19的控制端耦接至一第十四节点N14，第十九晶体管M19的第一端耦接至供应电位VDD，而第十九晶体管M19的第二端耦接至第十四节点N14。第二十晶体管M20具有一控制端、一第一端以及一第二端，其中第二十晶体管M20的控制端耦接至一第十五节点N15，第二十晶体管M20的第一端耦接至第十四节点N14，而第二十晶体管M20的第二端耦接至第一控制节点NC1。第二比较支路532用于传导由第二输入电流IY镜射而来的源电流，例如：第一电流I1、第二电流I2以及第三电流I3的对应一个。
[0045] 在一些实施例中，第三比较支路533包括一第二十七晶体管M27和一第二十八晶体管M28。第二十七晶体管M27和第二十八晶体管M28为N型金属氧化物半导体场效晶体管。第二十七晶体管M27具有一控制端、一第一端以及一第二端，其中第二十七晶体管M27的控制端耦接至第十六节点N16，第二十七晶体管M27的第一端耦接至一第二十节点N20，而第二十七晶体管M27的第二端耦接至第二控制节点NC2。第二十八晶体管M28具有一控制端、一第一端以及一第二端，其中第二十八晶体管M28的控制端耦接至第十八节点N18，第二十八晶体管M28的第一端耦接至接地电位VSS，而第二十八晶体管M28的第二端耦接至第二十节点N20。第三比较支路533用于传导由第二输入电流IY镜射而来的下沉电流，例如：第一电流I1、第二电流I2以及第三电流I3的对应一个。
[0046] 在一些实施例中，第四比较支路534包括一第二十九晶体管M29和一第三十晶体管M30。第二十九晶体管M29和第三十晶体管M30为P型金属氧化物半导体场效晶体管。第二十九晶体管M29具有一控制端、一第一端以及一第二端，其中第二十九晶体管M29的控制端耦接至第十节点N10，第二十九晶体管M29的第一端耦接至供应电位VDD，而第二十九晶体管M29的第二端耦接至第十节点N10。第三十晶体管M30具有一控制端、一第一端以及一第二端，其中第三十晶体管M30的控制端耦接至第十二节点N12，第三十晶体管M30的第一端耦接至第十节点N10，而第三十晶体管M30的第二端耦接至第二控制节点NC2。第四比较支路534用于传导由第一输入电流IX镜射而来的源电流，例如：特定电流IE。如图5A、5B所示，当第一输入电流IX大于第二输入电流IY时，第一控制节点NC1将倾向由第七晶体管M7的控制端处汲取一净电流，而第二控制节点NC2将倾向输出一净电流至第八晶体管M8的控制端处。由于晶体管的控制端处的电阻值通常趋近无限大，位于第七晶体管M7的控制端处的电位将急速下降，而位于第八晶体管M8的控制端处的电位将急速上升，致使第五节点N5成为高逻辑电平，而第一反相器561的输出端(亦即，第一输出信号O1、第二输出信号O2以及第三输出信号O3的对应一个)成为低逻辑电平。
[0047] 必须理解的是，第一电流比较器151、第二电流比较器152以及第三电流比较器153彼此间并未共用任何元件(例如：第十一晶体管M11、第十二晶体管M12等等)。使用相同号码来标示元件，仅为让读者易于理解这些电路拥有相似的架构以及部分相同的元件。实际上，第一电流比较器151、第二电流比较器152以及第三电流比较器153的元件彼此间都是互相独立的，未有重复使用的情况。另须理解的是，虽然前述实施例中的第一输入支路510、第二输入支路520、第一沉至源支路511、第二沉至源支路522、第一比较支路531、第二比较支路532、第三比较支路533以及第四比较支路534的每一个皆使用互相串接的二晶体管，实际上，各个支路可分别使用任意数量的晶体管。另外理解的是，虽然图4所述的装置转换器140(或第一转换器131，或第二转换器132，或第三转换器133)以电流源(Current Source)的方式实施来产生特定电流IE(或第一电流I1，或第二电流I2，或第三电流I3)，在其他实施例中，其亦可用电流沉(Current Sink)的架构，辅以图4、5A、5B的电路组态再作对应的
修改(例如：切换
电压源的极性以及改变晶体管的种类)。另须理解的是，虽然流经第一沉至源支路511、第一比较支路531以及第四比较支路534的电流与第一输入电流IX相同，且流经第二沉至源支路522、第二比较支路532以及第三比较支路533的电流与第二输入电流IY相同，但在其他实施例中，流经第一沉至源支路511、第一比较支路531以及第四比较支路534的电流可能与第一输入电流IX不同，其差异比例可由所用的晶体管的长宽比(Aspect Ratio)来决定；而流经第二沉至源支路522、第二比较支路532以及第三比较支路533的电流亦可能与第二输入电流IY不同，且其相同的该差异比例亦可相似地由所用的晶体管的长宽比来决定。
[0048] 处理器可根据来自电流比较器的输出信号，去估算出外接装置120的特定电阻值。例如，假设第一电阻器R1的第一电阻值为5kΩ，第二电阻器R2的第二电阻值为1kΩ，且第三电阻器R3的第三电阻值为200Ω，在此设计下，特定电阻值和输出信号之间的关系可如下列表一所示：
[0049] 表一：特定电阻值和输出信号之间的关系
[0050]特定电阻值 第一输出信号O1 第二输出信号O2 第三输出信号O3
8kΩ 1 1 1
2kΩ 0 1 1
500Ω 0 0 1
200Ω 0 0 0
[0051] 在侦测出特定电阻值的范围后，处理器还可据以判断外接装置120的种类。例如，假使所侦测到的特定电阻值约为8kΩ，则处理器可判断外接装置120可能是一大尺寸显示器，假使所侦测到的特定电阻值约为500Ω，则处理器可判断外接装置120可能为一小型
手表，依此类推。
[0052] 图6是显示根据本发明另一实施例所述的侦测电路600的示意图。在图6的实施例中，侦测电路600包括一电位比较器(Voltage Comparator)610、一第一切换器(Switch)621、一第二切换器622、一第三切换器623、一第一电阻器R1、一第二电阻器R2以及一第三电阻器R3。当一外接装置120连接至包括侦测电路600的一移动装置时，侦测电路600可侦测外接装置120的一特定电阻值(例如，此外接装置120可以模拟为一装置电阻器REX)。侦测电路
600的侦测流程可包括下列步骤：逐一导通第一切换器621、第二切换器622以及第三切换器
623；以及依序记录来自电位比较器610的对应输出信号VC。位于电位比较器610的一正输入端的电位可由供应电位VDD和一
分压器(VoltageDivider)所决定，其中分压器由第一电阻器R1、第二电阻器R2、第三电阻器R3以及装置电阻器REX根据第一切换器621、第二切换器
622以及第三切换器623何者导通而进行控制。位于电位比较器610的正输入端的电位与位于电位比较器610的一负输入端的一参考电位VREF互相比较，以产生对应的输出信号VC。在一实施例中，第一电阻器R1的第一电阻值为5kΩ，第二电阻器R2的第二电阻值为1kΩ，且第三电阻器R3的第三电阻值为200Ω，并可侦测如前述表一的该些特定电阻值。每次当输出信号VC被记录时，其即可视为前述输出信号O1、O2、O3中的一个。接着，外接装置120的种类可由一处理器(未显示)根据每次的输出信号VC来作判断。
[0053] 本发明提出一种新颖的侦测电路设计。总括而言，所提的侦测电路与传统技术相比，至少有下列优势：(1)以电流比较器取代传统的电位比较器；(2)省略传统的晶体管切换器的设计；(3)缩小晶体管尺寸，并微缩侦测电路的总面积；(4)仅于一信号周期内，即可输出代表外接装置的特定电阻值的所有输出信号；以及(5)缩短整体侦测流程所耗费的时间。
[0054] 必须注意的是，以上信号电位、信号电流、电阻值以及其他元件参数等并非为本发明的限制条件。设计者可根据不同需要而调整这些参数。本发明的侦测电路并不仅限于图1-6所示的组态。本发明可以仅包括图1-6的任何一个或多个实施例的任何一个或多个特征。换言之，并非所有图示的特征都必须同时实施于本发明的侦测电路当中。
[0055] 在本
说明书以及
申请专利范围中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。
[0056] 以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此
基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的
权利要求书所界定的范围为准。
