读出放大器、半导体装置及它们的工作方法以及电子设备
阅读：932发布：2020-05-08
专利汇可以提供读出放大器、半导体装置及它们的工作方法以及电子设备专利检索，专利查询，专利分析的服务。并且提供一种不容易受到晶体管的特性不均匀的影响的读出 放大器 、 半导体 装置及其工作方法。读出放大器所包括的放大器 电路 包括第一电路及第二电路。第一电路及第二电路分别包括 反相器 、第一晶体管、第二晶体管及电容器。电容器的第一 端子 与第一位线连接，第二端子与反相器的输入端子连接。第一晶体管被用作使反相器的输入端子与输出端子成为导通或非导通的 开关 ，第二晶体管被用作使反相器的输出端子与第二位线成为导通或非导通的开关。第一电路及第二电路通过反相器的输入端子与输出端子之间变为导通状态时得到的电位被初始化。，下面是读出放大器、半导体装置及它们的工作方法以及电子设备专利的具体信息内容。
1.一种半导体装置，包括：
反相器；
第一晶体管；
第二晶体管；
电容器；
输入部；以及
输出部，
其中，所述半导体装置与第一控制线及第二控制线电连接，
所述电容器的第一端子与所述输入部电连接，
所述电容器的第二端子与所述反相器的输入端子电连接，
所述第一晶体管切换所述反相器的所述输入端子与输出端子之间的导通和非导通，所述第二晶体管切换所述反相器的所述输出端子与所述输出部之间的导通和非导通，所述第一晶体管的栅极与所述第一控制线电连接，
并且，所述第二晶体管的栅极与所述第二控制线电连接。
2.一种半导体装置，包括：
反相器；
第一晶体管；
第二晶体管；
输入部；以及
输出部，
其中，所述半导体装置与第一控制线及第二控制线电连接，
所述反相器的输入端子与所述输入部电连接，
所述第一晶体管切换所述反相器的输入端子与输出端子之间的导通和非导通，所述第二晶体管切换所述反相器的所述输出端子与所述输出部之间的导通和非导通，所述第一晶体管的栅极与所述第一控制线电连接，
并且，所述第二晶体管的栅极与所述第二控制线电连接。
3.根据权利要求1或2所述的半导体装置，
其中所述半导体装置进行初始化工作，
并且所述初始化工作包括利用所述第一晶体管使所述反相器的所述输入端子与所述输出端子之间成为导通状态的工作。
4.根据权利要求1或2所述的半导体装置，其中所述第一晶体管在其沟道形成区域中包含金属氧化物。
5.一种读出放大器，包括：
放大器电路；以及
预充电电路，
其中，所述读出放大器与第一布线及第二布线电连接，
所述预充电电路将所述第一布线及所述第二布线设定为第一电位，
所述放大器电路包括第一电路及第二电路，
所述第一电路包括第一反相器、第一晶体管、第二晶体管及第一电容器，所述第二电路包括第二反相器、第三晶体管、第四晶体管及第二电容器，所述第一电容器的第一端子与所述第一布线电连接，
所述第一电容器的第二端子与所述第一反相器的输入端子电连接，
所述第一晶体管切换所述第一反相器的所述输入端子与输出端子之间的导通和非导通，
所述第二晶体管切换所述第一反相器的所述输出端子与所述第二布线之间的导通和非导通，
所述第二电容器的第一端子与所述第二布线电连接，
所述第二电容器的第二端子与所述第二反相器的输入端子电连接，
所述第三晶体管切换所述第二反相器的所述输入端子与输出端子之间的导通和非导通，
并且，所述第四晶体管切换所述第二反相器的所述输出端子与所述第一布线之间的导通或非导通。
6.一种读出放大器，包括：
放大器电路；以及
预充电电路，
其中，所述读出放大器与第一布线及第二布线电连接，
所述预充电电路将所述第一布线及所述第二布线设定为第一电位，
所述放大器电路包括第一电路及第二电路，
所述第一电路包括第一反相器、第一晶体管、第二晶体管、第一电容器及第一导电体，所述第二电路包括第二反相器、第三晶体管、第四晶体管、第二电容器及第二导电体，所述第一电容器的第一端子与所述第一布线电连接，
所述第一反相器包括第五晶体管及第六晶体管，
所述第一电容器的第二端子通过所述第一导电体与所述第五晶体管的栅极和所述第六晶体管的栅极中的一个或两个电连接，
所述第一导电体为所述第一电容器的电极，
所述第一晶体管切换所述第一反相器的所述输入端子与输出端子之间的导通和非导通，
所述第二晶体管切换所述第一反相器的所述输出端子与所述第二布线之间的导通和非导通，
所述第二电容器的第一端子与所述第二布线电连接，
所述第二反相器包括第七晶体管及第八晶体管，
所述第二电容器的第二端子通过所述第二导电体与所述第七晶体管的栅极和所述第八晶体管的栅极中的一个或两个电连接，
所述第二导电体为所述第二电容器的电极，
所述第三晶体管切换所述第二反相器的所述输入端子与输出端子之间的导通和非导通，
并且，所述第四晶体管切换所述第二反相器的所述输出端子与所述第一布线之间的导通和非导通。
7.一种读出放大器，包括：
第一电路；以及
第二电路，
其中，所述读出放大器与第一布线及第二布线电连接，
所述第一电路包括第一反相器、第一晶体管及第二晶体管，
所述第二电路包括第二反相器、第三晶体管及第四晶体管，
所述第一反相器的输入端子与所述第一布线电连接，
所述第一晶体管切换所述第一反相器的所述输入端子与输出端子之间的导通和非导通，
所述第二晶体管切换所述第一反相器的所述输出端子与所述第二布线之间的导通和非导通，
所述第二反相器的输入端子与所述第二布线电连接，
所述第三晶体管切换所述第二反相器的所述输入端子与输出端子之间的导通和非导通，
并且，所述第四晶体管切换所述第二反相器的所述输出端子与所述第一布线之间的导通和非导通。
8.根据权利要求5至7中任一项所述的读出放大器，
其中所述读出放大器进行初始化工作，
并且所述初始化工作包括利用所述第一晶体管使所述第一反相器的所述输入端子与所述输出端子之间成为导通状态的工作以及利用所述第三晶体管使所述第二反相器的所述输入端子与所述输出端子之间成为导通状态的工作。
9.根据权利要求7所述的读出放大器，
其中所述读出放大器进行包括第一工作至第四工作的初始化工作，
所述第一工作是利用所述第一晶体管使所述第一反相器的所述输入端子与所述输出端子之间成为导通状态的工作，
所述第二工作是利用所述第三晶体管使所述第二反相器的所述输入端子与所述输出端子之间成为导通状态的工作，
所述第三工作是利用所述第二晶体管使所述第一反相器的所述输入端子与所述输出端子之间成为导通状态的工作，
并且所述第四工作是利用所述第四晶体管使所述第二反相器的所述输入端子与所述输出端子之间成为导通状态的工作。
10.一种读出放大器，包括：
第一电路；以及
第二电路，
其中，所述读出放大器与第一布线及第二布线电连接，
所述第一电路包括第一反相器、第一晶体管、第二晶体管及第一电容器，所述第二电路包括第二反相器、第三晶体管、第四晶体管及第二电容器，所述第一电容器的第一端子与所述第一布线电连接，
所述第一电容器的第二端子与所述第一反相器的输入端子电连接，
所述第一晶体管切换所述第一反相器的所述输入端子与输出端子之间的导通和非导通，
所述第二晶体管切换所述第一反相器的所述输出端子与所述第二布线之间的导通和非导通，
所述第二电容器的第一端子与所述第二布线电连接，
所述第二电容器的第二端子与所述第二反相器的输入端子电连接，
所述第三晶体管切换所述第二反相器的所述输入端子与输出端子之间的导通和非导通，
所述第四晶体管切换所述第二反相器的所述输出端子与所述第一布线之间的导通和非导通，
所述读出放大器进行包括第一工作至第四工作的初始化工作，
所述第一工作是利用所述第一晶体管使所述第一反相器的所述输入端子与所述输出端子之间成为导通状态的工作，
所述第二工作是利用所述第三晶体管使所述第二反相器的所述输入端子与所述输出端子之间成为导通状态的工作，
所述第三工作是利用所述第二晶体管使所述第一反相器的所述输出端子与所述第二布线之间成为导通状态的工作，
并且，所述第四工作是利用所述第四晶体管使所述第二反相器的所述输出端子与所述第一布线之间成为导通状态的工作。
11.根据权利要求5至7和10中任一项所述的读出放大器，其中所述第一晶体管及所述第三晶体管都在其沟道形成区域中包含金属氧化物。
12.根据权利要求6所述的读出放大器，其中所述第一晶体管、所述第三晶体管、所述第五晶体管和所述第六晶体管中的一个以及所述第七晶体管和所述第八晶体管中的一个都在其沟道形成区域中包含金属氧化物。
读出放大器、半导体装置及它们的工作方法以及电子设备
技术领域
[0001] 本发明的一个实施方式涉及一种读出放大器或半导体装置。尤其是，本发明的一个实施方式涉及一种在存储装置从存储单元读出数据时使用的读出放大器。
[0003] 注意，本发明的一个实施方式不局限于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个实施方式涉及一种工序、机器、产品或组合物。
背景技术
[0004] 动态随机存取存储器(DRAM)作为典型的存储器广泛地使用。DRAM具有如下特征：在原理上能够无限制地进行写入；写入及读出的速度快；因单元的元件数量少而容易实现高集成化等。并且，DRAM作为大容量存储器组装于多种电子设备。
[0005] 一般来说，DRAM中的存储单元(以下也称为DRAM单元)由一个晶体管(1T)及一个电容器(1C)构成，并且与位线及字线电连接。晶体管的栅极与字线电连接，晶体管被用作使位线与电容器之间导通或非导通的开关。DRAM是通过将电荷保持在电容器而储存数据的存储器，储存于DRAM单元的数据通过位线及晶体管被写入及读出。
[0006] 在读出储存于DRAM单元的数据的情况下，晶体管使位线与电容器之间成为导通状态，但是由于位线的容量而根据保持在电容器的电荷变化的位线的电位极少。读出放大器与位线电连接，可以放大略微变化的位线的电位而读出储存于DRAM单元的数据。
[0007] 另一方面，已提出了将在沟道形成区域中包括金属氧化物的晶体管(也称为“氧化物半导体晶体管”、“OS晶体管”)应用于DRAM单元的DRAM(例如，专利文献1、2、非专利文献1)。因为OS晶体管的关闭状态下的泄漏电流(关态电流)极小，所以可以制造刷新期间长且功耗小的存储器。在本说明书等中，将OS晶体管应用于DRAM单元的DRAM被称为“氧化物半导体DRAM”或“动态氧化物半导体随机存取存储器(注册商标，DOSRAM)”。
[0010] [非专利文献1]T.Onuki et al.，”DRAM with Storage Capacitance of 3.9fF Using CAAC-OS Transistor with L of 60nm and Having More Than 1-h Retention Characteristics，”Ext.Abstr.SSDM，2014，pp.430-431.
发明内容
[0011] 在DRAM、DOSRAM等的存储装置中，在读出储存于存储单元的数据时使用的读出放大器具有将根据保持在存储单元的电容器的电荷略微变化的位线的电位放大的功能。构成读出放大器的晶体管的特性不均匀影响到读出放大器的精度，因此有在特性不均匀大时不能检测出位线电位的略微变化的问题。
[0012] 本发明的一个实施方式的目的之一是提供一种不容易受到晶体管的特性不均匀的影响的读出放大器。另外，本发明的一个实施方式的目的之一是提供一种不容易受到晶体管的特性不均匀的影响的半导体装置。另外，本发明的一个实施方式的目的之一是提供一种不容易受到晶体管的特性不均匀的影响的读出放大器的工作方法。另外，本发明的一个实施方式的目的之一是提供一种不容易受到晶体管的特性不均匀的影响的半导体装置的工作方法。另外，本发明的一个实施方式的目的之一是提供一种新颖的半导体装置或者新颖的半导体装置的工作方法。
[0013] 注意，本发明的一个实施方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。另外，上述目的的记载不妨碍其他目的的存在。上述以外的目的自可从说明书、权利要求书、附图等的记载显而易见，且可以从说明书、权利要求书、附图等的记载中抽出上述以外的目的。
[0014] 本发明的一个实施方式是一种半导体装置，包括：反相器、第一晶体管、第二晶体管、电容器、输入部以及输出部。半导体装置与第一控制线及第二控制线电连接，电容器的第一端子与输入部电连接，电容器的第二端子与反相器的输入端子电连接。第一晶体管被用作切换反相器的输入端子与输出端子之间的导通和非导通的开关，第二晶体管被用作切换反相器的输出端子与输出部之间的导通和非导通的开关。第一晶体管的栅极与第一控制线电连接，第二晶体管的栅极与第二控制线电连接。
[0015] 另外，本发明的一个实施方式是一种半导体装置，包括：反相器、第一晶体管、第二晶体管、输入部以及输出部。半导体装置与第一控制线及第二控制线电连接，反相器的输入端子与输入部电连接。第一晶体管被用作切换反相器的输入端子与输出端子之间的导通和非导通的开关，第二晶体管被用作切换反相器的输出端子与输出部之间的导通和非导通的开关。第一晶体管的栅极与第一控制线电连接，第二晶体管的栅极与第二控制线电连接。
[0016] 另外，在上述实施方式中，半导体装置具有进行初始化工作的功能。在初始化工作中，通过利用第一晶体管使反相器的输入端子与输出端子之间成为导通状态。
[0017] 另外，在上述实施方式中，第一晶体管在其沟道形成区域中包含金属氧化物。
[0018] 另外，本发明的一个实施方式是一种读出放大器，包括放大器电路及预充电电路。读出放大器与第一布线及第二布线电连接，预充电电路具有将第一布线及第二布线设定为第一电位的功能。放大器电路包括第一电路及第二电路，第一电路包括第一反相器、第一晶体管、第二晶体管及第一电容器，第二电路包括第二反相器、第三晶体管、第四晶体管及第二电容器。第一电容器的第一端子与第一布线电连接，第一电容器的第二端子与第一反相器的输入端子电连接。第一晶体管被用作切换第一反相器的输入端子与输出端子之间的导通和非导通的开关，第二晶体管被用作切换第一反相器的输出端子与第二布线之间的导通和非导通的开关。第二电容器的第一端子与第二布线电连接，第二电容器的第二端子与第二反相器的输入端子电连接。第三晶体管被用作切换第二反相器的输入端子与输出端子之间的导通和非导通的开关，第四晶体管被用作切换第二反相器的输出端子与第一布线之间的导通和非导通的开关。
[0019] 另外，本发明的一个实施方式是一种读出放大器，包括放大器电路及预充电电路。读出放大器与第一布线及第二布线电连接，预充电电路具有将第一布线及第二布线设定为第一电位的功能。放大器电路包括第一电路及第二电路，第一电路包括第一反相器、第一晶体管、第二晶体管、第一电容器及第一导电体，第二电路包括第二反相器、第三晶体管、第四晶体管、第二电容器及第二导电体。第一电容器的第一端子与第一布线电连接，第一反相器包括第五晶体管、第六晶体管，第一电容器的第二端子通过第一导电体与第五晶体管和第六晶体管中的任一个或两个栅极电连接。第一晶体管被用作第一电容器的电极，第一晶体管被用作切换第一反相器的输入端子与输出端子之间的导通和非导通的开关，第二晶体管被用作切换第一反相器的输出端子与第二布线之间的导通或非导通的开关。第二电容器的第一端子与第二布线电连接，第二反相器包括第七晶体管、第八晶体管，第二电容器的第二端子通过第二导电体与第七晶体管和第八晶体管中的任一个或两个栅极电连接。第二导电体被用作第二电容器的电极，第三晶体管被用作切换第二反相器的输入端子与输出端子之间的导通和非导通的开关，第四晶体管被用作切换第二反相器的输出端子与第一端子之间的导通和非导通的开关。
[0020] 另外，本发明的一个实施方式是一种读出放大器，包括第一电路及第二电路。读出放大器与第一布线及第二布线电连接，第一电路包括第一反相器、第一晶体管及第二晶体管，第二电路包括第二反相器、第三晶体管及第四晶体管。第一反相器的输入端子与第一布线电连接，第一晶体管被用作切换第一反相器的输入端子与输出端子之间的导通和非导通的开关，第二晶体管被用作切换第一反相器的输出端子与第二布线之间的导通和非导通的开关。第二反相器的输入端子与第二布线电连接，第三晶体管被用作切换第二反相器的输入端子与输出端子之间的导通和非导通的开关，第四晶体管被用作切换第二反相器的输出端子与第一布线之间的导通和非导通的开关。
[0021] 另外，在上述实施方式中，读出放大器具有进行初始化工作的功能。在初始化工作中，利用第一晶体管使第一反相器的输入端子与输出端子之间成为导通状态，且利用第三晶体管使第二反相器的输入端子与输出端子之间成为导通状态。
[0022] 另外，在上述实施方式中，读出放大器具有进行包括第一工作至第四工作的初始化工作的功能。在第一工作中利用第一晶体管使第一反相器的输入端子与输出端子之间成为导通状态。在第二工作中利用第三晶体管使第二反相器的输入端子与输出端子之间成为导通状态。在第三工作中利用第二晶体管使第一反相器的输出端子与第二布线之间成为导通状态。在第四工作中利用第四晶体管使第二反相器的输出端子与第一布线之间成为导通状态。
[0023] 另外，本发明的一个实施方式是一种读出放大器，包括第一电路及第二电路。放大器与第一布线及第二布线电连接，第一电路包括第一反相器、第一晶体管、第二晶体管及第一电容器，第二电路包括第二反相器、第三晶体管、第四晶体管及第二电容器。第一电容器的第一端子与第一布线电连接，第一电容器的第二端子与第一反相器的输入端子电连接。第一晶体管被用作切换第一反相器的输入端子与输出端子之间的导通和非导通的开关，第二晶体管被用作切换第一反相器的输出端子与第二布线之间的导通和非导通的开关。第二电容器的第一端子与第二布线电连接，第二电容器的第二端子与第二反相器的输入端子电连接。第三晶体管被用作切换第二反相器的输入端子与输出端子之间的导通和非导通的开关，第四晶体管被用作切换第二反相器的输出端子与第一布线之间的导通和非导通的开关。读出放大器具有进行包括第一工作至第四工作的初始化工作的功能。在第一工作中利用第一晶体管使第一反相器的输入端子与输出端子之间成为导通状态。在第二工作中利用第三晶体管使第二反相器的输入端子与输出端子之间成为导通状态。在第三工作中利用第二晶体管使第一反相器的输出端子与第二端子之间成为导通状态。在第四工作中利用第四晶体管使第二反相器的输出端子与第一布线之间成为导通状态。
[0024] 另外，在上述实施方式中，第一晶体管及第三晶体管在其沟道形成区域中包含金属氧化物。
[0025] 另外，在上述实施方式中，第一晶体管、第三晶体管、第五晶体管和第六晶体管中的任一个以及第七晶体管和第八晶体管中的任一个在其沟道形成区域中包含金属氧化物。
[0026] 根据本发明的一个实施方式，可以提供一种不容易受到晶体管的特性不均匀的影响的读出放大器。另外，根据本发明的一个实施方式，可以提供一种不容易受到晶体管的特性不均匀的影响的半导体装置。另外，根据本发明的一个实施方式，可以提供一种不容易受到晶体管的特性不均匀的影响的读出放大器的工作方法。另外，根据本发明的一个实施方式，可以提供一种不容易受到晶体管的特性不均匀的影响的半导体装置的工作方法。
[0027] 注意，本发明的一个实施方式的效果不局限于上述列举的效果。另外，以上列举的效果并不妨碍其他效果的存在。其他效果是上面没有提到而将在下面的记载中进行说明的效果。所属技术领域的普通技术人员可以从说明书或附图等的记载导出并适当地衍生出该在本部分中未说明的效果。此外，本发明的一个实施方式是实现上述列举的记载及其他效果中的至少一个效果的。因此，本发明的一个实施方式有时不具有上述列举的效果。
附图说明
[0028] 图1A是示出半导体装置的结构例子的方框图，图1B和图1C是示出半导体装置的结构例子的电路图；图2是示出半导体装置的结构例子的方框图；
图3是示出半导体装置的结构例子的方框图；
图4是示出存储单元及读出放大器的结构例子的电路图；
图5是示出存储单元及读出放大器的结构例子的电路图；
图6是示出存储单元及读出放大器的结构例子的电路图；
图7是示出存储单元及读出放大器的结构例子的电路图；
图8是示出存储单元及读出放大器的结构例子的电路图；
图9是示出存储单元及读出放大器的结构例子的电路图；
图10是示出存储单元及读出放大器的结构例子的电路图；
图11是示出存储单元及读出放大器的结构例子的电路图；
图12A是示出读出放大器的结构例子的电路图，图12B是示出放大器电路的结构例子的电路图；
图13是时序图；
图14是时序图；
图15是示出存储单元及读出放大器的结构例子的电路图；
图16是示出存储单元及读出放大器的结构例子的电路图；
图17是示出存储单元及读出放大器的结构例子的电路图；
图18是示出存储单元及读出放大器的结构例子的电路图；
图19A是示出读出放大器的结构例子的电路图，图19B是示出放大器电路的结构例子的电路图；
图20是时序图；
图21A及图21B是说明半导体装置的俯视图及截面图；
图22A及图22B是说明半导体装置的截面图；
图23是说明半导体装置的截面图；
图24是说明半导体装置的截面图；
图25A及图25B是说明电子构件的例子的示意图；
图26A及图26B是说明电子构件的例子的示意图；
图27是说明电子构件的例子的示意图。
图3是示出半导体装置的结构例子的方框图；
图4是示出存储单元及读出放大器的结构例子的电路图；
图5是示出存储单元及读出放大器的结构例子的电路图；
图6是示出存储单元及读出放大器的结构例子的电路图；
图7是示出存储单元及读出放大器的结构例子的电路图；
图8是示出存储单元及读出放大器的结构例子的电路图；
图9是示出存储单元及读出放大器的结构例子的电路图；
图10是示出存储单元及读出放大器的结构例子的电路图；
图11是示出存储单元及读出放大器的结构例子的电路图；
图12A是示出读出放大器的结构例子的电路图，图12B是示出放大器电路的结构例子的电路图；
图13是时序图；
图14是时序图；
图15是示出存储单元及读出放大器的结构例子的电路图；
图16是示出存储单元及读出放大器的结构例子的电路图；
图17是示出存储单元及读出放大器的结构例子的电路图；
图18是示出存储单元及读出放大器的结构例子的电路图；
图19A是示出读出放大器的结构例子的电路图，图19B是示出放大器电路的结构例子的电路图；
图20是时序图；
图21A及图21B是说明半导体装置的俯视图及截面图；
图22A及图22B是说明半导体装置的截面图；
图23是说明半导体装置的截面图；
图24是说明半导体装置的截面图；
图25A及图25B是说明电子构件的例子的示意图；
图26A及图26B是说明电子构件的例子的示意图；
图27是说明电子构件的例子的示意图。
具体实施方式
[0029] 下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
[0030] 下面所示的多个实施方式可以适当地组合。另外，当在一个实施方式中示出多个结构例子时，可以适当地相互组合这些结构例子。
[0031] 本说明书的方框图示出在独立的方框中根据其功能进行分类的构成要素，但是，实际的构成要素难以根据功能被清楚地划分，一个构成要素有时具有多个功能。
[0032] 在附图等中，为了方便起见，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。
[0033] 在附图等中，有时使用同一附图标记表示同一构成要素、具有相同功能的构成要素、由同一材料形成的构成要素或者同时形成的构成要素等，并且有时省略重复说明。
[0034] 在本说明书等中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”调换为“绝缘层”。
[0035] 在本说明书等中，在构件之间的物理关系的描述中，“上”或“下”等表达配置的词句不局限于构成要素的位置关系为“直接在…之上”或“直接在…之下”。例如，“栅极绝缘层上的栅电极”包括在栅极绝缘层和栅电极之间包含另一构成要素的情况。
[0036] 在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。
[0037] 另外，本说明书等中的“第一”、“第二”、“第三”等的序数词是为了避免构成要素的混淆而附记的，而不是用于在数目方面上进行限制。
[0038] 在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。这里，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。
[0040] 在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道形成区域，并且电流能够通过沟道形成区域流过漏极与源极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
[0041] 另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，源极和漏极可以相互调换。
[0042] 另外，在本说明书等中，在没有特别的说明的情况下，关态电流是指晶体管处于关闭状态(也称为非导通状态、遮断状态)时的漏极电流。在没有特别的说明的情况下，在n沟道型晶体管中，关闭状态是指对于源极的栅极的电压Vgs低于阈值电压Vth的状态，在p沟道型晶体管中，关闭状态是指对于源极的栅极的电压Vgs高于阈值电压Vth的状态。也就是说，n沟道型晶体管的关态电流有时是指对于源极的栅极的电压Vgs低于阈值电压Vth时的漏极电流。
[0043] 在上述关态电流的说明中，可以将漏极换称为源极。也就是说，关态电流有时指晶体管处于关闭状态时的源极电流。另外，泄漏电流有时指与关态电流相同的意思。在本说明书等中，关态电流例如有时指在晶体管处于关闭状态时流在源极与漏极间的电流。
[0044] 在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物具有放大作用、整流作用和开关作用中的至少一个的情况下，可以将该金属氧化物称为金属氧化物半导体(metal oxide semiconductor)，或者可以将其缩称为OS。此外，可以将OS晶体管或OS FET换称为包含金属氧化物或氧化物半导体的晶体管。
[0045] (实施方式1)在本实施方式中，说明根据本发明的一个实施方式的半导体装置。根据本发明的一个实施方式的半导体装置包括使用OS晶体管形成的存储单元。
[0046] 〈半导体装置的结构例子〉图1A是示出根据本发明的一个实施方式的半导体装置10的结构例子的方框图。
[0047] 半导体装置10包括多个存储单元MC、电连接到存储单元MC的读出放大器SA(参照图1A)。
[0048] 存储单元MC包括晶体管OS1及电容器C0(参照图1B)。存储单元MC是通过使电容器C0保持电荷来能够储存数据的易失性存储器。
[0049] 布线WL供应控制晶体管OS1的开启/关闭的信号。就是说，布线WL具有用作存储单元MC的字线的功能。布线BL通过晶体管OS1供应对电容器C0写入的电荷。就是说，布线BL被用作存储单元MC的位线。存储单元MC通过在对电容器C0写入电荷之后使晶体管OS1关闭，能够保持写入到电容器C0的电荷。
[0050] 存储单元MC通过布线BL与读出放大器SA电连接。读出放大器SA具有将储存在存储单元MC中的数据的电位放大并输出的功能。即使在从存储单元MC读出的电位微弱的情况下，也由读出放大器SA放大被读出的电位，因此半导体装置10能够确实地读出数据。
[0051] 在图1A示出存储单元MC形成在与读出放大器SA不同的层的例子。在图1A中，存储单元MC形成在读出放大器SA的上层，至少一个存储单元MC以包括与读出放大器SA重叠的区域的方式配置。由此，与存储单元MC和读出放大器SA形成在相同的层的情况相比，可以减小半导体装置10的面积。
[0052] 图1A示出存储单元MC形成在读出放大器SA的上层的例子，但是不局限于此，存储单元MC和读出放大器SA也可以形成在相同的层。图2是示出存储单元MC和读出放大器SA形成在相同的层的半导体装置10的结构例子的方框图。
[0053] 半导体装置10包括单元阵列70及读出放大器电路60。单元阵列70包括多个存储单元MC。各存储单元MC与布线WL及布线BL电连接。根据供应到布线WL的电位选择存储单元MC，对应于写入存储单元MC的数据的电位(以下，也称为写入电位)供应到布线BL，由此对存储单元MC写入数据。
[0054] 可以自由地设定单元阵列70所包括的存储单元MC的数量。例如，存储单元MC的数量可以设定为128个以上且512个以下。在此，对单元阵列70包括i行j列(i及j为2以上的整数)的存储单元MC的情况进行说明。因此，在单元阵列70中设置有i个布线WL及j个布线BL。
[0055] 在图1A所示的单元阵列70中，电连接到一个布线BL的存储单元MC及电连接到与该一个布线BL相邻的布线BL的存储单元MC不与相同布线WL连接。由此，单元阵列70包括i×j/2个存储单元MC。
[0056] 在本发明的一个实施方式中，作为单元阵列70的布局方式，可以采用翻折型或开放型等。在采用翻折型的情况下，由于布线WL的电位变化而可以减少在输出到布线BL的读出电位中发生的噪声。另外，在采用开放型的情况下，与翻折型相比，更可以提高存储单元MC的密度而减小单元阵列70的面积。图1A示出采用翻折型时的单元阵列70的结构例子。
[0057] 读出放大器电路60与多个布线BL及布线GBL电连接。读出放大器电路60具有放大被输入的信号的功能及控制所放大的信号的输出的功能。具体而言，读出放大器电路60具有放大对应于储存在存储单元MC中的数据的布线BL的电位(以下，也称为读出电位)并在指定的时序将其输出到布线GBL的功能。通过由读出放大器电路60放大读出电位，即使在从存储单元MC读出的电位微弱的情况下，也可以确实地读出数据。另外，通过控制对布线GBL的所放大的信号的输出，可以共同使用布线GBL。放大器电路60包括多个读出放大器SA。
[0058] 读出放大器SA具有放大基准电位与供应到布线BL的读出电位之间的差并保持被放大的电位差的功能。读出放大器SA还具有控制被放大的电位输出到布线GBL的功能。在此，示出一个读出放大器SA与两个布线BL及两个布线GBL电连接的结构例子。
[0059] 图1B示出存储单元MC的结构例子。存储单元MC包括晶体管OS1及电容器C0。晶体管OS1的栅极与布线WL电连接，源极和漏极中的一个与电容器C0的一个电极电连接，源极和漏极中的另一个与布线BL电连接。电容器C0的另一个电极与被供应指定的电位(接地电位等)的布线或端子连接。在此，将连接到晶体管OS1的源极和漏极中的一个及电容器C0的一个电极的节点称为节点N。
[0060] 晶体管OS1具有在成为非导通状态时保持积蓄在节点N中的电荷的功能。因此，晶体管OS1的关态电流优选小。当晶体管OS1的关态电流小时，可以抑制保持在节点N中的电荷的泄漏。因此，可以长时间保持储存在存储单元MC中的数据。
[0061] 在此，在沟道形成区域中包括带隙比硅等宽且本征载流子密度比硅等低的半导体的晶体管可以降低关态电流，所以该晶体管优选被用作晶体管OS1。作为这样的半导体材料，例如可以举出具有其带隙为硅的2倍以上的氧化物半导体等。在沟道形成区域中包括氧化物半导体的晶体管(也称为OS晶体管)与使用硅等氧化物半导体以外的材料的晶体管相比，关态电流非常低。由此，通过作为晶体管OS1使用OS晶体管，可以长时间保持写入到存储单元MC的数据，由此可以延长刷新工作的间隔。具体而言，可以使刷新工作的间隔为1小时以上。
[0062] 另外，晶体管OS1也可以为包括背栅极的晶体管。图1C所示的晶体管OS2包括背栅极，晶体管OS2的背栅极与布线BGL电连接。布线BGL供应电压Vbg_w1。此外，通过使电压Vbg_w1为负电压，可以使晶体管OS2的阈值电压向正电位一侧漂移，且可以延长存储单元MC的保持时间。
[0063] 通过作为存储单元MC所包括的晶体管OS1使用OS晶体管，可以将半导体装置10用作能够长时间储存数据的存储装置。因此，在半导体装置10不进行数据写入或读出时可以停止供电。通过延长刷新工作的间隔并停止不进行数据的写入或读出时的供电，半导体装置10可以减少功耗。
[0064] 参照图3说明半导体装置10的更具体的结构例子。
[0065] 图3所示的半导体装置10是通过对图1A所示的半导体装置10追加驱动电路80、主放大器81及输入输出电路82而构成。
[0066] 主放大器81与读出放大器电路60及输入输出电路82连接。主放大器81具有放大被输入的信号的功能。具体而言，主放大器81具有放大布线GBL的电位并将其输出到输入输出电路82的功能。另外，也可以不设置主放大器81。
[0067] 图3示出存储单元MC形成在与读出放大器SA、驱动电路80、主放大器81及输入输出电路82不同的层的例子。在图3中，存储单元MC形成在读出放大器SA的上层，至少一个存储单元MC以包括与读出放大器SA重叠的区域的方式配置。由此，可以减小半导体装置10的面积。
[0068] 图3示出存储单元MC形成在读出放大器SA的上层的例子，但是不局限于此，存储单元MC和读出放大器SA也可以形成在相同的层。另外，存储单元MC也可以形成在与放大器SA、驱动电路80、主放大器81及输入输出电路82相同的层。
[0069] 输入输出电路82具有将布线GBL的电位或者从主放大器81输出的电位作为读出数据输出到外部的功能。
[0070] 驱动电路80通过布线WL与存储单元MC连接。驱动电路80具有对指定的布线WL供应用来选择进行数据写入的存储单元MC的信号(以下，也称为写入字信号)的功能。驱动电路80可以由译码器等构成。
[0071] 读出放大器SA通过布线BL与存储单元MC连接。在此，示出相邻的两个布线BL(布线BL_1及布线BL_2)与同一读出放大器SA连接的结构例子。读出放大器SA包括放大器电路62及开关电路63。
[0072] 放大器电路62具有放大布线BL的电位的功能。具体而言，放大器电路62具有放大布线BL的电位与基准电位之间的差并保持被放大的电位差的功能。例如，当放大布线BL_1的电位时，以布线BL_2的电位为基准电位放大布线BL_1与布线BL_2的电位差。当放大布线BL_2的电位时，以布线BL_1的电位为基准电位放大布线BL_1与布线BL_2的电位差。
[0073] 开关电路63具有选择是否将被放大的布线BL的电位输出到布线GBL的功能。在此示出开关电路63与两个布线GBL(布线GBL_1及布线GBL_2)连接的例子。开关电路63具有控制布线BL_1与布线GBL_1之间的导通状态及布线BL_2与布线GBL_2之间的导通状态的功能。
[0074] 开关电路63与多个布线CSEL中的任一个连接。根据从驱动电路80供应到布线CSEL的信号控制开关电路63的工作。半导体装置10通过开关电路63及布线CSEL可以选择输出到外部的信号。由此，输入输出电路82不需要使用复用器等选择信号的功能，所以可以简化电路结构。
[0075] 在此，示出布线WL及布线CSEL与驱动电路80连接的结构例子，但是布线WL及布线CSEL也可以分别与不同的驱动电路连接。此时，布线WL及布线CSEL的电位由不同的驱动电路控制。
[0076] 注意，对布线GBL的个数没有特别的限制，可以为小于单元阵列70所包括的布线BL的个数(j)的任意数。例如，在与一个布线GBL连接的布线BL的个数为k(k是2以上的整数)的情况下，布线GBL的个数为j/k。
[0077] 〈读出放大器SA1〉接着，对可应用于半导体装置10所包括的读出放大器SA的读出放大器SA1的结构例子进行说明。
[0078] 图4示出存储单元MC及与存储单元MC电连接的读出放大器SA1的电路结构的一个例子。存储单元MC通过布线BL与读出放大器SA1连接。在此，存储单元MC_1通过布线BL_1与读出放大器SA1连接，存储单元MC_2通过布线BL_2与读出放大器SA1连接。
[0079] 在图4中，示出一个布线BL与一个存储单元MC连接的结构例子，但是布线BL也可以与多个存储单元MC连接。
[0080] 读出放大器SA1包括放大器电路62、开关电路63及预充电电路64。
[0081] 放大器电路62包括p沟道型的晶体管21及晶体管22、n沟道型的晶体管23及晶体管24、晶体管31至晶体管34、以及电容器C11及电容器C12。
[0082] 在此，n沟道型的晶体管31至晶体管34也可以是p沟道型。图5示出使用p沟道型的晶体管35至晶体管38代替晶体管31至晶体管34的读出放大器SA1的电路结构例子。在此情况下，为了反转逻辑，晶体管35至晶体管38的各栅极通过反相器INV2或反相器INV3与布线PL2和布线PL3中的一个连接。在后面说明布线PL2及布线PL3。
[0083] 另外，n沟道型的晶体管31至晶体管34也可以为模拟开关。图6示出使用模拟开关ASW1至模拟开关ASW4代替晶体管31至晶体管34的读出放大器SA1的电路结构例子。
[0084] 或者，可以将n沟道型的晶体管31至晶体管34成为某种开关元件。图7示出使用开关SW1至开关SW4代替晶体管31至晶体管34的读出放大器SA1的电路结构例子。
[0085] 另外，p沟道型的晶体管21及晶体管22也可以为n沟道型的晶体管。例如，使用n沟道型的晶体管41及晶体管42代替p沟道型的晶体管21及晶体管22，并且晶体管41和晶体管42各自使源极和漏极中的一个与栅极连接来实现二极管连接。图8示出使用n沟道型的晶体管41及晶体管42代替图4所示的晶体管21及晶体管22的读出放大器SA1的电路结构例子。
[0086] 或者，可以将p沟道型的晶体管21及晶体管22成为电阻元件。图9示出使用电阻元件R11及电阻元件R12代替图4所示的晶体管21及晶体管22的读出放大器SA1的电路结构例子。通过使用n沟道型的晶体管或电阻元件代替晶体管21及晶体管22，可以由单极性晶体管构成放大器电路62。此时，可以以相同的工序制造放大器电路62所包括的晶体管，所以可以缩短制造工序。
[0087] 或者，也可以将p沟道型的晶体管21及晶体管22成为耗尽型(也称为常开启型)的n沟道型的晶体管。图10示出使用耗尽型的晶体管43及晶体管44代替图4所示的晶体管21及晶体管22的读出放大器SA1的电路结构例子。
[0088] 或者，也可以将p沟道型的晶体管21及晶体管22成为n沟道型的晶体管，并且与图1C所示的晶体管OS2同样地成为包括背栅极的晶体管。例如，将p沟道型的晶体管21及晶体管22成为包括背栅极的n沟道型的晶体管，并且n沟道型的晶体管使源极和漏极中的一个与栅极连接来实现二极管连接。再者，也可以通过对背栅极施加正电压而使n沟道型的晶体管的阈值电压偏移到负电位一侧，来将n沟道型晶体管用作耗尽型晶体管。
[0089] 更具体而言，图11示出使用包括背栅极的晶体管45及晶体管46代替图4所示的晶体管21及晶体管22的读出放大器SA1的电路结构例子。晶体管45及晶体管46的背栅极分别与布线BGL连接，通过布线BGL供应到正电压，可以将晶体管45及晶体管46成为耗尽型晶体管。通过使用n沟道型的晶体管代替晶体管21及晶体管22，可以由单极性晶体管构成放大器电路62。
[0090] 晶体管21的源极和漏极中的一个与布线Vd连接，源极和漏极中的另一个与晶体管23的源极和漏极中的一个、晶体管31的源极和漏极中的一个以及晶体管33的源极和漏极中的一个连接(参照图4)。晶体管23的源极和漏极中的另一个与布线Vs连接，晶体管33的源极和漏极中的另一个与布线BL_1连接。晶体管31的源极和漏极中的另一个与晶体管21的栅极、晶体管23的栅极以及电容器C11的一个电极电连接，电容器C11的另一个电极与布线BL_
2连接。另外，晶体管31的栅极与布线PL2连接，晶体管33的栅极与布线PL3连接。在此，将与晶体管31的源极和漏极中的另一个、晶体管21的栅极、晶体管23的栅极以及电容器C11的一个电极连接的节点称为节点N11。
2连接。另外，晶体管31的栅极与布线PL2连接，晶体管33的栅极与布线PL3连接。在此，将与晶体管31的源极和漏极中的另一个、晶体管21的栅极、晶体管23的栅极以及电容器C11的一个电极连接的节点称为节点N11。
[0091] 晶体管22的源极和漏极中的一个与布线Vd连接，源极和漏极中的另一个与晶体管24的源极和漏极中的一个、晶体管32的源极和漏极中的一个以及晶体管34的源极和漏极中的一个连接。晶体管24的源极和漏极中的另一个与布线Vs连接，晶体管34的源极和漏极中的另一个与布线BL_2连接。晶体管32的源极和漏极中的另一个与晶体管22的栅极、晶体管
24的栅极以及电容器C12的一个电极电连接，电容器C12的另一个电极与布线BL_1连接。另外，晶体管32的栅极与布线PL2连接，晶体管34的栅极与布线PL3连接。在此，将与晶体管32的源极和漏极中的另一个、晶体管22的栅极、晶体管24的栅极以及电容器C12的一个电极连接的节点称为节点N12。
24的栅极以及电容器C12的一个电极电连接，电容器C12的另一个电极与布线BL_1连接。另外，晶体管32的栅极与布线PL2连接，晶体管34的栅极与布线PL3连接。在此，将与晶体管32的源极和漏极中的另一个、晶体管22的栅极、晶体管24的栅极以及电容器C12的一个电极连接的节点称为节点N12。
[0092] 在此，布线Vd是供应高电位电源VH_SP的布线，布线Vs是供应低电位电源VL_SN的布线。高电位电源VH_SP及低电位电源VL_SN也可以不连续地供应。就是说，也可以存在通过布线Vd及布线Vs供应高电位电源VH_SP及低电位电源VL_SN的期间和不供应的期间。
[0093] 另外，晶体管31及晶体管32具有通过成为非导通状态保持储存在节点N11及节点N12的电荷的功能。由此，晶体管31及晶体管32的关态电流优选小。例如，作为晶体管31及晶体管32也可以使用OS晶体管。
[0094] 放大器电路62具有放大布线BL_1的电位的功能及放大布线BL_2的电位的功能。注意，在图4中，包括放大器电路62的读出放大器SA1起到锁存型读出放大器的作用。
[0095] 注意，放大器电路62也可以包括两个放大器电路65。图12A示出放大器电路62具有两个放大器电路65时的读出放大器SA1的电路结构例子。另外，图12B示出放大器电路65的电路结构例子。
[0096] 如图12A所示，放大器电路62包括两个放大器电路65，放大器电路65包括输入端子IN1及输出端子OUT1。一个放大器电路65的输入端子IN1与布线BL_1连接，输出端子OUT1与布线BL_2连接。另一个放大器电路65的输入端子IN1与布线BL_2连接，输出端子OUT1与布线BL_1连接。
[0097] 放大器电路65包括p沟道型的晶体管21、n沟道型的晶体管23、晶体管31、晶体管33以及电容器C11。
[0098] 晶体管21的源极和漏极中的一个与布线Vd连接，源极和漏极中的另一个与晶体管23的源极和漏极中的一个、晶体管31的源极和漏极中的一个以及晶体管33的源极和漏极中的一个连接。晶体管23的源极和漏极中的另一个与布线Vs连接，晶体管33的源极和漏极中的另一个与输出端子OUT1连接。晶体管31的源极和漏极中的另一个与晶体管21的栅极、晶体管23的栅极以及电容器C11的一个电极电连接，电容器C11的另一个电极与输入端子IN1连接。另外，晶体管31的栅极与布线PL2连接，晶体管33的栅极与布线PL3连接。
[0099] 开关电路63包括n沟道型的晶体管25及晶体管26。晶体管25及晶体管26也可以为p沟道型晶体管。晶体管25的源极和漏极中的一个与布线BL_1连接，晶体管25的源极和漏极中的另一个与布线GBL_1连接。晶体管26的源极和漏极中的一个与布线BL_2连接，源极和漏极中的另一个与布线GBL_2连接。
[0100] 晶体管25的栅极及晶体管26的栅极与布线CSEL连接。开关电路63具有根据供应到布线CSEL的电位控制布线BL_1与布线GBL_1之间的导通状态及布线BL_2与布线GBL_2之间的导通状态的功能。
[0101] 预充电电路64包括n沟道型的晶体管27、晶体管28以及晶体管29。晶体管27至晶体管29可以为p沟道型。晶体管27的源极和漏极中的一个与布线BL_1连接，源极和漏极中的另一个与布线Pre以及晶体管28的源极和漏极中的一个连接。晶体管28的源极和漏极中的另一个与布线BL_2连接。
[0102] 晶体管29的源极和漏极中的一个与布线BL_1连接，晶体管29的源极和漏极中的另一个与布线BL_2连接。另外，晶体管27的栅极、晶体管28的栅极以及晶体管29的栅极与布线PL1连接。预充电电路64具有使布线BL_1及布线BL_2的电位初始化的功能。
[0103] 〈读出放大器SA1的工作例子1〉接着，使用图13所示的时序图对图4所示的存储单元MC及读出放大器SA1的数据读出时的工作例子进行说明。
[0104] 首先，在期间T1，使预充电电路64中的晶体管27至晶体管29导通，使布线BL_1及布线BL_2的电位初始化。具体而言，对布线PL1供应高电平电位VH_PL，使预充电电路64中的晶体管27至晶体管29导通。由此，布线BL_1及布线BL_2被供应布线Pre的电位Vpre。电位Vpre例如可以为(VH_SP+VL_SN)/2。
[0105] 另外，在期间T1，使放大器电路62所包括的晶体管31及晶体管32导通，使节点N11及节点N12的电位初始化。具体而言，对布线PL2供应高电平电位VH_PL，使放大器电路62中的晶体管31至晶体管32导通。
[0106] 在此，由于由晶体管21及晶体管23形成反相器，所以通过使晶体管31导通而使反相器的输入和输出之间成为导通状态，节点N11的电位成为对应于晶体管21及晶体管23的特性的中间电位。将该电位称为Vn11。中间电位Vn11是反映晶体管21及晶体管23的特性不均匀的影响而决定的电位，由晶体管21及晶体管23形成的反相器可以在输入电位从中间电位Vn11变动时敏感地反应。
[0107] 同样地，由于由晶体管22及晶体管24形成反相器，所以通过使晶体管32导通而使反相器的输入和输出之间成为导通状态，节点N12的电位成为对应于晶体管22及晶体管24的特性的中间电位。将该电位称为Vn12。中间电位Vn12是反映晶体管22及晶体管24的特性不均匀的影响而决定的电位，由晶体管22及晶体管24形成的反相器可以在输入电位从中间电位Vn12变动时敏感地反应。
[0108] 在期间T1，布线CSEL被供应低电平电位VL_CSEL，在开关电路63中晶体管25及晶体管26处于关闭状态。布线WL_1被供应低电平电位VL_WL，在存储单元MC_1中晶体管OS1处于关闭状态。同样地，虽然在图13中未图示，但是布线WL_2被供应低电平电位VL_WL，在存储单元MC_2中晶体管OS1处于关闭状态。
[0109] 接着，对布线PL1供应高电平电位VL_PL，使预充电电路64中的晶体管27至晶体管29关闭。同样地，对布线PL2供应低电平电位VL_PL，使放大器电路62中的晶体管31及晶体管
32关闭。
32关闭。
[0110] 也可以在对布线PL2供应低电平电位VL_PL的时序停止高电平电源VH_SP及低电平电源VL_SN的供应。通过停止高电平电源VH_SP及低电平电源VL_SN的供应，可以遮蔽通过晶体管21及晶体管23流过的贯通电流以及通过晶体管22及晶体管24流过的贯通电流，而可以降低功耗。另外，在停止高电平电源VH_SP及低电平电源VL_SN的供应时，在后面说明的期间T3中对布线PL3供应高电平电位VH_PL的时序恢复高电平电源VH_SP及低电平电源VL_SN的供应。
[0111] 另外，也可以在期间T1的一部分设置布线Vd及布线Vs供应电位Vpre的期间。在布线Vd及布线Vs供应电位Vpre的期间，晶体管21及晶体管23所形成的反相器以及晶体管22及晶体管24所形成的反相器输出电位Vpre。在这期间，通过使晶体管31及晶体管32关闭且晶体管33及晶体管34导通，可以对布线BL_1及布线BL_2供应电位Vpre。就是说，放大器电路62可以被用作预充电电路64。
[0112] 在期间T2，选择布线WL_1。具体而言，通过对布线WL_1供应高电平电位VH_WL，在存储单元MC_1中使晶体管OS1导通。通过进行上述工作，布线BL_1与电容器C0通过晶体管OS1导通。并且，因为布线BL_1与电容器C0导通，布线BL_1的电位根据保持在电容器C0中的电荷量变动。
[0113] 在图13所示的时序图中，例示出保持在电容器C0中的电荷量多的情况。具体而言，当保持在电容器C0中的电荷量多时，电荷从电容器C0释放到布线BL_1，由此布线BL_1的电位从电位Vpre上升△V1。与此相反，当保持在电容器C0的电荷量少时，电荷从布线BL_1流入电容器C0，由此布线BL_1的电位从电位Vpre下降△V2(未图示)。
[0114] 在布线BL_1的电位从电位Vpre上升△V1，通过电容器C12节点N12的电位从中间电位Vn12上升△V3。通过节点N12的电位从根据晶体管22及晶体管24的特性的中间电位Vn12上升△V3，晶体管22及晶体管24所形成的反相器输出低电位电源VL_SN。
[0115] 在期间T2，布线CSEL持续被供应低电平电位VL_CSEL，在开关电路63中晶体管25及晶体管26维持关闭状态.
[0116] 接着，在期间T3，使放大器电路62所包括的晶体管33及晶体管34导通，放大器电路62输出到布线BL_1及布线BL_2。具体而言，对布线PL3供应高电平电位VH_PL，使放大器电路
62中的晶体管33及晶体管34导通。
62中的晶体管33及晶体管34导通。
[0117] 在图13中(保持在电容器C0的电荷量多时)，在放大器电路62中的晶体管33及晶体管34成为导通时，放大器电路62对布线BL_2供应低电位电源VL_SN。在布线BL_2的电位从Vpre接近低电位电源VL_SN时，节点N11的电位通过电容器C11下降，晶体管21及晶体管23所形成的反相器输出高电位电源VH_SP。然后，放大器电路62对布线BL_1输出高电位电源VH_SP，布线BL_1的电位从Vpre+△V1接近高电位电源VH_SP。节点N12的电位也通过电容器C12上升。
[0118] 另外，在保持在电容器C0的电荷量少且期间T3刚开始时的布线BL_1的电位是电位Vpre-△V2的情况下，在晶体管33及晶体管34导通时，布线BL_2的电位从Vpre接近高电位电源VH_SP，布线BL_1的电位从电位Vpre-△V2接近低电位电源VL_SN。
[0119] 在期间T3，布线PL1持续被供应低电平电位VL_PL，在预充电电路64中晶体管27至晶体管29维持关闭状态。同样地，布线CSEL持续被供应低电平电位VL_CSEL，在开关电路63中晶体管25及晶体管26维持关闭状态。并且，布线WL_1持续被供应高电平电位VH_WL，在存储单元MC_1中晶体管OS1维持导通状态，所以在存储单元MC_1中对应于布线BL_1的电位VH_SP的电荷储存于电容器C0。
[0120] 在期间T4，通过控制供应到布线CSEL的电位，使开关电路63导通。具体而言，对布线CSEL供应高电平电位VH_CSEL，在开关电路63中使晶体管25及晶体管26导通。由此，布线BL_1的电位供应到布线GBL_1，布线BL_2的电位供应到布线GBL_2。
[0121] 在期间T4，布线PL1持续被供应低电平电位VL_PL，在预充电电路64中晶体管27至晶体管29维持关闭状态。并且，布线WL_1持续被供应高电平电位VH_WL，在存储单元MC_1中晶体管OS1维持导通状态，所以在存储单元MC_1中对应于布线BL_1的电位VH_SP的电荷持续储存在电容器C0。
[0122] 在期间T4结束时，通过控制供应到布线CSEL的电位，使开关电路63关闭。具体而言，对布线CSEL供应低电平电位VL_CSEL，使开关电路63中的晶体管25及晶体管26关闭。另外，对布线PL3供应低电平电位VL_PL，使放大器电路62中的晶体管33及晶体管34关闭。
[0123] 在期间T4结束时，布线WL_1的选择结束。具体而言，通过对布线WL_1供应低电平电位VL_WL，在存储单元MC_1中使晶体管OS1关闭。通过上述工作，对应于布线BL_1的电位VH_SP的电荷储存于电容器C0。在进行数据的读出后，上述数据也保持在存储单元MC_1。
[0124] 注意，在期间T1不一定需要每次进行节点N11及节点N12的电位的初始化的工作。这是因为：一旦使布线BL_1、布线BL_2、节点N11及节点N12的电位初始化，布线BL_1及布线BL_2的电位就变化，通过使布线BL_1及布线BL_2的电位再一次初始化，即使布线BL_1及布线BL_2的电位变化而节点N11及节点N12的电位变化，节点N11及节点N12的电位也分别回到Vn11及Vn12。此时，晶体管31及晶体管32的关态电流优选小。例如，作为晶体管31及晶体管
32可以使用OS晶体管。
32可以使用OS晶体管。
[0125] 通过上述期间T1至期间T4的工作从存储单元MC_1读出数据。也可以同样地从存储单元MC_2读出数据。
[0126] 另外，也可以以与上述同样地原理对存储单元MC写入数据。具体而言，与进行数据的读出的情况同样，首先使预充电电路64所包括的晶体管27至晶体管29导通而使布线BL_1及布线BL_2的电位初始化，使放大器电路62所包括的晶体管31及晶体管32导通而使节点N11及节点N12的电位初始化。
[0127] 接着，选择与欲进行数据写入的存储单元MC_1连接的布线WL_1或与存储单元MC_2连接的布线WL_2，使存储单元MC_1或存储单元MC_2中的晶体管OS1导通。通过进行上述工作，布线BL_1或布线BL_2与电容器C0通过晶体管OS1导通。
[0128] 接着，通过控制供应到布线CSEL的电位，使开关电路63导通。布线BL_1与布线GBL_1导通，并且布线BL_2与布线GBL_2导通。
[0129] 并且，通过分别对布线GBL_1及布线GBL_2供应写入电位，由此通过开关电路63对布线BL_1及布线BL_2供应写入电位。通过进行上述工作，对应于布线BL_1或布线BL_2的电位的电荷积蓄在电容器C0中，数据被写入存储单元MC_1或存储单元MC_2。
[0130] 在对布线BL_1供应布线GBL_1的电位并对布线BL_2供应布线GBL_2的电位之后，即使使开关电路63中的晶体管25及晶体管26关闭，布线BL_1的电位与布线BL_2的电位的高低关系也由放大器电路62保持。
[0131] 〈读出放大器SA1的工作例子2〉使用图14所示的时序图说明图4所示的存储单元MC及读出放大器SA1的与图13所示的时序图不同的工作例子。
[0132] 在期间T1，使放大器电路62所包括的晶体管31及晶体管32导通，使节点N11及节点N12的电位初始化。具体而言，对布线PL2供应高电平电位VH_PL，使放大器电路62中的晶体管31至晶体管32导通。
[0133] 另外，在期间T1，使放大器电路62所包括的晶体管33及晶体管34导通，使布线BL_1及布线BL_2的电位初始化。具体而言，对布线PL3供应高电平电位VH_PL，使放大器电路62中的晶体管33及晶体管34导通。
[0134] 在此，由于由晶体管21及晶体管23形成反相器，所以通过使晶体管31导通而使反相器的输入和输出之间成为导通状态，节点N11的电位成为对应于晶体管21及晶体管23的特性的中间电位。将该电位称为Vn11。中间电位Vn11是反映晶体管21及晶体管23的特性不均匀的影响而决定的电位，由晶体管21及晶体管23形成的反相器可以在输入电位从Vn11变动时敏感地反应。
[0135] 另外，通过使晶体管33导通而使由晶体管21及晶体管23形成的反相器的输出和布线BL_1之间成为导通状态，布线BL_1的电位也成为Vn11。由于中间电位Vn11是对应于晶体管21及晶体管23的特性的中间电位，所以在晶体管21及晶体管23所形成的反相器的输入从Vn11变动时，反相器的输出也从Vn11变动。通过将布线BL_1的电位初始化为Vn11，可以将反相器的输入从Vn11变动时的输出的变化对布线BL_1很快传输。
[0136] 同样地，由于由晶体管22及晶体管24形成反相器，所以通过使晶体管32导通而使反相器的输入和输出之间成为导通状态，节点N12的电位成为对应于晶体管22及晶体管24的特性的中间电位。将该电位设定为Vn12。中间电位Vn12是反映晶体管22及晶体管24的特性不均匀的影响而决定的电位，由晶体管22及晶体管24形成的反相器可以在输入电位从Vn12变动时敏感地反应。
[0137] 同样地，通过使晶体管34导通而使由晶体管22及晶体管24形成的反相器的输出和布线BL_2之间成为导通状态，布线BL_2的电位也成为Vn12。由于中间电位Vn12是对应于晶体管22及晶体管24的特性的中间电位，所以在由晶体管22及晶体管24形成的反相器的输入从Vn12变动时，反相器的输出也从Vn12变动。通过将布线BL_2的电位初始化为Vn12，可以将反相器的输入从Vn12变动时的输出的变化对布线BL_2很快传输。
[0138] 在使放大器电路62所包括的晶体管33及晶体管34导通而使布线BL_1及布线BL_2的电位初始化的情况下，不需要预充电电路64，在图14中，在期间T1至期间T4，对布线PL1供应低电平电位VL_PL。
[0139] 另外，在期间T1，对布线CSEL供应低电平电位VL_CSEL，开关电路63中的晶体管25及晶体管26处于关闭状态。对布线WL_1供应低电平电位VL_WL，在存储单元MC_1中晶体管OS1处于关闭状态。同样地，虽然在图14中未图示，但是对布线WL_2供应低电平电位VL_WL，在存储单元MC_2中晶体管OS1处于关闭状态。
[0140] 接着，对布线PL2及布线PL3供应低电平电位VL_PL，使放大器电路62中的晶体管31至晶体管34关闭。
[0141] 也可以在对布线PL2及布线PL3供应低电平电位VL_PL的时序停止高电平电源VH_SP及低电平电源VL_SN的供应。通过停止高电平电源VH_SP及低电平电源VL_SN的供应，可以遮蔽通过晶体管21及晶体管23流过的贯通电流以及通过晶体管22及晶体管24流过的贯通电流，而可以降低功耗。另外，在停止高电平电源VH_SP及低电平电源VL_SN的供应时，在后面说明的期间T3中对布线PL3供应高电平电位VH_PL的时序恢复高电平电源VH_SP及低电平电源VL_SN的供应。
[0142] 在期间T2，选择布线WL_1。具体而言，通过对布线WL_1供应高电平电位VH_WL，在存储单元MC_1中使晶体管OS1导通。通过进行上述工作，布线BL_1与电容器C0通过晶体管OS1导通。并且，因为布线BL_1与电容器C0导通，布线BL_1的电位根据保持在电容器C0中的电荷量变动。
[0143] 在图14所示的时序图中，例示出保持在电容器C0中的电荷量多的情况。当保持在电容器C0中的电荷量多时，电荷从电容器C0释放到布线BL_1，由此布线BL_1的电位从电位Vn11上升△V4。与此相反，当保持在电容器C0的电荷量少时，电荷从布线BL_1流入电容器C0，由此布线BL_1的电位下降△V5(未图示)。
[0144] 在布线BL_1的电位从电位Vn11上升△V4，通过电容器C12节点N12的电位也上升△V6。通过节点N12的电位从对应于晶体管22及晶体管24的特性的中间电位Vn12上升△V6，晶体管22及晶体管24所形成的反相器输出低电位电源VL_SN。
[0145] 在期间T2，布线CSEL持续被供应低电平电位VL_CSEL，在开关电路63中晶体管25及晶体管26维持关闭状态。
[0146] 接着，在期间T3，使放大器电路62所包括的晶体管33及晶体管34导通，放大器电路62输出到布线BL_1及布线BL_2。具体而言，对布线PL3供应高电平电位VH_PL，使放大器电路
62中的晶体管33及晶体管34导通。
62中的晶体管33及晶体管34导通。
[0147] 在是图14所示的情况(保持在电容器C0的电荷量多的情况)下，在放大器电路62中晶体管33及晶体管34成为导通，放大器电路62对布线BL_2供应低电位电源VL_SN。在布线BL_2的电位从Vn12接近低电位电源VL_SN时，节点N11的电位通过电容器C11下降，且晶体管21及晶体管23所形成的反相器输出高电位电源VH_SP。然后，放大器电路62对布线BL_1输出高电位电源VH_SP，布线BL_1的电位从Vn11+△V4接近高电位电源VH_SP。节点N12的电位也通过电容器C12上升。
[0148] 另外，在保持在电容器C0的电荷量少且期间T3刚开始时的布线BL_1的电位是Vn11-△V5的情况下，在晶体管33及晶体管34导通时，布线BL_2的电位从Vn12接近高电位电源VH_SP，布线BL_1的电位从电位Vn11-△V5接近低电位电源VL_SN。
[0149] 在期间T3，布线CSEL持续被供应低电平电位VL_CSEL，在开关电路63中晶体管25及晶体管26维持关闭状态。并且，布线WL_1持续被供应高电平电位VH_WL，在存储单元MC_1中晶体管OS1维持导通状态，所以在存储单元MC_1中对应于布线BL_1的电位VH_SP的电荷储存于电容器C0。
[0150] 在期间T4，通过控制供应到布线CSEL的电位，使开关电路63导通。具体而言，对布线CSEL供应高电平电位VH_CSEL，在开关电路63中使晶体管25及晶体管26导通。由此，布线BL_1的电位供应到布线GBL_1，布线BL_2的电位供应到布线GBL_2。
[0151] 另外，在期间T4，布线WL_1持续被供应高电平电位VH_WL，在存储单元MC_1中晶体管OS1维持导通状态，所以在存储单元MC_1中对应于布线BL_1的电位VH_SP的电荷持续储存在电容器C0。
[0152] 在期间T4结束时，通过控制供应到布线CSEL的电位，使开关电路63关闭。具体而言，对布线CSEL供应低电平电位VL_CSEL，使开关电路63中的晶体管25及晶体管26关闭。另外，对布线PL3供应低电平电位VL_PL，使放大器电路62中的晶体管33及晶体管34关闭。
[0153] 在期间T4结束时，布线WL_1的选择结束。具体而言，通过对布线WL_1供应低电平电位VL_WL，在存储单元MC_1中使晶体管OS1关闭。通过上述工作，对应于布线BL_1的电位VH_SP的电荷储存于电容器C0。在进行数据的读出后，上述数据也储存在存储单元MC_1。
[0154] 通过上述期间T1至期间T4的工作从存储单元MC_1读出数据。也可以同样地从存储单元MC_2读出数据。
[0155] 另外，也可以以与上述同样地原理对存储单元MC写入数据。具体而言，与进行数据的读出的情况同样，首先使放大器电路62所包括的晶体管31及晶体管32导通而使节点N11及节点N12的电位初始化，接着使放大器电路62所包括的晶体管33及晶体管34导通而使布线BL_1及布线BL_2的电位初始化。
[0156] 接着，选择与欲进行数据写入的存储单元MC_1连接的布线WL_1或与存储单元MC_2连接的布线WL_2，使存储单元MC_1或存储单元MC_2中的晶体管OS1导通。通过进行上述工作，布线BL_1或布线BL_2与电容器C0通过晶体管OS1导通。
[0157] 接着，通过控制供应到布线CSEL的电位，使开关电路63导通。布线BL_1与布线GBL_1导通，并且布线BL_2与布线GBL_2导通。
[0158] 并且，通过分别对布线GBL_1及布线GBL_2供应写入电位，由此通过开关电路63对布线BL_1及布线BL_2供应写入电位。通过进行上述工作，对应于布线BL_1或布线BL_2的电位的电荷积蓄在电容器C0中，数据被写入存储单元MC_1或存储单元MC_2。
[0159] 在对布线BL_1供应布线GBL_1的电位并对布线BL_2供应布线GBL_2的电位之后，即使使开关电路63中的晶体管25及晶体管26关闭，布线BL_1的电位与布线BL_2的电位的高低关系也由放大器电路62保持。
[0160] 〈读出放大器SA2〉接着，使用图15说明与图4所示的读出放大器SA1不同的读出放大器的结构例子。
[0161] 图15所示的读出放大器SA2与读出放大器SA1的不同之处是：读出放大器SA2没有预充电电路64；以及读出放大器SA2的放大器电路62没有电容器C11及电容器C12。以下对读出放大器SA2进行说明，关于与读出放大器SA1相同的构成要素援用读出放大器SA1的说明。
[0162] 图15示出存储单元MC及与存储单元MC电连接的读出放大器SA2的电路结构的一个例子。存储单元MC通过布线BL与读出放大器SA2电连接。在此，存储单元MC_1通过布线BL_1与读出放大器SA2连接，存储单元MC_2通过布线BL_2与读出放大器SA2连接。
[0163] 读出放大器SA2包括放大器电路62及开关电路63。
[0164] 放大器电路62包括p沟道型的晶体管21及晶体管22、n沟道型的晶体管23及晶体管24、以及晶体管31至晶体管34。
[0165] 在此，n沟道型的晶体管31至晶体管34也可以是p沟道型。图16示出使用p沟道型的晶体管35至晶体管38代替晶体管31至晶体管34的读出放大器SA2的电路结构例子。在此情况下，为了反转逻辑，晶体管35至晶体管38的各栅极通过反相器INV2或反相器INV3与布线PL2和布线PL3中的一个连接。
[0166] 另外，n沟道型的晶体管31至晶体管34也可以为模拟开关。图17示出使用模拟开关ASW1至模拟开关ASW4代替晶体管31至晶体管34的读出放大器SA2的电路结构例子。
[0167] 或者，可以将n沟道型的晶体管31至晶体管34成为某种开关元件。图18示出使用开关SW1至开关SW4代替晶体管31至晶体管34的读出放大器SA2的电路结构例子。
[0168] 关于晶体管21、晶体管22，援用读出放大器SA1的说明。
[0169] 晶体管21的源极和漏极中的一个与布线Vd连接，源极和漏极中的另一个与晶体管23的源极和漏极中的一个、晶体管31的源极和漏极中的一个以及晶体管33的源极和漏极中的一个连接(参照图15)。晶体管23的源极和漏极中的另一个与布线Vs连接，晶体管33的源极和漏极中的另一个与布线BL_1连接。晶体管31的源极和漏极中的另一个与晶体管21的栅极、晶体管23的栅极及布线BL_2连接。另外，晶体管31的栅极与布线PL2连接，晶体管33的栅极与布线PL3连接。
[0170] 晶体管22的源极和漏极中的一个与布线Vd连接，源极和漏极中的另一个与晶体管24的源极和漏极中的一个、晶体管32的源极和漏极中的一个以及晶体管34的源极和漏极中的一个连接。晶体管24的源极和漏极中的另一个与布线Vs连接，晶体管34的源极和漏极中的另一个与布线BL_2连接。晶体管32的源极和漏极中的另一个与晶体管22的栅极、晶体管
24的栅极以及布线BL_1连接。另外，晶体管32的栅极与布线PL2连接，晶体管34的栅极与布线PL3连接。
24的栅极以及布线BL_1连接。另外，晶体管32的栅极与布线PL2连接，晶体管34的栅极与布线PL3连接。
[0171] 布线Vd是供应高电位电源VH_SP的布线，布线Vs是供应低电位电源VL_SN的布线。高电位电源VH_SP及低电位电源VL_SN也可以不连续地供应。就是说，也可以存在通过布线Vd及布线Vs供应高电位电源VH_SP及低电位电源VL_SN的期间和不供应的期间。
[0172] 放大器电路62具有放大布线BL_1的电位的功能及放大布线BL_2的电位的功能。注意，在图15中，包括放大器电路62的读出放大器SA2起到锁存型读出放大器的作用。
[0173] 注意，放大器电路62也可以包括两个放大器电路66。图19A示出放大器电路62包括两个放大器电路66时的读出放大器SA2的电路结构例子。另外，图19B示出放大器电路66的电路结构例子。
[0174] 如图19A所示，放大器电路62包括两个放大器电路66，放大器电路66包括输入端子IN2及输出端子OUT2。一个放大器电路66的输入端子IN2与布线BL_1连接，输出端子OUT2与布线BL_2连接。另一个放大器电路66的输入端子IN2与布线BL_2连接，输出端子OUT2与布线BL_1连接。
[0175] 放大器电路66包括p沟道型的晶体管21、n沟道型的晶体管23、晶体管31以及晶体管33。
[0176] 晶体管21的源极和漏极中的一个与布线Vd连接，源极和漏极中的另一个与晶体管23的源极和漏极中的一个、晶体管31的源极和漏极中的一个以及晶体管33的源极和漏极中的一个连接。晶体管23的源极和漏极中的另一个与布线Vs连接，晶体管33的源极和漏极中的另一个与输出端子OUT2连接。晶体管31的源极和漏极中的另一个与晶体管21的栅极、晶体管23的栅极以及输入端子IN2连接。另外，晶体管31的栅极与布线PL2连接，晶体管33的栅极与布线PL3连接。
[0177] 关于开关电路63，援用读出放大器SA1的说明。
[0178] 〈读出放大器SA2的工作例子1〉接着，使用图20所示的时序图对图15所示的存储单元MC及读出放大器SA2的数据读出时的工作例子进行说明。
[0179] 在期间T1，使放大器电路62所包括的晶体管31及晶体管32导通，使布线BL_1及布线BL_2的电位初始化。具体而言，对布线PL2供应高电平电位VH_PL，使放大器电路62中的晶体管31及晶体管32导通。
[0180] 由于由晶体管21及晶体管23形成反相器，所以通过使晶体管31导通而使反相器的输入和输出之间成为导通状态，布线BL_2的电位成为对应于晶体管21及晶体管23的特性的中间电位。将该电位称为Vbl2。中间电位Vbl2是反映晶体管21及晶体管23的特性不均匀的影响而决定的电位，由晶体管21及晶体管23形成的反相器可以在输入电位从Vbl2变动时敏感地反应。
[0181] 同样地，由于晶体管22及晶体管24构成反相器，所以通过使晶体管32导通而使反相器的输入和输出之间成为导通状态，布线BL_1的电位成为对应于晶体管22及晶体管24的特性的中间电位。将该电位称为Vbl1。中间电位Vbl1是反映晶体管22及晶体管24的特性不均匀的影响而决定的电位，由晶体管22及晶体管24形成的反相器可以在输入电位从Vbl1变动时敏感地反应。
[0182] 在期间T1，布线CSEL被供应低电平电位VL_CSEL，在开关电路63中晶体管25及晶体管26处于关闭状态。布线WL_1被供应低电平电位VL_WL，在存储单元MC_1中晶体管OS1处于关闭状态。同样地，虽然在图20中未图示，但是对布线WL_2供应低电平电位VL_WL，在存储单元MC_2中晶体管OS1处于关闭状态。
[0183] 另外，对布线PL2供应低电平电位VL_PL，使放大器电路62中的晶体管31及晶体管32关闭。
[0184] 也可以在对布线PL2供应低电平电位VL_PL的时序停止高电平电源VH_SP及低电平电源VL_SN的供应。通过停止高电平电源VH_SP及低电平电源VL_SN的供应，可以遮蔽通过晶体管21及晶体管23流过的贯通电流以及通过晶体管22及晶体管24流过的贯通电流，而可以降低功耗。另外，在停止高电平电源VH_SP及低电平电源VL_SN的供应时，在后面说明的期间T3中对布线PL3供应高电平电位VH_PL的时序恢复高电平电源VH_SP及低电平电源VL_SN的供应。
[0185] 在期间T2，选择布线WL_1。具体而言，通过对布线WL_1供应高电平电位VH_WL，在存储单元MC_1中使晶体管OS1导通。通过进行上述工作，布线BL_1与电容器C0通过晶体管OS1导通。并且，因为布线BL_1与电容器C0导通，布线BL_1的电位根据保持在电容器C0中的电荷量变动。
[0186] 在图20所示的时序图中，示出保持在电容器C0中的电荷量多的情况。当保持在电容器C0中的电荷量多时，电荷从电容器C0释放到布线BL_1，由此布线BL_1的电位从电位Vbl1上升△V7。与此相反，当保持在电容器C0的电荷量少时，电荷从布线BL_1流入电容器C0，由此布线BL_1的电位下降△V8(未图示)。
[0187] 通过布线BL_1的电位从对应于晶体管22及晶体管24的特性的中间电位Vbl1上升△V7，由晶体管22及晶体管24形成的反相器输出低电位电源VL_SN。
[0188] 在期间T2，布线CSEL持续被供应低电平电位VL_CSEL，在开关电路63中晶体管25及晶体管26维持关闭状态。
[0189] 接着，在期间T3，使放大器电路62所包括的晶体管33及晶体管34导通，放大器电路62输出到布线BL_1及布线BL_2。具体而言，对布线PL3供应高电平电位VH_PL，使放大器电路
62中的晶体管33及晶体管34导通。
62中的晶体管33及晶体管34导通。
[0190] 在是图20所示的情况(保持在电容器C0的电荷量多的情况)下，在放大器电路62中晶体管33及晶体管34成为导通，放大器电路62对布线BL_2输出低电位电源VL_SN。布线BL_2的电位从Vbl2接近低电位电源VL_SN，由晶体管21及晶体管23形成的反相器输出高电位电源VH_SP。然后，放大器电路62对布线BL_1输出高电位电源VH_SP，布线BL_1的电位从Vbl1+△V7接近高电位电源VH_SP。
[0191] 另外，在保持在电容器C0的电荷量少且期间T3刚开始时的布线BL_1的电位是Vbl1-△V8的情况下，通过晶体管33及晶体管34成为导通，布线BL_2的电位从Vbl2接近高电位电源VH_SP，布线BL_1的电位从电位Vbl1-△V8接近低电位电源VL_SN。
[0192] 在期间T3，布线CSEL持续被供应低电平电位VL_CSEL，在开关电路63中晶体管25及晶体管26维持关闭状态。由于布线WL_1持续被供应高电平电位VH_WL，在存储单元MC_1中晶体管OS1维持导通状态，所以在存储单元MC_1中对应于布线BL_1的电位VH_SP的电荷储存于电容器C0。
[0193] 在期间T4，通过控制供应到布线CSEL的电位，使开关电路63导通。具体而言，对布线CSEL供应高电平电位VH_CSEL，在开关电路63中使晶体管25及晶体管26导通。由此，布线BL_1的电位供应到布线GBL_1，布线BL_2的电位供应到布线GBL_2。
[0194] 另外，在期间T4，布线WL_1持续被供应高电平电位VH_WL，在存储单元MC_1中晶体管OS1维持导通状态，所以在存储单元MC_1中对应于布线BL_1的电位VH_SP的电荷持续储存在电容器C0。
[0195] 在期间T4结束时，通过控制供应到布线CSEL的电位，使开关电路63关闭。具体而言，对布线CSEL供应低电平电位VL_CSEL，使开关电路63中的晶体管25及晶体管26关闭。另外，对布线PL3供应低电平电位VL_PL，使放大器电路62中的晶体管33及晶体管34关闭。
[0196] 在期间T4结束时，布线WL_1的选择结束。具体而言，通过对布线WL_1供应低电平电位VL_WL，在存储单元MC_1中使晶体管OS1关闭。通过上述工作，对应于布线BL_1的电位VH_SP的电荷储存于电容器C0。在进行数据的读出后，上述数据也保持在存储单元MC_1。
[0197] 通过上述期间T1至期间T4的工作从存储单元MC_1读出数据。也可以同样地从存储单元MC_2读出数据。
[0198] 另外，也可以以与上述同样地原理对存储单元MC写入数据。具体而言，与进行数据的读出的情况同样，使放大器电路62所包括的晶体管31及晶体管32导通，使布线BL_1及布线BL_2的电位初始化。
[0199] 接着，选择与欲进行数据写入的存储单元MC_1连接的布线WL_1或与存储单元MC_2连接的布线WL_2，使存储单元MC_1或存储单元MC_2中的晶体管OS1导通。通过进行上述工作，布线BL_1或布线BL_2与电容器C0通过晶体管OS1导通。
[0200] 接着，通过控制供应到布线CSEL的电位，使开关电路63导通。布线BL_1与布线GBL_1导通，并且布线BL_2与布线GBL_2导通。
[0201] 并且，通过分别对布线GBL_1及布线GBL_2供应写入电位，由此通过开关电路63对布线BL_1及布线BL_2供应写入电位。通过进行上述工作，对应于布线BL_1或布线BL_2的电位的电荷积蓄在电容器C0中，数据被写入存储单元MC_1或存储单元MC_2。
[0202] 在对布线BL_1供应布线GBL_1的电位并对布线BL_2供应布线GBL_2的电位之后，即使使开关电路63中的晶体管25及晶体管26关闭，布线BL_1的电位与布线BL_2的电位的高低关系也由放大器电路62保持。
[0203] 〈读出放大器SA2的工作例子2〉与〈读出放大器SA1的工作例子2〉同样，在期间T1，图15所示的存储单元MC及读出放大器SA2除了放大器电路62所包括的晶体管31及晶体管32以外，还可以使晶体管33及晶体管
34导通。
34导通。
[0204] 在此情况下，由于读出放大器SA2不包括读出放大器SA1所包括的电容器C11及电容器C12，所以对布线BL_1及布线BL_2的每一个输出电位Vbl1和电位Vbl2的双方。换言之，由晶体管21及晶体管23形成的反相器将电位Vbl2输出到布线BL_1及布线BL_2，由晶体管22及晶体管24形成的反相器将电位Vbl1输出到布线BL_1及布线BL_2。
[0205] 其结果，布线BL_1及布线BL_2的电位成为电位Vbl1和电位Vbl2的中间电位。通过将电位Vbl1和电位Vbl2的双方输出到布线BL_1及布线BL_2的每一个，可以将布线BL_1及布线BL_2的电位成为对应于晶体管21至晶体管24的特性的中间电位。
[0206] 以上，根据本发明的一个实施方式，通过将布线或节点的电位初始化为对应于晶体管的特性的电位，即使构成读出放大器的晶体管的特性不均匀，也可以构成不容易受到晶体管的特性不均匀的影响的读出放大器。即使使晶体管及电容器等小型化而对电源电压的特性不均匀的影响变大，也可以构成精度高的读出放大器。另外，本实施方式所示的结构、工作方法等可以适当地组合而实施。
[0207] 另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。
[0208] (实施方式2)在本实施方式中，参照图21A至图24说明上述实施方式所例示的半导体装置的一个例子。另外，对可用于上述OS晶体管的金属氧化物进行说明。以下，特别是对金属氧化物和CAC(Cloud-Aligned Composite)的详细内容进行说明。
[0209] 〈半导体装置的结构例子〉图21A、图21B、图22A、图22B以及图23是包括根据本发明的一个实施方式的晶体管200、晶体管500及电容器100的半导体装置600的俯视图及截面图。在此，晶体管200及晶体管500是包括背栅极的晶体管。
[0210] 半导体装置600对应于读出放大器SA1中的放大器电路62的一部分，晶体管200对应于晶体管31、晶体管500对应于晶体管23、电容器100对应于电容器C11。或者，晶体管200对应于晶体管32、晶体管500对应于晶体管24、电容器100对应于电容器C12。
[0211] 另外，当在读出放大器SA1中的放大器电路62中晶体管21及晶体管22是n沟道型晶体管时，晶体管500可以对应于晶体管21或晶体管22。
[0212] 图21A是半导体装置600的俯视图。另外，图21B、图22A、图22B以及图23是半导体装置600的截面图。
[0213] 在此，图21B是沿着图21A中的点划线A1-A2所示的部位的截面图，示出晶体管200的沟道长度方向上以及晶体管500的沟道宽度方向上的截面。图22A是沿着图21A中的点划线A3-A4所示的部位的截面图，晶体管200的沟道宽度方向上的截面。在此，图22B是沿着图21A中的点划线A5-A6所示的部位的截面图，示出晶体管500的沟道长度方向上的截面。图23是沿着图21A中的点划线A7-A8的所示的部位的截面图，示出晶体管200的源区域或漏区域的截面。注意，在图21A所示的俯视图中，为了明确起见，省略部分构成要素。
[0214] 半导体装置600包括：晶体管200；晶体管500；电容器100；被用作层间膜的绝缘体210、绝缘体212、绝缘体273、绝缘体274、绝缘体280。另外，半导体装置600还包括被用作布线的导电体203及被用作插头的导电体240(导电体240a、导电体240b)，导电体203及导电体
240与晶体管200电连接。另外，半导体装置600还包括被用作布线的导电体503及被用作插头的导电体540a，导电体503及导电体540a与晶体管500电连接。另外，半导体装置600还包括与电容器100电连接的被用作插头的导电体540b。注意，以下有时将导电体540a和导电体
540b统称为导电体540。在此，导电体503形成在与导电体203相同的层且具有相同的结构，导电体540形成在与导电体240相同的层且具有相同的结构。由此，导电体503可以参照导电体203的记载，导电体540可以参照导电体240的记载。
240与晶体管200电连接。另外，半导体装置600还包括被用作布线的导电体503及被用作插头的导电体540a，导电体503及导电体540a与晶体管500电连接。另外，半导体装置600还包括与电容器100电连接的被用作插头的导电体540b。注意，以下有时将导电体540a和导电体
540b统称为导电体540。在此，导电体503形成在与导电体203相同的层且具有相同的结构，导电体540形成在与导电体240相同的层且具有相同的结构。由此，导电体503可以参照导电体203的记载，导电体540可以参照导电体240的记载。
[0215] 另外，在导电体203中，第一导电体以与绝缘体212的开口的内壁接触的方式形成，其内侧形成有第二导电体。在此，导电体203的顶面的高度与绝缘体212的顶面的高度可以大致相同。虽然本实施方式中采用叠层导电体203的第一导电体与导电体203的第二导电体的结构，但是本发明不局限于此。例如，导电体203也可以具有单层结构或者三层以上的叠层结构。另外，在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。导电体503也具有与导电体203同样的结构。
[0216] 绝缘体273配置在晶体管200、晶体管500及电容器100上。绝缘体274配置在绝缘体273上。绝缘体280配置在绝缘体274上。
[0217] 另外，导电体240以与绝缘体273、绝缘体274及绝缘体280的各开口的内壁接触的方式形成。在此，导电体240的顶面的高度与绝缘体280的顶面的高度可以大致相同。另外，本实施方式中，导电体240具有两层结构，但是本发明不局限于此。例如，导电体240可以具有单层或三层以上的叠层结构。导电体540也具有与导电体240同样的结构。
[0218] 如图21A及图21B、图22A所示，晶体管200包括：衬底(未图示)上的绝缘体214及绝缘体216；填埋于绝缘体214及绝缘体216中的导电体205；绝缘体216及导电体205上的绝缘体220；绝缘体220上的绝缘体222；绝缘体222上的绝缘体224；绝缘体224上的氧化物230(氧化物230a、氧化物230b及氧化物230c)；氧化物230上的绝缘体250；绝缘体250上的金属氧化物252；金属氧化物252上的导电体260(导电体260a及导电体260b)；导电体260上的绝缘体270；绝缘体270上的绝缘体271；至少与氧化物230c、绝缘体250、金属氧化物252及导电体
260的各侧面接触的绝缘体275；氧化物230上的层242。另外，以与一个层242接触的方式配置导电体240a。
260的各侧面接触的绝缘体275；氧化物230上的层242。另外，以与一个层242接触的方式配置导电体240a。
[0219] 在晶体管200中，一个层242被用作源极和漏极中的一个，一个层242被用作源极和漏极中的另一个，导电体260被用作前栅极，导电体205被用作背栅极。另外，导电体240b与相当于布线BL_1或布线BL_2的导电体电连接。另外，导电体260与相当于布线PL2的导电体电连接。
[0220] 如图21A及图21B、图22B所示，晶体管500包括：衬底(未图示)上的绝缘体214及绝缘体216；填埋于绝缘体214及绝缘体216中的导电体505；绝缘体216及导电体505上的绝缘体220；绝缘体220上的绝缘体222；绝缘体222上的绝缘体524；绝缘体524上的氧化物530(氧化物530a、氧化物530b及氧化物530c)；氧化物530上的绝缘体550；绝缘体550上的金属氧化物552；金属氧化物552上的导电体560(导电体560a及导电体560b)；导电体560上的绝缘体570；绝缘体570上的绝缘体571；至少与氧化物530c、绝缘体550、金属氧化物552及导电体
560的各侧面接触的绝缘体575；氧化物530上的层542。另外，以与层542的一个接触的方式配置导电体540a，以与层542的另一个接触的方式配置导电体540b。
560的各侧面接触的绝缘体575；氧化物530上的层542。另外，以与层542的一个接触的方式配置导电体540a，以与层542的另一个接触的方式配置导电体540b。
[0221] 在晶体管500中，层542中的一个被用作源极和漏极中的一个，层542中的另一个被用作源极和漏极中的另一个，导电体560被用作前栅极，导电体505被用作背栅极。另外，导电体560与相当于节点N11或节点N12的导电体110电连接。
[0222] 在此，晶体管500形成在与晶体管200相同的层且具有相同的结构。由此，氧化物530具有与氧化物230相同的结构，可以参照氧化物230的记载。导电体505具有与导电体205相同的结构，可以参照导电体205的记载。绝缘体524具有与绝缘体224相同的结构，可以参照绝缘体224的记载。绝缘体550具有与绝缘体250相同的结构，可以参照绝缘体250的记载。
金属氧化物552具有与金属氧化物252相同的结构，可以参照金属氧化物252的记载。导电体
560具有与导电体260相同的结构，可以参照导电体260的记载。绝缘体570具有与绝缘体270相同的结构，可以参照绝缘体270的记载。绝缘体571具有与绝缘体271相同的结构，可以参照绝缘体271的记载。绝缘体575具有与绝缘体275相同的结构，可以参照绝缘体275的记载。
下面，在没有特别的记载的情况下，如上所述，晶体管500的结构可以参照晶体管200的结构的记载。
金属氧化物552具有与金属氧化物252相同的结构，可以参照金属氧化物252的记载。导电体
560具有与导电体260相同的结构，可以参照导电体260的记载。绝缘体570具有与绝缘体270相同的结构，可以参照绝缘体270的记载。绝缘体571具有与绝缘体271相同的结构，可以参照绝缘体271的记载。绝缘体575具有与绝缘体275相同的结构，可以参照绝缘体275的记载。
下面，在没有特别的记载的情况下，如上所述，晶体管500的结构可以参照晶体管200的结构的记载。
[0223] 虽然晶体管200采用层叠氧化物230a、氧化物230b及氧化物230c的三层结构，但是本发明不局限于此。例如，可以采用氧化物230b的单层、氧化物230b与氧化物230a的两层结构、氧化物230b与氧化物230c的两层结构或者四层以上的叠层结构。晶体管500的氧化物530也是同样的。注意，在晶体管200中示出了导电体260a和导电体260b的叠层结构，但是本发明不局限于此。晶体管500的导电体560也是同样的。
[0224] 电容器100包括导电体110、导电体110上的绝缘体130、绝缘体130上的导电体120。导电体120优选以其至少一部分隔着绝缘体130与导电体110重叠的方式配置。另外，在导电体120上以与导电体120接触的方式配置导电体240b。导电体110与被用作晶体管200的源极和漏极中的一个的层242接触，并且通过绝缘体570的开口及绝缘体571的开口与导电体560接触。
[0225] 在电容器100中，导电体110被用作一个电极，导电体120被用作另一个电极。另外，绝缘体130被用作电容器100的介电质。导电体240b与相当于布线BL_1或BL_2的导电体电连接。在此，导电体110与晶体管200的源极和漏极中的一个以及晶体管500的栅极电连接，并且被用作节点N11或节点N12。
[0226] 如图21A所示，电容器100的一部分以与晶体管200及晶体管500重叠的方式形成。由此，可以减小晶体管200、晶体管500以及电容器100的投影面积的总和而缩小半导体装置
600所占的面积。由此，容易实现上述半导体装置的小型化及高集成化。另外，由于可以以相同工序形成晶体管200、晶体管500及电容器100，所以可以缩短工序而提高生产率。
600所占的面积。由此，容易实现上述半导体装置的小型化及高集成化。另外，由于可以以相同工序形成晶体管200、晶体管500及电容器100，所以可以缩短工序而提高生产率。
[0227] 注意，在半导体装置600中，以晶体管200的沟道长度方向与晶体管500的沟道长度方向正交的方式设置晶体管200、晶体管500及电容器100，但是本发实施方式所示的半导体装置不局限于此。
[0228] 接着，对用于晶体管200的氧化物230的详细内容进行说明。以下，在没有特别的记载的情况下，晶体管500的氧化物530也参照氧化物230的记载。另外，优选在晶体管200中将被用作氧化物半导体的金属氧化物(以下，也称为氧化物半导体)用于包含形成沟道的区域(以下，也称为沟道形成区域)的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
[0229] 由于将氧化物半导体用于沟道形成区域的晶体管200在非导通状态下的泄漏电流极小，所以可以提供功耗低的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管200。
[0230] 作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。作为氧化物230，也可以使用In-Ga氧化物、In-Zn氧化物。
[0231] 在此，当氧化物半导体除了构成氧化物半导体的元素以外还被添加铝、钌、钛、钽、铬或钨等金属元素时，该氧化物半导体形成金属化合物，其电阻降低。另外，优选使用铝、钛、钽或钨等。
[0232] 为了对氧化物半导体添加金属元素，例如，可以在氧化物半导体上形成包含该金属元素的金属膜、包含该金属元素的氮化膜或氧化膜。另外，当形成该膜时，该膜与氧化物半导体的界面或者该界面附近的氧化物半导体中的部分氧可以被该膜等吸收而形成氧缺陷，由此可以降低该界面附近的氧化物半导体的电阻。
[0233] 另外，优选在氧化物半导体上形成金属膜、包含金属元素的氮化膜或包含金属元素的氧化膜之后在包含氮的气氛下进行加热处理。通过在含氮的气氛下进行加热处理，该膜的成分的金属元素从金属膜、包含金属元素的氮化膜或者包含金属元素的氧化膜扩散到氧化物半导体膜，或者氧化物半导体膜的成分的金属氧化物扩散到该膜，氧化物半导体及该膜形成金属化合物而实现低电阻化。添加到氧化物半导体中的金属元素通过与氧化物半导体的金属元素形成金属化合物而变为比较稳定的状态，由此可以提供可靠性高的半导体装置。
[0234] 另外，也可以在金属膜、包含金属元素的氮化膜或者包含金属元素的氧化膜与氧化物半导体的界面形成有化合物层(以下也称为另一层)。注意，化合物层(另一层)是包括金属膜、包含金属元素的氮化膜或包含金属元素的氧化膜的成分以及包含氧化物半导体的成分的金属化合物的层。例如，作为化合物层，可以形成使氧化物半导体的金属元素与被添加了的金属元素合金化的层。该合金化了的层处于较稳定的状态，所以可以提供可靠性高的半导体装置。
[0235] 另外，当氧化物半导体中的氢扩散到氧化物半导体的低电阻区域而进入低电阻区域中的氧缺陷中时，变成比较稳定的状态。另外，已知氧化物半导体的氧缺陷中的氢通过250℃以上的加热处理从氧缺陷脱离而扩散到氧化物半导体的低电阻区域，进入低电阻区域的氧缺陷中，变成比较稳定的状态。因此，通过进行加热处理，氧化物半导体的低电阻化了的区域或者形成有金属化合物的区域的电阻进一步降低，没被低电阻化的氧化物半导体成为高纯度化(水、氢等杂质减少)，有电阻进一步增加的倾向。
[0236] 另外，在氧化物半导体中存在氢或氮等杂质元素的情况下，载流子密度增加。有时氧化物半导体中的氢与键合于金属原子的氧起反应生成水而形成氧缺陷。在氢进入该氧缺陷的情况下，载流子密度增加。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。换言之，包含氮或氢的氧化物半导体的电阻下降。
[0237] 因此，通过对氧化物半导体选择性地添加金属元素以及氢和氮等杂质元素，可以在氧化物半导体中形成高电阻区域及低电阻区域。换言之，通过选择性地降低氧化物230的电阻，可以在加工为岛状的氧化物230中形成被用作载流子密度低的半导体的区域及被用作源区域或漏区域的低电阻区域。
[0238] 在此，图24示出在图21B中以虚线围绕的包括选择性地降低电阻的氧化物230b的区域239的放大图。
[0239] 如图24所示，氧化物230包括被用作晶体管的沟道形成区域的区域234、被用作源区域或漏区域的区域231(区域231a及区域231b)以及区域234与区域231之间的区域232(区域232a及区域232b)。
[0240] 被用作源区域或漏区域的区域231为氧浓度低的低电阻区域。另外，被用作沟道形成区域的区域234为与被用作源区域或漏区域的区域231相比氧浓度高且载流子密度低的高电阻区。另外，区域232为与被用作源区域或漏区域的区域231相比氧浓度高且载流子密度低而与被用作沟道形成区域的区域234相比氧浓度低且载流子密度高的区域。
[0241] 另外，区域231的金属元素和氢及氮等杂质元素中的至少一个的浓度优选比区域232及区域234高。
[0242] 例如，区域231优选除了氧化物230所包含的金属元素以外还包含选自铝、钌、钛、钽、钨和铬等金属元素中的一种或多种。
[0243] 为了形成区域231，例如，可以以与氧化物230的区域231接触的方式形成包含金属元素的膜。在形成区域231之后对该包含金属元素的膜进行图案化来形成岛状的导电体110。作为该包含金属元素的膜可以使用金属膜、包含金属元素的氧化膜或者包含金属元素的氮化膜。此时，也可以在该包含金属元素的膜与氧化物230的界面形成有层242。例如，层
242有时形成在氧化物230的顶面及侧面。层242包括该包含金属元素的膜的成分以及包含氧化物230的成分的金属化合物的层，也可以将其称为化合物层。例如，作为层242可以使用使氧化物230中的金属元素与添加的金属元素合金化而成的层。
242有时形成在氧化物230的顶面及侧面。层242包括该包含金属元素的膜的成分以及包含氧化物230的成分的金属化合物的层，也可以将其称为化合物层。例如，作为层242可以使用使氧化物230中的金属元素与添加的金属元素合金化而成的层。
[0244] 通过对氧化物230添加金属氧化物，在氧化物230中形成金属化合物而使区域231低电阻化。该金属化合物不一定必须形成在氧化物230中。例如，可以在上述包含金属元素的膜(导电体110)中形成有金属化合物。另外，例如，也可以将金属化合物形成在氧化物230的表面、导电体110的表面或者在导电体110与氧化物230的界面形成的层242中。
[0245] 由此，区域231有时也包括层242的低电阻区域。由此，层242的至少一部分被用作晶体管200的源区域或漏区域。
[0246] 区域232具有与绝缘体275重叠的区域。优选区域232的铝、钌、钛、钽、钨和铬等金属元素以及氢和氮等杂质元素中的至少一种的浓度比区域234高。例如，有时通过以与氧化物230的区域231接触的方式设置上述包含金属元素的膜，由上述包含金属元素的膜中的成分以及氧化物半导体中的成分形成金属化合物。该金属化合物有时吸引氧化物230所包含的氢。由此，区域231附近的区域232的氢浓度有时变高。
[0247] 另外，也可以采用区域232a和区域232b中的一个或两个也可以具有与导电体260重叠的区域的结构。通过采用该结构，可以使导电体260与区域232a及区域232b重叠。
[0248] 在图24中，区域234、区域231及区域232形成在氧化物230b中，但是不局限于此。例如，上述区域也可以形成在层242、层242与氧化物230之间形成的化合物层、氧化物230a或氧化物230c中。另外，虽然图24示出各区域的边界以大致垂直于氧化物230的顶面的方式表示，但是本实施方式不局限于此。例如，区域232有时具有如下形状：在氧化物230b的表面附近向导电体260一侧突出，在氧化物230b的底面附近向导电体240a一侧或导电体240b一侧缩退。
[0249] 在氧化物230中，有时难以明确地观察到各区域的边界。在各区域中检测出的金属元素和氢及氮等杂质元素的浓度不需要必须按每区域分阶段地变化，也可以在各区域中逐渐地变化(也称为渐变(gradation))。就是说，越接近沟道形成区域的区域中的金属元素，氢及氮等杂质元素的浓度越小即可。
[0250] 为了选择性地降低氧化物230的电阻，例如将铝、钌、钛、钽、钨和铬等提高导电性的金属元素及杂质中的至少一个添加到所希望的区域。作为杂质，可以使用形成氧缺陷的元素或者被氧缺陷俘获的元素等。例如，作为该元素，可以举出氢、硼、碳、氮、氟、磷、硫、氯、稀有气体元素等。此外，作为稀有气体的典型例子，有氦、氖、氩、氪以及氙等。
[0251] 因此，通过提高区域231中的上述提高导电性的金属元素、形成氧缺陷的元素或者被氧缺陷俘获的元素的含量，可以提高载流子密度，由此可以降低电阻。
[0252] 为了降低区域231的电阻，例如，优选以与氧化物230的区域231接触的方式形成上述包含金属元素的膜。作为该包含金属元素的膜可以使用金属膜、包含金属元素的氧化膜或者包含金属元素的氮化膜等。上述包含金属元素的膜优选至少隔着绝缘体250、金属氧化物252、导电体260、绝缘体270、绝缘体271及绝缘体275设置在氧化物230上。另外，上述包含金属元素的膜的厚度优选为10nm以上且200nm以下。上述包含金属元素的膜例如包含铝、钌、钛、钽、钨、铬等金属元素。上述包含金属元素的膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
[0253] 通过氧化物230与上述包含金属元素的膜接触，该包含金属元素的膜的成分及氧化物230的成分形成金属化合物而形成低电阻的区域231。另外，有时，氧化物230与上述包含金属元素的膜的界面或者位于该界面附近的氧化物230中的氧的一部分被层242吸收使氧化物230中形成氧缺陷而形成低电阻区域231。
[0254] 另外，优选的是，以氧化物230与上述包含金属元素的膜接触的状态在含氮的气氛下进行加热处理。通过进行该加热处理，上述包含金属元素的膜的成分的金属元素从该包含金属元素的膜扩散到氧化物230，或者氧化物230的成分的金属元素扩散到该包含金属元素的膜，氧化物230及该包含金属元素的膜形成金属化合物而实现低电阻化。由此，在氧化物230与该包含金属元素的膜之间形成层242。此时，氧化物230的金属元素与该包含金属元素的膜合金化。由此，有时层242包含合金。该合金处于较稳定的状态，由此可以提供可靠性高的半导体装置。
[0255] 作为上述加热处理，例如，可以以250℃以上且650℃以下，优选以300℃以上且500℃以下，更优选以320℃以上且450℃以下进行。加热处理在氮或惰性气体气氛下进行。加热处理也可以在减压状态下进行。另外，也可以先在氮或惰性气体气氛下进行加热处理，再在氧化性气体的气氛下进行加热处理。
[0256] 另外，当氧化物230中的氢扩散到区域231而进入区域231中的氧缺陷中时，变成比较稳定的状态。另外，区域234的氧缺陷中的氢通过250℃以上的加热处理从氧缺陷脱离而扩散到区域231，进入区域231的氧缺陷中，变成比较稳定的状态。因此，通过进行加热处理，区域231的电阻进一步降低，区域234成为高纯度化(水、氢等杂质减少)其电阻进一步增加。
[0257] 另外，氧化物230的区域234及区域232与导电体260及绝缘体275重叠，因此可以抑制金属元素的添加。另外，在氧化物230的区域234及区域232中，可以抑制氧化物230中的氧原子被上述包含金属元素的膜吸收。
[0258] 另外，当氧化物230的区域231及与区域231相邻的区域232中的氧被上述包含金属元素的膜吸收时，区域231及区域232中可能产生氧缺陷。当氧化物230中的氢进入该氧缺陷时，区域231及区域232的载流子密度增加。因此，氧化物230的区域231及区域232的电阻降低。
[0259] 在此，在上述包含金属元素的膜具有吸收氢的特性的情况下，氧化物230中的氢被该膜吸收。因此，可以降低氧化物230中的作为杂质的氢。由于上述包含金属元素的膜在后面被图案化而成为导电体110，所以从氧化物230吸收的氢的大部分被去除。
[0260] 在形成层242之后，去除上述包含金属元素的膜的一部分而形成岛状的导电体110。通过使该包含金属元素的膜的厚度充分厚，例如为10nm以上且200nm以下左右，可以使导电体110具有充分的导电性。与上述包含金属元素的膜同样，导电体110的膜的厚度优选为10nm以上且200nm以下，例如优选包含铝、钌、钛、钽、钨、铬等金属元素。另外，导电体110也可以为包含金属元素的氧化膜或者包含金属元素的氮化膜。
[0261] 导电体110与氧化物230之间形成有层242。在层242中，有时上述包含金属元素的膜的金属元素与氧化物230的金属元素合金化，因此有时导电体110与区域231b之间的电阻得到降低。
[0262] 如图21B所示，导电体110通过绝缘体570及绝缘体571的开口与被用作晶体管500的栅极的导电体560接触。通过使用上述具有充分的导电性的导电体110，可以使晶体管200与晶体管500之间的导电性优良而在节点N11或N12中准确地保持被初始化了的电位。再者，当晶体管200及晶体管500形成在同一层中并通过导电体110彼此连接时，不需要形成多余的插头连接上层或下层中的晶体管200与晶体管500。因此，由于可以减少在形成晶体管200及晶体管500的层中形成的插头的数量，所以可以抑制氢等杂质通过该插头扩散到晶体管200及晶体管500。
[0263] 在此，在使用氧化物半导体的晶体管中，如果氧化物半导体中的形成沟道的区域存在杂质及氧缺陷，电特性则容易变动，有时降低可靠性。另外，在氧化物半导体中的形成沟道的区域包含氧缺陷的情况下，晶体管趋于具有常开启特性。因此，尽可能降低形成沟道的区域234中的氧缺陷。
[0264] 因此，如图24所示，优选以与绝缘体250、氧化物230b的区域232以及氧化物230c接触的方式设置包含超过化学计量组成的氧(也称为过剩氧)的绝缘体275。换言之，当绝缘体275所包含的过剩氧扩散到氧化物230的区域234时，可以降低氧化物230的区域234的氧缺陷。
[0265] 另外，为了在绝缘体275中形成过剩氧区域，优选作为与绝缘体275接触的绝缘体273通过溅射法形成氧化物。通过利用溅射法形成氧化物，可以形成水或氢等杂质少的绝缘体。在利用溅射法的情况下，例如，优选利用对向靶材式溅射装置进行成膜。对向靶材式溅射装置可以在被成膜面不暴露于对向的靶材之间的高电场区域的状态下进行成膜，因此被成膜面不容易受到等离子体损伤，所以可以减轻在形成将成为绝缘体273的绝缘体时对氧化物230造成的成膜损伤，所以是优选的。可以将使用对向靶材式溅射装置的成膜法称为VDSP(Vapor Deposition SP)(注册商标)。
[0266] 在利用溅射法进行成膜时，在靶材与衬底之间存在离子和被溅射的粒子。例如，靶材与电源连接，被供应电位E0。另外，衬底被供应接地电位等电位E1。注意，衬底也可以处于电浮动状态。另外，在靶材与衬底之间存在成为电位E2的区域。各电位的大小关系为E2>E1>E0。
[0267] 等离子体中的离子被电位差E2-E0加速而与靶材碰撞，被溅射的粒子从靶材中弹出。该被溅射的粒子附着到成膜表面上并在其上沉积而形成膜。另外，有时离子的一部分被靶材反冲并作为反冲离子穿过形成的膜而被与被形成面接触的绝缘体275吸收。此外，有时等离子体中的离子被电位差E2-E1加速而与成膜表面碰撞。此时，离子的一部分到达绝缘体275的内部。离子被绝缘体275吸收，由此，绝缘体275中形成有吸收了离子的区域。换言之，当离子为包含氧的离子时，绝缘体275中形成过剩氧区域。
[0268] 通过对绝缘体275引入过剩氧，可以在绝缘体275中形成过剩氧区域。绝缘体275中的过剩氧被供应到氧化物230的区域234中，可以填补氧化物230中的氧缺陷。
[0269] 另外，作为绝缘体275，优选使用氧化硅、氧氮化硅、氮氧化硅或具有空孔的氧化硅。在氧氮化硅等的材料中容易形成过剩氧区域。另一方面，与上述氧氮化硅等的材料相比，即使在氧化物230上通过溅射法形成氧化膜，也不容易在氧化物230中形成过剩氧区域。因此，通过将包含过剩氧区域的绝缘体275设置在氧化物230的区域234的周围，可以将绝缘体275的过剩氧高效地供应到氧化物230的区域234。
[0270] 另外，作为绝缘体273，优选使用氧化铝。当在氧化铝与氧化物230相邻的状态下进行加热处理时，氧化铝有时抽出氧化物230中的氢。注意，当氧化物230与氧化铝之间设置有层242时，有时氧化铝吸收层242中的氢，氢被减少了的层242吸收氧化物230中的氢。因此，可以降低氧化物230中的氢浓度。另外，通过以绝缘体273与氧化物230相邻的状态进行加热处理，有时可以从绝缘体273对氧化物230、绝缘体224或绝缘体222供应氧。
[0271] 通过组合上述结构或上述工序，可以选择性地降低氧化物230的电阻。
[0272] 换言之，当在氧化物230中形成低电阻区时，通过将被用作栅电极的功能的导电体260以及绝缘体275用作掩模，可以自对准地降低氧化物230的电阻。因此，在同时形成多个晶体管200的情况下，可以减少晶体管之间的电特性的不均匀。另外，晶体管200的沟道长度取决于导电体260的宽度及绝缘体275的成膜厚度，因此，通过将导电体260的宽度设定为最小加工尺寸，可以进行晶体管200的微型化。
[0273] 如上所述，通过适当地选择各区域的范围，可以根据电路设计容易提供具有符合要求的电特性的晶体管。
[0274] 此外，氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。另外，由于将氧化物半导体用于沟道形成区域的晶体管的非导通状态下的泄漏电流(关态电流)极小，所以可以提供功耗低的半导体装置。另外，由于晶体管200的关态电流小，所以可以在节点N11或N12中长时间地保持初始化电位。
[0275] 如上所述，可以提供包括通态电流大的晶体管的半导体装置。或者，可以提供包括关态电流小的晶体管的半导体装置。或者，可以抑制电特性变动而实现具有稳定的电特性及高可靠性的半导体装置。
[0276] 下面，说明半导体装置600的详细结构。另外，以下，在没有特别的记载的情况下，晶体管500的详细结构也参照晶体管200的详细结构的说明。
[0277] 如图21A及图22A所示，导电体203在沟道宽度方向上延伸，被用作对导电体205施加电位的布线。另外，导电体203优选填埋于绝缘体212中。
[0278] 导电体205以与氧化物230及导电体260重叠的方式配置。另外，优选导电体205以与导电体203的顶面接触的方式设置。另外，导电体205优选填埋于绝缘体214及绝缘体216中。
[0279] 在此，导电体260有时被用作第一栅电极(也称为前栅极)。导电体205有时被用作第二栅电极(也称为背栅极)。在此情况下，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管200的阈值电压。尤其是，通过对导电体205供应负电位，可以使晶体管200的阈值电压大于0V且可以减小关态电流。因此，与不对导电体205施加负电位时相比，在对导电体205施加负电位的情况下，可以减小对导电体260供应的电位为0V时的漏极电流。
[0280] 另外，通过在导电体203上设置导电体205，可以适当地设定被用作第一栅电极的导电体260与被用作布线的导电体203之间的距离。就是说，当在导电体203和导电体260之间设置绝缘体214及绝缘体216等时，可以降低导电体203和导电体260之间的寄生电容，可以提高导电体203和导电体260之间的绝缘耐压。
[0281] 通过降低导电体203和导电体260之间的寄生电容，可以提高晶体管200的开关速度，而可以实现具有高频率特性的晶体管。此外，通过提高导电体203和导电体260之间的绝缘耐压，可以提高晶体管200的可靠性。因此，绝缘体214及绝缘体216的厚度优选大。此外，导电体203的延伸方向不局限于此，例如也可以在晶体管200的沟道长度方向上延伸。
[0282] 如图21A所示，导电体205与氧化物230及导电体260重叠。另外，导电体205优选比氧化物230中的区域234大。尤其是，如图22A所示，导电体205优选延伸到与沟道宽度方向交叉的氧化物230中的区域234的端部的外侧的区域。就是说，优选在氧化物230的沟道宽度方向的侧面之外的区域中，导电体205和导电体260隔着绝缘体重叠。
[0283] 当具有上述结构时，在对导电体260及导电体205供应电位的情况下，从导电体260产生的电场和从导电体205产生的电场连接，可以电围绕形成在氧化物230中的沟道形成区域。
[0284] 就是说，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕区域234的沟道形成区域。在本说明书中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
[0285] 在导电体205中，以与绝缘体214及绝缘体216的开口的内壁接触的方式形成有第一导电体，其内侧形成有第二导电体。在此，第一导电体及第二导电体的顶面的高度与绝缘体216的顶面的高度可以大致相同。注意，在晶体管200中层叠有导电体205的第一导电体和导电体205的第二导电体，但是本发明不局限于此。例如，导电体205可以具有单层结构，也可以具有三层以上的叠层结构。
[0286] 在此，作为导电体205或者导电体203的第一导电体优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
[0287] 通过使导电体205或导电体203的第一导电体具有抑制氧的扩散的功能，可以防止因导电体205或导电体203的第二导电体氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，优选使用钽、氮化钽、钌或氧化钌等。因此，导电体205或导电体203的第一导电体可以为上述导电材料的单层或叠层。由此，可以抑制氢、水等杂质经过导电体203及导电体205扩散到晶体管200一侧。
[0288] 作为导电体205的第二导电体，优选使用以钨、铜或铝为主要成分的导电材料。在附图中，导电体205的第二导电体具有单层结构，但是也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
[0289] 导电体203的第二导电体因为被用作布线所以优选使用具有比导电体205的第二导电体高的导电性的导电体。例如，可以使用以铜或铝为主要成分的导电材料。导电体203的第二导电体也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
[0290] 尤其是，作为导电体203优选使用铜。因为铜的电阻低，所以优选用于布线等。另一方面，铜容易扩散，因此有时铜扩散到氧化物230而导致晶体管200的电特性降低。于是，例如，作为绝缘体214使用铜透过性低的氧化铝或氧化铪等材料，可以抑制铜扩散。
[0291] 不需要必须设置导电体205、绝缘体214及绝缘体216。在此情况下，导电体203的一部分可以被用作第二栅电极。
[0292] 绝缘体210及绝缘体214优选被用作抑制水或氢等杂质从衬底一侧进入晶体管200的阻挡绝缘膜。因此，作为绝缘体210及绝缘体214优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)的绝缘材料。另外，可以在绝缘体280上设置与绝缘体210或绝缘体214同样的用作阻挡绝缘膜的绝缘体。由此，可以抑制水或氢等杂质从绝缘体280的上方混入晶体管200。
[0293] 例如，优选的是，作为绝缘体210使用氧化铝等，作为绝缘体214使用氮化硅等。由此，可以由绝缘体210及绝缘体214抑制氢、水等杂质从衬底一侧扩散到晶体管200一侧。此外，可以由绝缘体210及绝缘体214抑制绝缘体224等中的氧扩散到衬底一侧。
[0294] 此外，通过在导电体203上层叠导电体205，可以在导电体203与导电体205之间设置绝缘体214。在此，即使作为导电体203的第二导电体使用铜等容易扩散的金属，通过作为绝缘体214设置氮化硅等也可以抑制该金属扩散到绝缘体214上方的层。
[0295] 被用作层间膜的绝缘体212、绝缘体216及绝缘体280的介电常数优选比绝缘体210或绝缘体214低。通过将介电常数较低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
[0296] 作为绝缘体212、绝缘体216及绝缘体280，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等绝缘体的单层或叠层。或者，例如也可以对这些绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对这些绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
[0297] 绝缘体220、绝缘体222及绝缘体224被用作栅极绝缘体。另外，与绝缘体224同样，设置在晶体管500的绝缘体524也被用作栅极绝缘体。注意，在本实施方式中，绝缘体224和绝缘体524被分离，但是绝缘体224与绝缘体524也可以互相连接。
[0298] 在此，作为接触于氧化物230的绝缘体224优选使用包含超过化学计量组成的氧的绝缘体。换言之，优选在绝缘体224中形成有过剩氧区域。通过以与氧化物230接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物230中的氧缺陷，从而可以提高晶体管200的可靠性。
[0299] 具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal Desorption Spectroscopy：热脱附谱)分析中换算为氧分子的氧的脱离量为1.0×1018molecules/cm3以上，优选为1.0×1019molecules/cm3以上，进一步优选为2.0×1019molecules/cm3以上，或者
20 3
3.0×10 molecules/cm以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
20 3
3.0×10 molecules/cm以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
[0300] 当绝缘体224具有过剩氧区域时，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
[0301] 通过使绝缘体222具有抑制氧的扩散的功能，绝缘体224所包括的过剩氧区域的氧可以高效地供应给氧化物230而不扩散到绝缘体220一侧。另外，可以抑制导电体205与绝缘体224所包括的过剩氧区域的氧起反应。
[0302] 作为绝缘体222，例如优选使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
[0303] 尤其是，优选使用包含铝和铪中的一方或双方的氧化物的绝缘体，该绝缘体是具有抑制杂质及氧等的扩散的功能(不容易使上述杂质及上述氧透过)的绝缘材料。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放或氢等杂质从晶体管200的周围部进入氧化物230的层。
[0304] 或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
[0305] 绝缘体220优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。另外，通过将high-k材料的绝缘体与氧化硅或者氧氮化硅组合，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体220。
[0306] 绝缘体220、绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。
[0307] 氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。当在氧化物230b之下设置有氧化物230a时，可以防止杂质从形成在氧化物230a下的结构物扩散到氧化物230b。当在氧化物230b之上设置有氧化物230c时，可以防止杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
[0308] 另外，氧化物230优选具有各金属原子的原子个数比互不相同的氧化物的叠层结构。具体而言，用于氧化物230a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子个数比。另外，用于氧化物230a的金属氧化物中的相对于In元素的M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
[0309] 优选的是，使氧化物230a及氧化物230c的导带底的能量高于氧化物230b的导带底的能量。换言之，氧化物230a及氧化物230c的电子亲和势优选小于氧化物230b的电子亲和势。
[0310] 在此，在氧化物230a、氧化物230b及氧化物230c的接合部中，导带底平缓地变化。换言之，氧化物230a、氧化物230b及氧化物230c的接合部的导带底连续地变化或者连续地接合。为此，优选降低形成在氧化物230a与氧化物230b的界面以及氧化物230b与氧化物
230c的界面的混合层的缺陷态密度。
230c的界面的混合层的缺陷态密度。
[0311] 具体而言，通过使氧化物230a与氧化物230b、以及氧化物230b与氧化物230c除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物230b为In-Ga-Zn氧化物的情况下，作为氧化物230a及氧化物230c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
[0312] 此时，载流子的主要路径为氧化物230b。通过使氧化物230a及氧化物230c具有上述结构，可以降低氧化物230a与氧化物230b的界面及氧化物230b与氧化物230c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，晶体管200可以得到高通态电流。
[0313] 氧化物230包括区域231、区域232及区域234。优选的是，区域231的至少一部分包括与绝缘体273相邻的区域。另外，区域232至少包括与绝缘体275重叠的区域。
[0314] 当晶体管200成为导通状态时，区域231a或区域231b被用作源区域或漏区域。另一方面，区域234的至少一部分被用作沟道形成区域。当在区域231与区域234之间设置有区域232时，可以增大晶体管200的通态电流且可以减小晶体管200的非导通时的泄漏电流(关态电流)。
[0315] 通过在晶体管200中设置区域232可以防止在被用作源区域及漏区域的区域231与形成沟道的区域234之间形成高电阻区域，而可以增高晶体管的通态电流及迁移率。当包括区域232时，在沟道长度方向上源区域及漏区域不与第一栅电极(导电体260)重叠，由此可以抑制在两者之间形成不需要的电容。另外，当包括区域232时，可以减小非导通时的泄漏电流。
[0316] 因此，通过适当地选择各区域的范围，可以容易地提供具有符合电路设计要求的电特性的晶体管。可以使晶体管200的关态电流小使晶体管500的通态电流大。
[0317] 作为氧化物230优选使用被用作氧化物半导体的金属氧化物。例如，作为成为区域234的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
[0318] 由于使用氧化物半导体的晶体管在非导通状态下的泄漏电流极小，所以可以提供一种功耗低的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
[0319] 绝缘体250被用作栅极绝缘体。绝缘体250优选以与氧化物230c的顶面接触的方式配置。绝缘体250优选使用通过加热释放氧的绝缘体形成。例如，可以使用如下氧化物膜：在热脱附谱分析(TDS分析)中，该氧化物膜的换算为氧分子的氧的脱离量为1.0×1018molecules/cm3以上，优选为1.0×1019molecules/cm3以上，进一步优选为2.0×
1019molecules/cm3以上或3.0×1020molecules/cm3以上。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下的范围内。
1019molecules/cm3以上或3.0×1020molecules/cm3以上。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下的范围内。
[0320] 具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
[0321] 通过作为绝缘体250以与氧化物230c的顶面接触的方式设置因加热而释放氧的绝缘体，可以高效地从绝缘体250对氧化物230b的区域234供应氧。与绝缘体224同样，优选绝缘体250中的水或氢等杂质的浓度得到降低。绝缘体250的厚度优选为1nm以上且20nm以下。
[0322] 另外，为了将绝缘体250所包含的过剩氧高效地供应到氧化物230，也可以设置金属氧化物252。因此，金属氧化物252优选抑制从绝缘体250的氧扩散。通过设置抑制氧的扩散的金属氧化物252，从绝缘体250到导电体260的过剩氧的扩散得到抑制。换言之，可以抑制供应到氧化物230的过剩氧的减少。另外，可以抑制因过剩氧导致的导电体260的氧化。
[0323] 另外，金属氧化物252可以被用作第一栅电极的一部分。例如，可以将可用作氧化物230的氧化物半导体用作金属氧化物252。在此情况下，通过利用溅射法形成导电体260，可以降低金属氧化物252的电阻值使其变为导电体。可以将其称为OC(Oxide Conductor)电极。
[0324] 另外，金属氧化物252有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为金属氧化物252优选使用作为相对介电常数高的high-k材料的金属氧化物。通过采用该叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
[0325] 虽然示出晶体管200中的金属氧化物252是单层的结构，但是也可以采用两层以上的叠层结构。例如，可以将被用作栅电极的一部分的金属氧化物与被用作栅极绝缘体的一部分的金属氧化物层叠。
[0326] 当将金属氧化物252用作栅电极时，可以在不减弱来自导电体260的电场的影响的情况下提高晶体管200的通态电流。另外，当将金属氧化物252用作栅极绝缘膜时，通过利用绝缘体250及金属氧化物252的物理厚度保持导电体260与氧化物230之间的距离，可以抑制导电体260与氧化物230之间的泄漏电流。由此，通过设置绝缘体250及金属氧化物252的叠层结构，可以容易调节导电体260与氧化物230之间的物理距离及从导电体260施加到氧化物230的电场强度。
[0327] 具体而言，可以通过使可用于氧化物230的氧化物半导体低电阻化来将其用作金属氧化物252。或者，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
[0328] 尤其是，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的加热处理中不容易晶化，所以是优选的。注意，金属氧化物252不是必需的构成要素，可以根据所需的晶体管特性适当地设计。
[0329] 被用作第一栅电极的导电体260包括导电体260a及导电体260a上的导电体260b。与导电体205的第一导电体同样，导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等)的扩散的功能的导电材料。
[0330] 当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250及金属氧化物252所包含的过剩氧使导电体260b氧化而导致导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。
[0331] 另外，作为导电体260b优选使用以钨、铜或铝为主要成分的导电材料。另外，由于导电体260被用作布线，所以优选使用导电性高的导电体。例如，作为导电体260b可以使用以钨、铜或铝为主要成分的导电材料。另外，导电体260b可以具有叠层结构，例如可以具有钛、氮化钛与上述导电材料的叠层。
[0332] 如图22A所示，当导电体205延伸到氧化物230的与沟道宽度交叉的端部的外侧的区域时，导电体260优选在该区域隔着绝缘体250与导电体205重叠。就是说，在氧化物230的侧面的外侧的区域，优选由导电体205、绝缘体250和导电体260形成叠层结构。
[0333] 当具有上述结构时，在对导电体260及导电体205供应电位的情况下，从导电体260产生的电场和从导电体205产生的电场连接，可以覆盖形成在氧化物230中的沟道形成区域。
[0334] 就是说，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕区域234的沟道形成区域。
[0335] 另外，可以在导电体260b上设置被用作阻挡膜的绝缘体270。作为绝缘体270优选使用具有抑制水或氢等杂质及氧的透过的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。由此，可以防止导电体260因来自绝缘体270的上方的氧而氧化。另外，可以抑制来自绝缘体270的上方的水或氢等杂质通过导电体260及绝缘体250进入氧化物230中。
[0336] 优选在绝缘体270上配置被用作硬掩模的绝缘体271。通过设置绝缘体271，可以以使导电体260的侧面与衬底表面大致垂直的方式对导电体260进行加工，具体而言，可以使导电体260的侧面与衬底表面所形成的角度为75度以上且100度以下，优选为80度以上且95度以下。通过将导电体260加工为上述形状，可以将随后形成的绝缘体275形成为所希望的形状。
[0337] 另外，也可以通过作为绝缘体271使用抑制水或氢等杂质及氧的透过的功能的绝缘材料，来将绝缘体271兼作用阻挡膜。在此情况下，也可以不设置绝缘体270。
[0338] 被用作缓冲层的绝缘体275以与氧化物230c的侧面、绝缘体250的侧面、金属氧化物252的侧面、导电体260的侧面、绝缘体270的侧面及绝缘体271的侧面接触的方式设置。
[0339] 例如，绝缘体275优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，由于氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅、具有空孔的氧化硅可以在后面的工序中容易地形成过剩氧区域，所以是优选的。
[0340] 另外，绝缘体275优选包含过剩氧区域。通过作为绝缘体275使用加热时释放氧的绝缘体并以与氧化物230c及绝缘体250接触的方式设置，可以高效地从绝缘体250对氧化物230b的区域234供应氧。此外，优选减少绝缘体275中的水或氢等杂质的浓度。
[0341] 作为绝缘体130优选使用相对介电常数大的绝缘体，可以使用可用于绝缘体222等的绝缘体。例如，可以使用包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体优选使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。另外，绝缘体130可以具有叠层结构，例如，可以具有从氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪和包含铝及铪的氧化物(铝酸铪)等中选择两个以上的叠层结构。例如，优选通过利用ALD法依次形成氧化铪、氧化铝及氧化铪，来形成叠层结构。氧化铪及氧化铝的膜的厚度分别为0.5nm以上且5nm以下。通过采用这种叠层结构，可以形成电容值大且泄漏电流小的电容器100。
[0342] 如图21A所示，在俯视图中绝缘体130的侧面与导电体110的侧面及导电体120的侧面对齐，但是不局限于此。例如，也可以不对绝缘体130进行图案化并由绝缘体130覆盖晶体管200及晶体管500。
[0343] 作为导电体120，优选使用以钨、铜或铝为主要成分的导电材料。此外，虽然未图示，但是导电体120也可以为叠层结构，例如可以为钛、氮化钛与上述导电材料的叠层。
[0344] 绝缘体273至少设置在层242、绝缘体275、层542、层575及导电体120上。通过利用溅射法形成绝缘体273，可以在绝缘体275及绝缘体575中形成过剩氧区域。由此可以将氧从该过剩氧区域供应到氧化物230及氧化物530中。另外，通过在氧化物230的层242及氧化物530的层542上形成绝缘体273，可以将氧化物230及氧化物530中的氢抽出到绝缘体273。
[0345] 例如，作为绝缘体273，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
[0346] 尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。
[0347] 另外，在绝缘体273上设置绝缘体274。作为绝缘体274优选使用具有阻挡性且氢浓度得到降低的膜。例如，作为绝缘体274优选使用氮氧化硅、氮化硅、添加有氟的氧化硅等。通过设置具有阻挡性的绝缘体273及具有阻挡性的绝缘体274，可以抑制杂质从层间膜等其他结构物扩散到晶体管200。
[0348] 优选在绝缘体274上形成被用作层间膜的绝缘体280。与绝缘体224等同样，优选绝缘体280中的水或氢等杂质的浓度得到降低。此外，也可以在绝缘体280上形成与绝缘体210同样的绝缘体。通过利用溅射法形成该绝缘体，可以减少绝缘体280的杂质。
[0349] 另外，在形成在绝缘体280、绝缘体274及绝缘体273的开口中配置导电体240a、导电体240b、导电体540a及导电体540b。导电体240a及导电体240b以隔着导电体260彼此对置的方式设置。导电体540a及导电体540b以隔着导电体560彼此对置的方式设置。另外，导电体240a、导电体240b、导电体540a、导电体540b的顶面的高度可以与绝缘体280的顶面位于同一平面上。
[0350] 另外，以与绝缘体280、绝缘体274及绝缘体273的开口的内壁接触的方式形成有导电体240a。氧化物230的区域231a位于该开口的底部的至少一部分，导电体240a与区域231a接触。绝缘体540a、导电体540b也是同样的。
[0351] 在此，如图23所示，导电体240a优选与氧化物230的侧面接触。尤其优选的是导电体240a与氧化物230的与沟道宽度方向交叉的侧面(A7一侧的侧面和A8一侧的侧面)中的一个或两个重叠。另外，也可以采用导电体240a与氧化物230的与沟道长度方向交叉的侧面(A1一侧或A2一侧)重叠的结构。如此，通过使导电体240a与将成为源区域或漏区域的区域231以及氧化物230的侧面重叠，可以在不增加导电体240a与晶体管200的接触部的投影面积的情况下增大接触部的接触面积，而降低导电体240a与晶体管200的接触电阻。由此，可以在实现晶体管的源电极及漏电极的微型化的同时增高通态电流。同样地，优选的是，与将成为氧化物230的源区域或漏区域的区域231接触的导电体110接触于氧化物230及层242。
另外，导电体540a、导电体540b也是同样的。
另外，导电体540a、导电体540b也是同样的。
[0352] 导电体240a、导电体240b、导电体540a及导电体540b优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体240a、导电体240b、导电体540a及导电体540b也可以具有叠层结构。
[0353] 在此，例如，在绝缘体280、绝缘体274及绝缘体273中形成开口时，有时氧化物230中的区域231的低电阻区域被去除而露出没被低电阻化的氧化物230。在此情况下，作为用于导电体240中的与氧化物230接触的导电体(以下，也称为导电体240的第一导电体)，优选使用金属膜或者包含金属元素的氮化膜或包含金属元素的氧化膜。换言之，当没被低电阻化的氧化物230与导电体240的第一导电体接触时，金属化合物或氧化物230中形成氧缺陷，氧化物230的区域231被低电阻化。因此，通过降低与导电体240的第一导电体接触的氧化物230的电阻，可以降低氧化物230与导电体240的接触电阻。因此，导电体240的第一导电体例如优选包含铝、钌、钛、钽和钨等金属元素。导电体540也可以采用同样的结构。
[0354] 当作为导电体240及导电体540采用叠层结构时，作为与绝缘体280、绝缘体274及绝缘体273接触的导电体优选与导电体205的第一导电体等同样地使用具有抑制水或氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。具有抑制水或氢等杂质的透过的功能的导电材料可以是单层或叠层。通过使用该导电材料，可以防止水或氢等杂质从绝缘体280的上方的层通过导电体240及导电体540进入氧化物230及氧化物530。
[0355] 虽然未图示，但是可以以与导电体240及导电体540的顶面接触的方式配置被用作布线的导电体。被用作布线的导电体优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体可以具有叠层结构，例如，可以具有钛、氮化钛与上述导电材料的叠层结构。另外，与导电体203等同样，该导电体可以填埋于绝缘体的开口中。
[0356] 〈半导体装置的构成材料〉以下，说明可用于半导体装置的构成材料。以下，在没有特别的记载的情况下，作为可用于晶体管200的构成材料使用可用于晶体管500的构成材料。
[0357] 以下示出的构成材料可以通过溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或原子层沉积(ALD：Atomic Layer Deposition)法等形成。
[0358] 注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma Enhanced CVD)法、利用热量的热CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
[0359] 通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为在热CVD法中不使用等离子体，所以能够抑制对被处理物造成的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述因暴露于等离子体而造成的损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
[0360] 另外，ALD法也是能够抑制对被处理物造成的等离子体损伤的成膜方法。由此，可以获得缺陷少的膜。ALD法中使用的前驱物有时包含碳等杂质。因此，利用ALD法形成的膜有时与利用其它的成膜方法形成的膜相比包含更多的碳等杂质。另外，杂质的定量可以利用X射线光电子能谱(XPS：X-ray Photoelectron Spectroscopy)测定。
[0361] 不同于从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的形成方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，通过ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于形成覆盖纵横比高的开口部的表面的膜。但是，ALD法的成膜速度比较慢，所以有时优选与成膜速度快的CVD法等其他成膜方法组合而使用。
[0362] CVD法或ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法或ALD法时，可以通过一边形成膜一边改变源气体的流量比来形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜时，因为不需要传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以缩短成膜时间。因此，有时可以提高半导体装置的生产率。
[0364] 在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，通过该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，在抗蚀剂上直接进行写入，所以不需要上述抗蚀剂曝光用掩模。另外，作为去除抗蚀剂掩模的方法，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
[0365] 或者，可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。在使用硬掩模的情况下，可以通过如下方法形成硬掩模：在上述构成材料上形成成为硬掩模的绝缘膜或导电膜，在该绝缘膜或导电膜上形成抗蚀剂掩模，将硬掩模材料蚀刻成所希望的形状。上述构成材料的蚀刻可以在去除抗蚀剂掩模后进行，也可以在不去除抗蚀剂掩模的状态下进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在对上述构成材料进行蚀刻后通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
[0366] 作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置可以采用如下结构：对平行平板型电极中的一个施加高频电力；对平行平板型电极中的一个电极施加多个不同的高频电力；对平行平板型电极的各个施加相同的高频电力；
或者对各个平行平板型电极施加频率不同的高频电力。此外，也可以使用包括高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
或者对各个平行平板型电极施加频率不同的高频电力。此外，也可以使用包括高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
[0367] 〈〈衬底〉〉作为形成晶体管200及晶体管500的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
[0368] 此外，作为衬底也可以使用柔性衬底。作为在柔性衬底上设置晶体管的方法，也可以举出如下方法：在非柔性衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底上。在此情况下，优选在非柔性衬底与晶体管之间设置剥离层。另外，衬底也可以具有伸缩性。此外，衬底可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底例如包括具有如下厚度的区域：5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下。通过将衬底形成得薄，可以实现包括晶体管的半导体装置的轻量化。另外，通过将衬底形成得薄，即便在使用玻璃等的情况下也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底上的半导体装置受到的冲击等。即，可以提供一种耐久性高的半导体装置。
[0369] 作为柔性衬底，例如可以使用金属、合金、树脂或玻璃或者其纤维等。此外，作为衬底，也可以使用包含纤维的薄片、薄膜或箔等。柔性衬底的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。作为柔性衬底，例如使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸等。尤其是芳族聚酰胺的线性膨胀系数较低，因此适用于柔性衬底。
[0370] 〈〈绝缘体〉〉作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
[0371] 例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
[0372] 作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
[0373] 作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
[0374] 另外，尤其是，氧化硅及氧氮化硅具有热稳定性。因此，例如通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸等。例如，通过组合氧化硅及氧氮化硅与相对介电常数较高的绝缘体，可以实现具有热稳定性且相对介电常数高的叠层结构。
[0375] 通过使用具有抑制氢等杂质及氧的透过的功能的绝缘体围绕使用氧化物半导体的晶体管，能够使晶体管的电特性稳定。
[0376] 作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
[0377] 例如，作为绝缘体273，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
[0378] 尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。另外，氧化铪的阻挡性比氧化铝低，但是通过增加其厚度，可以提高阻挡性。因此，通过调节氧化铪的厚度，可以适当地调节氢及氮的添加量。
[0379] 例如，被用作栅极绝缘体的一部分的绝缘体224及绝缘体250优选为包含过剩氧区域的绝缘体。例如，通过将包含过剩氧区域的氧化硅或者氧氮化硅接触于氧化物230，可以填补氧化物230所包含的氧缺陷。
[0380] 另外，例如，作为被用作栅极绝缘体的一部分的绝缘体222，可以使用包含铝、铪和镓中的一种或多种的氧化物的绝缘体。尤其是，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。
[0381] 例如，作为绝缘体220，优选使用具有热稳定性的氧化硅或氧氮化硅。通过使栅极绝缘体为具有热稳定性的膜与相对介电常数高的膜的叠层结构，可以在保持物理厚度的同时减少栅极绝缘体的等效氧化物厚度(EOT)。
[0382] 通过采用上述叠层结构，可以提高通态电流，而无需减少来自栅电极的电场的影响。另外，通过利用栅极绝缘体的物理厚度，来保持栅电极与形成沟道的区域之间的距离，由此可以抑制栅电极与沟道形成区域之间的泄漏电流。
[0383] 绝缘体212、绝缘体216、绝缘体271、绝缘体275及绝缘体280优选包括相对介电常数低的绝缘体。例如，上述绝缘体优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，上述绝缘体优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅与树脂的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸等。
[0384] 作为绝缘体210、绝缘体214、绝缘体270及绝缘体273，可以使用具有抑制氢等杂质及氧的透过的功能的绝缘体。作为绝缘体270及绝缘体273，例如可以使用氧化铝、氧化铪、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
[0385] 〈〈导电体〉〉作为导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟和钌等的金属元素中的一种以上的材料。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
[0386] 另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
[0387] 此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
[0388] 尤其是，作为被用作栅电极的导电体，优选使用包含氧及包含在形成沟道的金属氧化物中的金属元素的导电材料。或者，也可以使用包含上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。或者，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。或者，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
[0389] 作为导电体260、导电体203、导电体205及导电体240优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟和钌等的金属元素中的一种以上的材料。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
[0390] 〈〈金属氧化物〉〉作为氧化物230，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于本发明的氧化物230的金属氧化物。
[0391] 金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
[0392] 在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
[0393] 在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[0394] [金属氧化物的构成]以下，对可用于在本发明的一个实施方式中公开的晶体管的CAC(Cloud-Aligned
Composite)-OS的构成进行说明。
Composite)-OS的构成进行说明。
[0395] 在本说明书等中，有时记载为CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
[0396] CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
[0397] 此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
[0398] 此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
[0399] 此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该构成中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
[0401] [金属氧化物的结构]氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxide
semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
[0402] CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
[0403] 虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
[0404] CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
[0405] CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
[0406] 在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。
[0407] a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
[0408] 氧化物半导体(金属氧化物)具有各种结构及各种特性。能够用于本发明的一个实施方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[0409] [具有金属氧化物的晶体管]接着，说明将上述金属氧化物用于晶体管的沟道形成区域的情况。
[0410] 通过将上述金属氧化物用于晶体管的沟道形成区域，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
[0411] 另外，优选将载流子密度低的金属氧化物用于晶体管。在要降低金属氧化物膜的载流子密度的情况下，可以降低金属氧化物膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，金属氧化物中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于
1×1010/cm3，且为1×10-9/cm3以上。
1×1010/cm3，且为1×10-9/cm3以上。
[0412] 此外，高纯度本征或实质上高纯度本征的金属氧化物膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
[0413] 此外，被金属氧化物的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样工作。因此，在陷阱态密度高的金属氧化物中具有沟道形成区域的晶体管的电特性有时不稳定。
[0414] 因此，为了使晶体管的电特性稳定，减少金属氧化物中的杂质浓度是有效的。为了减少金属氧化物中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[0415] [杂质]在此，说明金属氧化物中的各杂质的影响。
[0416] 在金属氧化物包含第14族元素之一的硅或碳时，在金属氧化物中形成缺陷能级。因此，将金属氧化物中或金属氧化物的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
[0417] 另外，当金属氧化物包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，作为沟道形成区域使用包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选减少金属氧化物中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的金属氧化物中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×
1016atoms/cm3以下。
1016atoms/cm3以下。
[0418] 当金属氧化物包含氮时，容易产生作为载流子的电子，使载流子密度增高，而n型化。其结果是，在将包含氮的金属氧化物用于沟道形成区域的晶体管容易具有常开启特性。因此，在该金属氧化物中，优选尽可能地减少沟道形成区域中的氮。例如，利用SIMS测得的金属氧化物中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×
1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
[0419] 包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧缺陷。当氢进入该氧缺陷时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，作为沟道形成区域使用包含氢的金属氧化物的晶体管容易具有常开启特性。由此，优选尽可能减少金属氧化物中的氢。具体而20 3
言，在金属氧化物中，将利用SIMS测得的氢浓度设定为低于1×10 atoms/cm ，优选低于1×
1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
言，在金属氧化物中，将利用SIMS测得的氢浓度设定为低于1×10 atoms/cm ，优选低于1×
1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
[0420] 通过将杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
[0421] 根据本发明的一个实施方式，可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个实施方式，可以提供一种关态电流小的半导体装置。另外，根据本发明的一个实施方式，可以提供一种通态电流大的半导体装置。另外，根据本发明的一个实施方式，可以提供一种可靠性高的半导体装置。根据本发明的一个实施方式，可以提供一种可以实现微型化或高集成化的半导体装置。此外，根据本发明的一个实施方式，可以提供一种功耗小的半导体装置。另外，根据本发明的一个实施方式，可以提供一种生产率高的半导体装置。
[0422] 注意，本实施方式所示的构成、结构、方法等的至少一部分可以与本说明书所记载的其他实施方式所示的构成、结构、方法等适当地组合而实施。
[0423] (实施方式3)在本实施方式中，示出组装有根据本发明的一个实施方式的半导体装置10的电子构件及电子设备的一个例子。
[0424] 〈电子构件〉使用图25A及图25B说明组装有半导体装置10的电子构件的例子。
[0425] 图25A所示的电子构件7000是IC芯片，包括导线及电路部。电子构件7000例如安装于印刷电路板7002。通过组合多个这样的IC芯片并使其在印刷电路板7002上彼此电连接，完成安装有电子构件的衬底(安装衬底7004)。
[0426] 在电子构件7000的电路部中例如叠层有衬底7031、层7032、层7033。
[0427] 在作为衬底7031使用硅等半导体衬底的情况下，也可以在衬底7031上形成CPU(中央处理器，Central Processing Unit)等集成电路，然后在其上形成包括OS晶体管的层7032。
[0428] 层7032包括上述实施方式所示的OS晶体管。例如，可以将读出放大器电路60、驱动电路80、主放大器81、输入输出电路82等设置在层7032中。
[0429] 层7033包括多个存储单元MC。作为该存储单元MC，例如可以使用利用DOSRAM(注册商标)等OS晶体管的存储单元(以下称为OS存储器)。
[0430] 由于OS存储器可以与其他半导体元件层叠地设置，所以可以使电子构件7000小型化。OS晶体管在关闭状态时的泄漏电流(关态电流)极小，因此能够制造刷新期间长且功耗小的存储器。就是说，可以降低电子构件7000的功耗。
[0431] 上述OS存储器也可以设置在层7032中而不设置在层7033中。由此，可以缩短IC芯片的制造工程。
[0432] 除了OS存储器以外，层7033还可以设置有ReRAM(Resistive Random Access Memory：电阻随机存取存储器)、MRAM(Magnetoresistive Random Access Memory：磁阻随机存取存储器)、PRAM(Phase change RAM：相变随机存取存储器)、FeRAM(Ferroelectric RAM：铁电随机存取存储器)等存储器。
[0433] 虽然在图25A中作为电子构件7000的封装采用QFP(Quad Flat Package：四侧引脚扁平封装)，但是封装的方式不局限于此。
[0435] 电子构件7400包括固定图像传感器芯片7451的封装衬底7411、透镜盖7421以及透镜7435等。另外，在封装衬底7411与图像传感器芯片7451之间也设置有具有摄像装置的驱动电路及信号转换电路等功能的IC芯片7490。由此，形成SiP(System in Package：系统封装)。
[0436] 连接盘(land)7441与电极焊盘7461电连接，电极焊盘7461由引线7471与图像传感器芯片7451或IC芯片7490电连接。注意，为了示出电子构件7400的内部，在图25B中，省略透镜盖7421及透镜7435的一部分。
[0437] 在图像传感器芯片7451的电路部中例如层叠有衬底7031、层7032、层7033、层7034。
[0438] 关于衬底7031、层7032、层7033的详细说明，援用上述电子构件7000的说明。
[0439] 层7034包括受光元件。作为该受光元件，例如可以使用光电转换层中含有硒类材料的pn结合型光电二极管等。使用硒类材料的光电转换元件对可见光具有高外部量子效率，所以可以实现高灵敏度的光传感器。
[0440] 硒类材料可以用于p型半导体。作为硒类材料可以使用单晶硒及多晶硒等结晶性硒、非晶硒、铜、铟、硒的化合物(CIS)或者铜、铟、镓、硒的化合物(CIGS)等。
[0441] 上述pn结合型光电二极管的n型半导体优选由带隙宽且对可见光具有透光性的材料形成。例如，可以使用锌氧化物、镓氧化物、铟氧化物、锡氧化物或者上述物质混在一起的氧化物等。
[0442] 另外，作为层7034所包括的受光元件也可以使用利用p型硅半导体和n型硅半导体的pn结合型光电二极管。另外，也可以使用在p型硅半导体和n型硅半导体之间设置i型硅半导体的pin结合型光电二极管。
[0443] 上述使用硅的光电二极管可以由单晶硅形成。此时，层7033及层7034优选通过贴合工序进行电连接。另外，上述使用硅的光电二极管也可以由非晶硅、微晶硅、多晶硅等的薄膜形成。
[0444] 〈电子设备〉接着，使用图26A及图26B以及图27说明包括上述电子构件的电子设备的例子。
[0445] 图26A所示的机器人2100包括运算装置2110、照度传感器2101、麦克风2102、上部照相机2103、扬声器2104、显示器2105、下部照相机2106、障碍物传感器2107及移动机构2108。
[0446] 上述电子构件可以用于机器人2100中的运算装置2110、照度传感器2101、上部照相机2103、显示器2105、下部照相机2106、障碍物传感器2107等。
[0447] 麦克风2102具有检测使用者的声音及周围的声音等的功能。另外，扬声器2104具有发出声音的功能。机器人2100可以使用麦克风2102及扬声器2104与使用者交流。
[0448] 显示器2105具有显示各种信息的功能。机器人2100可以将使用者所希望的信息显示在显示器2105上。显示器2105可以安装有触摸面板。
[0449] 上部照相机2103及下部照相机2106具有对机器人2100的周围环境进行摄像的功能。另外，障碍物传感器2107可以检测机器人2100使用移动机构2108移动时的前方的障碍物的有无。机器人2100可以使用上部照相机2103、下部照相机2106及障碍物传感器2107认知周囲环境而安全地移动。
[0450] 图26B示出在用彼此不同的语言说话的多个人之间交流时使用便携式信息终端2130进行同声传译的情况。
[0451] 便携式信息终端2130包括麦克风及扬声器等，具有识别使用者的声音并将其翻译成对方的语言的功能。上述电子构件可以用于便携式信息终端2130的运算装置。
[0452] 另外，在图26B中，使用者戴便携式型麦克风2131。便携式型麦克风2131具有无线通信功能，可以将所检测的声音发送到便携式信息终端2130。
[0453] 图27是示出扫地机器人的例子的示意图。
[0454] 扫地机器人5100包括顶面上的显示器5101及侧面上的多个照相机5102、刷子5103及操作按钮5104等。虽然未图示，但是扫地机器人5100的底面设置有轮胎和吸入口等。此外，扫地机器人5100还包括红外线传感器、超音波传感器、加速度传感器、压电传感器、光传感器、陀螺仪传感器等各种传感器。另外，扫地机器人5100包括无线通信单元。
[0455] 上述电子构件可以用于照相机5102。
[0456] 扫地机器人5100可以自动行走，检测垃圾5120，可以从底面的吸入口吸引垃圾。
[0457] 另外，扫地机器人5100对照相机5102所拍摄的图像进行分析，可以判断墙壁、家具或台阶等障碍物的有无。另外，在通过图像分析检测布线等可能会绕在刷子5103上的物体的情况下，可以停止刷子5103的旋转。
[0458] 可以在显示器5101上显示电池的剩余电量和所吸引的垃圾的量等。另外，也可以在显示器5101上显示扫地机器人5100的行走路径。另外，显示器5101可以包括触摸面板并可以将操作按钮5104显示在显示器5101上。
[0459] 扫地机器人5100可以与智能手机等便携式信息终端5140互相通信。照相机5102所拍摄的图像可以显示在便携式信息终端5140上。因此，扫地机器人5100的拥有者在出门时也可以知道房间的情况。
[0460] 另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。符号说明
[0461] ASW1：模拟开关，ASW4：模拟开关，BL_1：布线，BL_2：布线，C0：电容器，C11：电容器，C12：电容器，E0：电位，E1：电位，E2：电位，E2-E0：电位差，E2-E1：电位差，GBL_1：布线，GBL_2：布线，IN1：输入端子，IN2：输入端子，OUT1：输出端子，OUT2：输出端子，MC_1：存储单元，MC_2：存储单元，N11：节点，N12：节点，OS1：晶体管，OS2：晶体管，PL1：布线，PL2：布线，PL3：
布线，R11：电阻元件，R12：电阻元件，SA1：读出放大器，SA2：读出放大器，SW1：开关，SW4：开关，T1：期间，T2：期间，T3：期间，T4：期间，Vbl1：电位，Vbl2：电位，Vn11：电位，Vn12：电位，WL_1：布线，WL_2：布线，10：半导体装置，21：晶体管，22：晶体管，23：晶体管，24：晶体管，25：
晶体管，26：晶体管，27：晶体管，28：晶体管，29：晶体管，31：晶体管，32：晶体管，33：晶体管，
34：晶体管，35：晶体管，38：晶体管，41：晶体管，42：晶体管，43：晶体管，44：晶体管，45：晶体管，46：晶体管，60：读出放大器电路，62：放大器电路，63：开关电路，64：预充电电路，65：放大器电路，66：放大器电路，70：单元阵列，80：驱动电路，81：主放大器，82：输入输出电路，
100：电容器，110：导电体，120：导电体，130：绝缘体，200：晶体管，203：导电体，205：导电体，
210：绝缘体，212：绝缘体，214：绝缘体，216：绝缘体，220：绝缘体，222：绝缘体，224：绝缘体，
230：氧化物，230a：氧化物，230b：氧化物，230c：氧化物，231：区域，231a：区域，231b：区域，
232：区域，232a：区域，232b：区域，234：区域，239：区域，240：导电体，240a：导电体，240b：导电体，242：层，250：绝缘体，252：金属氧化物，260：导电体，260a：导电体，260b：导电体，270：
绝缘体，271：绝缘体，273：绝缘体，274：绝缘体，275：绝缘体，280：绝缘体，500：晶体管，503：
导电体，505：导电体，524：绝缘体，530：氧化物，530a：氧化物，530b：氧化物，530c：氧化物，
540：导电体，540a：导电体，540b：导电体，542：层，550：绝缘体，552：金属氧化物，560：导电体，560a：导电体，560b：导电体，570：绝缘体，571：绝缘体，575：绝缘体，600：半导体装置，
2100：机器人，2101：照度传感器，2102：麦克风，2103：上部照相机，2104：扬声器，2105：显示器，2106：下部照相机，2107：障碍物传感器，2108：移动机构，2110：运算装置，2130：便携式信息终端，2131：便携式型麦克风，5100：扫地机器人，5101：显示器，5102：照相机，5103：刷子，5104：操作按钮，5120：垃圾，5140：便携式信息终端，7000：电子构件，7002：印刷电路板，
7004：安装衬底，7031：衬底，7032：层，7033：层，7034：层，7400：电子构件，7411：封装衬底，
7421：透镜盖，7435：透镜，7441：连接盘，7451：图像传感器芯片，7461：电极焊盘，7471：引线，7490：IC芯片。
本申请基于2017年8月24日提交到日本专利局的日本专利申请No.2017-161320，通过引用将其完整内容并入在此。
布线，R11：电阻元件，R12：电阻元件，SA1：读出放大器，SA2：读出放大器，SW1：开关，SW4：开关，T1：期间，T2：期间，T3：期间，T4：期间，Vbl1：电位，Vbl2：电位，Vn11：电位，Vn12：电位，WL_1：布线，WL_2：布线，10：半导体装置，21：晶体管，22：晶体管，23：晶体管，24：晶体管，25：
晶体管，26：晶体管，27：晶体管，28：晶体管，29：晶体管，31：晶体管，32：晶体管，33：晶体管，
34：晶体管，35：晶体管，38：晶体管，41：晶体管，42：晶体管，43：晶体管，44：晶体管，45：晶体管，46：晶体管，60：读出放大器电路，62：放大器电路，63：开关电路，64：预充电电路，65：放大器电路，66：放大器电路，70：单元阵列，80：驱动电路，81：主放大器，82：输入输出电路，
100：电容器，110：导电体，120：导电体，130：绝缘体，200：晶体管，203：导电体，205：导电体，
210：绝缘体，212：绝缘体，214：绝缘体，216：绝缘体，220：绝缘体，222：绝缘体，224：绝缘体，
230：氧化物，230a：氧化物，230b：氧化物，230c：氧化物，231：区域，231a：区域，231b：区域，
232：区域，232a：区域，232b：区域，234：区域，239：区域，240：导电体，240a：导电体，240b：导电体，242：层，250：绝缘体，252：金属氧化物，260：导电体，260a：导电体，260b：导电体，270：
绝缘体，271：绝缘体，273：绝缘体，274：绝缘体，275：绝缘体，280：绝缘体，500：晶体管，503：
导电体，505：导电体，524：绝缘体，530：氧化物，530a：氧化物，530b：氧化物，530c：氧化物，
540：导电体，540a：导电体，540b：导电体，542：层，550：绝缘体，552：金属氧化物，560：导电体，560a：导电体，560b：导电体，570：绝缘体，571：绝缘体，575：绝缘体，600：半导体装置，
2100：机器人，2101：照度传感器，2102：麦克风，2103：上部照相机，2104：扬声器，2105：显示器，2106：下部照相机，2107：障碍物传感器，2108：移动机构，2110：运算装置，2130：便携式信息终端，2131：便携式型麦克风，5100：扫地机器人，5101：显示器，5102：照相机，5103：刷子，5104：操作按钮，5120：垃圾，5140：便携式信息终端，7000：电子构件，7002：印刷电路板，
7004：安装衬底，7031：衬底，7032：层，7033：层，7034：层，7400：电子构件，7411：封装衬底，
7421：透镜盖，7435：透镜，7441：连接盘，7451：图像传感器芯片，7461：电极焊盘，7471：引线，7490：IC芯片。
本申请基于2017年8月24日提交到日本专利局的日本专利申请No.2017-161320，通过引用将其完整内容并入在此。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 调亮调色的LED驱动电路 | 2020-05-08 | 962 |
| 控制电路 | 2020-05-08 | 385 |
| 电路系统 | 2020-05-08 | 666 |
| 负载驱动电路 | 2020-05-08 | 346 |
| 一种频率启动电路 | 2020-05-08 | 403 |
| 一种具有振荡限幅功能的晶体振荡器电路 | 2020-05-11 | 426 |
| 锁存电路 | 2020-05-08 | 971 |
| 一种读写控制电路和存储器 | 2020-05-08 | 923 |
| 具有离散增益之电压时间转换器 | 2020-05-08 | 701 |
| 双边延时电路 | 2020-05-08 | 619 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
QQ群二维码
意见反馈
意见反馈