技术领域
[0001] 本
发明属于集成
电路技术领域，具体涉及一种数字控制宽范围时钟占空比调整系统。
背景技术
[0002] 随着通信技术和集成电路工艺的不断发展，信息传输量的要求也随之不断提高，并行传输严重影响了传输速度，串行通信技术成为高速电路
接口的主流技术，而串行通信技术需要高速时钟数据，从而芯片工作速度也持续提高，一方面更高的速率要求系统需要满足更苛刻的时序，时钟的性能成为系统性能的
瓶颈；另一方面速率越高设计难度越大。为了避免上述问题，半速率结构应运而生，它可以将时钟速率减半，利用多
相位来实现高速数据传输。这样虽然降低了时钟速率，但是却也引入了新的问题：时钟的占空比成为一个比较重要的性能指标，高速时钟的占空比抖动会严重影响系统性能，使系统工作不稳定。而时钟占空比调整电路，能有效改善这个问题。
[0003]
现有技术中调节时钟占空比的常用方法有如下两种：
[0004] 第一种，参阅图1，如中华人民共和国
专利(CN107612529 A)介绍的占空比调整反馈环路，差分时钟
信号的前向通路由时钟驱动单元和时钟整形单元构成，输出差分
时钟信号经过积分器检测时钟占空比后，在通过线型
电压转换单元作为调节电路，输出反馈与时钟驱动单元的输出上，用于调整输出时钟的占空比。具体地，电路
框图如图1所示，该专利的占空比调整环路全部由模拟电路实现，虽然可在一定范围内纠正占空比，使其保持在50％左右，但由于模拟环路的特性限制，调整范围较小，功耗较大，且环路中的积分器和线性电压转换单元会引入一定的失调电压，系统的调整
精度也不理想。
[0005] 第二种，参阅图2，如美国专利(US6320438)介绍的占空比调整电路也是一个全部由模拟电路构成的反馈环路，时钟信号在经过最后一级驱动输出后，通过
电阻电容构成的
滤波器将时钟的占空比信息转换为直流电压后，与一个基准电压作比较，经过误差
放大器输出一个模拟电压反馈到时钟前向通路中的时钟驱动单元上，控制驱动单元的上端和下端的电阻负载，最终实现占空比调整。该专利提出的占空比调整环路也是利用模拟反馈环路调整占空比，其调整范围有限且功耗偏大，环路中误差放大器本身会引入失调电压，且与固定的电压VDD/2比较，实际情况下即使时钟占空比为准确的50％，其经过低通滤波后的电压也可能与VDD/2有微小的差距，这都会造成系统调整精度不高的问题。
发明内容
[0006] 针对现有技术中存在的
缺陷，本发明的目的是提供一种数字控制宽范围时钟占空比调整系统既可提高占空比调整范围，且不增加系统功耗，还能提高调整精度。
[0007] 为达到以上目的，本发明采用的技术方案是：一种数字控制宽范围时钟占空比调整系统，包括：以全摆幅的
数字信号形式传输的差分时钟
输入信号clkinp和clkinn、由数字逻辑单元CMOS
反相器和占空比调整电路构成的前向通路、分别和输出时钟信号clkoutp和clkoutn以及占空比调整电路连接的反馈环路；
[0008] 第一反相器输入端连接输入信号clkinp，输出端和第反三相器输出端、第四反相器输入端都连接值占空比调整电路输入端；第二反相器输入端连接输入信号clkinn，输出端和第三反相器输入端、第四反相器输出端都连接值占空比调整电路输入端；
[0009] 第五反相器输入端连接占空比调整电路输出端，输出端和第七反相器输出端、第八反相器输入端都连接到第六反相器输入端；第六反相器输出输出端时钟信号clkoutp；第九反相器输入端连接占空比调整电路输出端，输出端和第七反相器输入端、第八反相器输出端都连接到第十反相器输入端；第十反相器输出输出端时钟信号clkoutn。
[0010] 进一步的，所述占空比调整电路包括第十一反相器和至少两个以二进制或线性的形式
叠加的占空比调整单元，配合
控制信号pu
，pn实现占空比调整；[0011] 第十一反相器输入端和所有的占空比调整单元的输入都连接到IN，CMOS反相器第十一反相器和所有的占空比调整单元的输出都连接到OUT。
[0012] 进一步的，所述占空比调整单元包括：
[0013] 第一晶体管MP1源极接电源，栅极接数字信号pu信号，漏极接第二晶体管MP2源极；第二晶体管MP2漏极接第四晶体管MN2漏极输出为占空比调整过的时钟信号；第二晶体管MP2栅极接第四晶体管MN2栅极连接输入时钟信号IN；第三晶体管MN1栅端接数字信号pn信号，漏极接第四晶体管MN2源极，源极接地。
[0014] 进一步的，所述占空比调整单元包括：
[0015] 第一晶体管MP1源极接电源，栅极接数字信号IN信号，漏极接第二晶体管MP2源极；第二晶体管MP2漏极接第四晶体管MN2漏极输出为占空比调整过的时钟信号；第二晶体管MP2栅极接连接输入时钟信号pu信号；第四晶体管MN2栅极连接输入时钟信号pn信号，源极接第三晶体管MN1漏极；第三晶体管MN1栅端接数字信号IN信号，源极接地。
[0016] 进一步的，第一晶体管MP1、第二晶体管MP2为PMOS管，第三晶体管MN1和第四晶体管MN2为NMOS管。
[0017] 进一步的，所述反馈环路包括由占空比检测电路，误差消除电路，
采样锁存电路和误差校正逻辑；
[0018] 占空比检测电路采用RC
低通滤波器结构将差分时钟信号的占空比信息转换为差分直流电压并将其输出至误差消除电路；
[0019] 误差消除电路采用
开关电容
运算放大器结构，在误差消除相位阶段，输入端选通共模电压存储失调电压，在放大阶段输入端选通差分直流电压，将差分电压放大后输出至采样锁存电路；
[0020] 采样锁存电路采集前一级的差分输出，并将其转换为数字逻辑信号送入误差校正逻辑；
[0021] 误差校正逻辑将前一级的
输出信号累积运算后输出多比特数字信号，最终控制占空比调整电路调整差分时钟的占空比。
[0022] 进一步的，所述占空比检测电路为一阶RC低通滤波器或多级RC低通滤波器级联。
[0023] 本发明的效果在于，本发明提供的系统整个环路采用数字控制，大大减低了系统功耗，且数控的占空比调整电路可实现更宽的调整范围。环路中采用的误差消除电路不仅能消除芯片工艺本身带来的失调电压，还采用全差分结构，进一步提高了系统调整精度。
附图说明
[0024] 图1为现有技术中一种时钟占空比调整电路的结构示意图；
[0025] 图2为现有技术中另一种时钟占空比调整电路的结构示意图；
[0026] 图3为本发明提供的一种数字控制宽范围时钟占空比调整系统的结构示意图；
[0027] 图4为本发明提供的占空比调整电路原理图；
[0028] 图5为本发明提供的占空比调整单元一
实施例的结构示意图；
[0029] 图6为本发明提供的占空比调整单元一实施例的占空比调整
波形示意图；
[0030] 图7为本发明提供的占空比调整单元另一实施例的占空比调整波形示意图；
[0031] 图8为本发明提供的占空比调整单元另一实施例的结构示意图；
[0032] 图9为本发明中占空比检测电路，误差消除与采样锁存器实施例的结构示意图。
具体实施方式
[0033] 为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本发明保护的范围。
[0034] 参阅图3，图3为本发明提供的一种数字控制宽范围时钟占空比调整系统的结构示意图。本发明提供的一种数字控制宽范围时钟占空比调整系统包括：以全摆幅的数字信号形式传输的差分时钟输入信号clkinp和clkinn、由数字逻辑单元CMOS反相器和占空比调整电路1构成的前向通路、分别和输出时钟信号clkoutp和clkoutn以及占空比调整电路1连接的反馈环路。具体的连接关系如下：
[0035] 第一反相器11输入端连接输入信号clkinp，输出端和第三反相器13输出端、第四反相器14输入端都连接值占空比调整电路输入端；第二反相器12输入端连接输入信号clkinn，输出端和第三反相器13输入端、第反四相器14输出端都连接值占空比调整电路1输入端。
[0036] 第五反相器15输入端连接占空比调整电路1输出端，输出端和第七反相器17输出端、第八反相器18输入端都连接到第六反相器16输入端；第六反相器16输出输出端时钟信号clkoutp；第九反相器19输入端连接占空比调整电路1输出端，输出端和第七反相器17输入端、第八反相器18输出端都连接到第十反相器20输入端；第十反相器20输出输出端时钟信号clkoutn。
[0037] 参阅图4，所述占空比调整电路包括第十一反相器21和至少两个以二进制或线性的形式叠加的占空比调整单元22，配合控制信号pu，pn实现占空比调整。具体的连接关系如下：
[0038] 第十一反相器21输入端和所有的占空比调整单元22的输入都连接到IN，第十一反相器21和所有的占空比调整单元22的输出都连接到OUT。还需要说明的是各占空比调整单元22的尺寸可以不相同。
[0039] 本发明提出的占空比调整电路的调整范围由所有占空比调整单元总的尺寸和第十一反相器21的尺寸决定，比例越大，占空比调整范围越大，远大于模拟电路类型的占空比调整电路。本发明提出的占空比调整电路1的调整精度由最小的占空比调整单元22尺寸决定，最小的占空比调整单元22尺寸越小，调整精度越高。
[0040] 优选的，第十一反相器21为前向CMOS反相器。
[0041] 在本发明中占空比调整单元有两种连接方式。参阅图5，在一个具体的实施例中，占空比调整单元22包括：
[0042] 第一晶体管MP1源极接电源，栅极接数字信号pu信号，漏极接第二晶体管MP2源极；第二晶体管MP2漏极接第四晶体管MN2漏极输出为占空比调整过的时钟信号；第二晶体管MP2栅极接第四晶体管MN2栅极连接输入时钟信号IN；第三晶体管MN1栅端接数字信号pn信号，漏极接第四晶体管MN2源极，源极接地。
[0043] 当输入时钟IN的占空比偏大时，pn为低电平关关断第三晶体管MN1通路，pu为低电平打开第一晶体管MP1通路，占空比调整单元22增强了上拉能
力，能增加输出时钟的占空比。具体原理示意如图6所示，当输入时钟占空比时钟偏离50％时(大于50％如曲线1)，如果没有图5所示的占空比调整单元22，输出的时钟波形就如曲线2所示，如果有了占空比调整单元22的作用，pn为低电平关断第三晶体管MN1通路，pu为低电平打开第一晶体管MP1通路，当输入时钟为低电平时，占空比调整单元的第一晶体管MP1，第二晶体管MP2打开，增强拉向电源的能力，输出时钟的占空比得到改善，增加占空比调整单元的个数可以将输出时钟的占空比调整到50％。
[0044] 当输入时钟IN的占空比偏小时，pu为高电平关断第一晶体管MP1通路，pn为高电平打开第三晶体管MN1通路，占空比调整单元增强了输出时钟的下拉能力，能降低输出时钟的占空比。具体原理示意如图7所示，当输入时钟占空比时钟偏离50％时(小于50％如曲线4)，如果没有图5所示的占空比调整单元，输出的时钟波形就如曲线5所示，如果有了占空比调整单元的做用，pu为高电平关断第一晶体管MP1通路，pn为高电平关打开第三晶体管MN1通路，当输入时钟为高电平时，占空比调整单元的第三晶体管MN1，第四晶体管MN2打开，增强拉向地的能力，输出时钟的占空比得到改善，增加占空比调整单元的个数可以将输出时钟的占空比调整到50％。
[0045] 参阅图8，在另一个具体的实施例中，占空比调整单元包括：
[0046] 第一晶体管MP1源极接电源，栅极接数字信号IN信号，漏极接第二晶体管MP2源极；第二晶体管MP2漏极接第四晶体管MN2漏极输出为占空比调整过的时钟信号；第二晶体管MP2栅极接连接输入时钟信号pu信号；第四晶体管MN2栅极连接输入时钟信号pn信号，源极接第三晶体管MN1漏极；第三晶体管MN1栅端接数字信号IN信号，源极接地。
[0047] 需要说明的是，在上述两个实施例中，第一晶体管MP1、第二晶体管MP2为PMOS管，第三晶体管MN1和第四晶体管MN2为NMOS管。
[0048] 本发明中前向通路全部由数字逻辑单元CMOS反相器和占空比调整电路构成，占空比调整电路由多位数字控制实现，差分时钟信号以全摆幅的数字信号形式传输，不仅可以提高占空比调整范围，还不增加系统功耗。
[0049] 参阅图3和9，反馈环路包括由占空比检测电路2，误差消除电路3，采样锁存电路4和误差校正逻辑5。
[0050] 占空比检测电路2采用RC低通滤波器结构将差分时钟信号的占空比信息转换为差分直流电压并将其输出至误差消除电路。占空比检测电路2不仅仅限于图9中的一阶RC低通滤波器，在其他实施例中还可以是多级RC低通滤波器级联。
[0051] 误差消除电路3采用开关电容运算放大器结构，与前一级交流耦合，配合6个开关两个时钟相位实现消除失调和放大输入差分电压。在误差消除相位阶段，输入端选通共模电压存储失调电压；在放大阶段，开关S2闭合，输入端选通差分直流电压，将差分电压放大后输出至采样锁存电路；
[0052] 采样锁存电路4采集前一级的差分输出，并将其转换为数字逻辑信号送入误差校正逻辑。具体的，利用采样时钟的上升沿采样输入
差分信号，当输入差分信号大于零时，输出高电平，当输入差分信号小于零时，输出低电平。
[0053] 误差校正逻辑5将前一级的输出信号累积运算后输出多比特数字信号，最终控制占空比调整电路调整差分时钟的占空比。具体的，误差校正逻辑的对采样锁存电路的输出进行处理，输出多比特数字控制信号pu
，pn，控制前向通路的占空比调整电路。根据采样锁存电路的输出电平，误差校正逻辑电路在经过累积后输出多比特数字控制信号pu，pn。当输出占空比偏大时，采样锁存器输出高电平，pn增加，占空比调整电路打开更多的第三晶体管MN1，第四晶体管MN2通路，从而降低输出时钟信号的占空比。
当输出占空比偏小时，pu增加，占空比调整电路打开更多的第一晶体管MP1，第二晶体管MP2通路，从而增加输出时钟信号的占空比。还需要说明的是，误差校正逻辑5可以用一阶或多阶数字滤波器实现或者数字逻辑单元搭建实现。
[0054] 如图3所示，整个占空比调整系统的具体原理为：当输出时钟的占空比偏大，即clkoutp占空比大于50％，clkoutn占空比小于50％时，占空比检测电路首先将clkoutp与clkoutn的占空比信息分别转换为直流电压vp1，vn1，此时，vp1大于vn1。然后误差放大器放大差分输入信号vp1，vn1并输出差分放大信号vp2，vn2。接着采样锁存电路采样差分输入，输出单端数字逻辑电平，此时result为高。最后，误差逻辑累积result状态，并增加pn，占空比调整电路打开更多的第三晶体管MN1，第四晶体管MN2通路，降低输出时钟信号clkoutp的占空比。如果输出时钟信号clkoutp的占空比仍然大于50％，环路继续增加pn，占空比调整电路打开更多的第三晶体管MN1，第四晶体管MN2通路，直至输出时钟信号clkoutp的占空比逼近50％，最终误差范围不超过最小占空比调整单元的调整精度。同理，当输出时钟的占空比偏小，即clkoutp占空比小于50％，clkoutn占空比大于50％时，占空比检测电路首先将clkoutp与clkoutn的占空比信息分别转换为直流电压vp1，vn1，此时，vp1小于vn1。然后误差放大器放大差分输入信号vp1，vn1并输出差分放大信号vp2，vn2。接着采样锁存电路采样差分输入，输出单端数字逻辑电平，此时result为低。最后，误差逻辑累积result状态，并增加pu，占空比调整电路打开更多的第一晶体管MP1，第二晶体管MP2通路，增加输出时钟信号clkoutp的占空比。如果输出时钟信号clkoutp的占空比仍然小于
50％，环路继续增加pu，占空比调整电路打开更多的第一晶体管MP1，第二晶体管MP2通路，直至输出时钟信号clkoutp的占空比逼近50％，最终误差范围不超过最小占空比调整单元的调整精度。整个占空比调整系统的调整范围由所有占空比调整单元总的尺寸和前向CMOS反相器的尺寸决定，调整精度等于总的调整范围与总的调整步数之比，若整个调整范围为+/-20％，占空比调整由N+1比特数字信号二进制控制，则调整精度为百分之40/2N+1。
[0055] 区别于现有技术，本发明提供的一种数字控制宽范围时钟占空比调整系统，前向通路全部由数字逻辑单元CMOS反相器和占空比调整电路构成，占空比调整电路由多位数字控制实现，差分时钟信号以全摆幅的数字信号形式传输，可以提高占空比调整范围，且不增加系统功耗。反馈环路由占空比检测电路，误差消除电路，采样锁存电路和误差校正逻辑构成，占空比检测电路将差分时钟信号的占空比信息转换为差分直流电压并将其输出至误差消除电路，误差消除电路将差分电压放大后输出至采样锁存电路。采样锁存电路采集差分输入，并将其转换为数字逻辑信号送入误差校正逻辑，误差校正逻辑将前一级的输出信号累积运算后输出多比特数字信号，控制占空比调整电路调整差分时钟的占空比。可实现更宽的调整范围。环路中采用的误差消除电路不仅能消除芯片工艺本身带来的失调电压，还采用全差分结构，进一步提高了系统调整精度。
[0056] 本领域技术人员应该明白，本发明的系统并不限于具体实施方式中所述的实施例，上面的具体描述只是为了解释本发明的目的，并非用于限制本发明。本领域技术人员根据本发明的技术方案得出其他的实施方式，同样属于本发明的技术创新范围，本发明的保护范围由
权利要求及其等同物限定。
