I/O接口延迟时间测试电路
阅读：961发布：2020-05-08
专利汇可以提供I/O接口延迟时间测试电路专利检索，专利查询，专利分析的服务。并且一种I/O 接口 延迟时间测试 电路 ，包括：第一检测器以及第二检测器，I/O包括数据输出端口以及数据输入端口，其中：第一检测器，第一输入端与数据输出端口的输入端耦接，第二输入端与数据输出端口的输出端耦接，输出端适于输出第一检测 信号 ；第一检测器适于检测数据输出端口输入上升沿时的时延；第二检测器，第一输入端与数据输出端口的输入端耦接，第二输入端与数据输出端口的输出端耦接，输出端适于输出第二检测信号；第二检测器适于检测数据输出端口输入上升沿时的时延。上述方案能够提高测量得到的I/O接口的时延精确度。，下面是I/O接口延迟时间测试电路专利的具体信息内容。
1.一种I/O接口延迟时间测试电路，其特征在于，包括：第一检测器以及第二检测器，所述I/O包括数据输出端口以及数据输入端口，其中：
所述第一检测器，第一输入端与所述数据输出端口的输入端耦接，第二输入端与所述数据输出端口的输出端耦接，输出端适于输出第一检测信号；所述第一检测器适于检测所述数据输出端口输入上升沿时的时延，当所述第一检测器的第一输入端输入高电平且所述第一检测器的第二输入端输入低电平时，所述第一检测信号为高电平信号；
所述第二检测器，第一输入端与所述数据输出端口的输入端耦接，第二输入端与所述数据输出端口的输出端耦接，输出端适于输出第二检测信号；所述第二检测器适于检测所述数据输出端口输入下降沿时的时延，当所述第二检测器的第一输入端输入低电平且所述第二检测器的第二输入端输入高电平时，所述第二检测信号为高电平信号。
2.如权利要求1所述的I/O接口延迟时间测试电路，其特征在于，所述第一检测器包括：
第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一反相器以及第二反相器，其中：
所述第一PMOS管，源极与预设的电压源耦接，栅极与自身的漏极以及所述第二PMOS管的栅极耦接，漏极与所述第一NMOS管的漏极耦接；
所述第二PMOS管，源极与所述电压源耦接，漏极与所述第二NMOS管的漏极耦接；
所述第一NMOS管，栅极与所述第一反相器的输出端耦接，源极与所述第三NMOS管的漏极耦接；
所述第二NMOS管，栅极与所述第一反相器的输入端耦接，源极与所述第三NMOS管的漏极耦接；
所述第三NMOS管，栅极与所述第二反相器的输入端耦接，源极与地耦接；
所述第四NMOS管，栅极与所述第二反相器的输出端耦接，源极与地耦接，漏极与所述第二PMOS管的漏极以及所述第二NMOS管的漏极耦接；所述第四NMOS管的漏极为所述第一检测器的输出端；
所述第一反相器，输入端为所述第一检测器的第二输入端；
所述第二反相器，输入端为所述第一检测器的第一输入端。
3.如权利要求1所述的I/O接口延迟时间测试电路，其特征在于，所述第二检测器包括：
第三反相器、第四反相器、第五NMOS管以及第六NMOS管，其中：
所述第三反相器，输入端为所述第二检测器的第一输入端，输出端与所述第五NMOS管的漏极耦接；
所述第五NMOS管，栅极与所述第四反相器的输入端耦接，源极与所述第六NMOS管的漏极耦接；所述第五NMOS管的源极为所述第二检测器的输出端；
所述第六NMOS管，栅极与所述第四反相器的输出端耦接，源极与地耦接；
所述第四反相器，输入端为所述第二检测器的第二输入端。
4.如权利要求3所述的I/O接口延迟时间测试电路，其特征在于，所述第五NMOS管的衬底与所述第六NMOS管的源极耦接。
5.如权利要求1所述的I/O接口延迟时间测试电路，其特征在于，还包括：第一缓冲器，输入端与所述第一检测器的输出端耦接，适于对所述第一检测信号进行缓冲处理并输出。
6.如权利要求5所述的I/O接口延迟时间测试电路，其特征在于，还包括：第二缓冲器，输入端与所述第二检测器的输出端耦接，适于对所述第二检测器的输出端的输出信号进行缓冲处理并输出。
7.如权利要求1所述的I/O接口延迟时间测试电路，其特征在于，还包括：第三检测器以及第四检测器，其中：
所述第三检测器，第一输入端与所述数据输入端口的输入端耦接，第二输入端与所述数据输入端口的输出端耦接，输出端适于输出第三检测信号；所述第三检测器适于检测所述数据输入端口输入上升沿时的时延，当所述第三检测器的第一输入端输入高电平且所述第三检测器的第二输入端输入低电平时，所述第三检测信号为高电平信号；
所述第四检测器，第一输入端与所述数据输入端口的输入端耦接，第二输入端与所述数据输入端口的输出端耦接，输出端适于输出第四检测信号；所述第四检测器适于检测所述数据输入端口输入下降沿时的时延，当所述第四检测器的第一输入端输入低电平且所述第四检测器的第二输入端输入高电平时，所述第四检测信号为高电平信号。
8.如权利要求7所述的I/O接口延迟时间测试电路，其特征在于，所述第三检测器包括：
第三PMOS管、第四PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五反相器以及第六反相器，其中：
所述第三PMOS管，源极与预设的电压源耦接，栅极与自身的漏极以及所述第四PMOS管的栅极耦接，漏极与所述第七NMOS管的漏极耦接；
所述第四PMOS管，源极与所述电压源耦接，漏极与所述第八NMOS管的漏极耦接；
所述第七NMOS管，栅极与所述第五反相器的输出端耦接，源极与所述第九NMOS管的漏极耦接；
所述第八NMOS管，栅极与所述第五反相器的输入端耦接，源极与所述第九NMOS管的漏极耦接；
所述第九NMOS管，栅极与所述第六反相器的输入端耦接，源极与地耦接；
所述第十NMOS管，栅极与所述第六反相器的输出端耦接，源极与地耦接，漏极与所述第四PMOS管的漏极以及所述第八NMOS管的漏极耦接；所述第十NMOS管的漏极为所述第三检测器的输出端；
所述第五反相器，输入端为所述第三检测器的第二输入端；
所述第六反相器，输入端为所述第三检测器的第一输入端。
9.如权利要求7所述的I/O接口延迟时间测试电路，其特征在于，所述第四检测器包括：
第七反相器、第八反相器、第十一NMOS管以及第十二NMOS管，其中：
所述第七反相器，输入端为所述第四检测器的第一输入端，输出端与所述第十一NMOS管的漏极耦接；
所述第十一NMOS管，栅极与所述第八反相器的输入端耦接，源极与所述第十二NMOS管的漏极耦接；所述第十一NMOS管的源极为所述第四检测器的输出端；
所述第十二NMOS管，栅极与所述第八反相器的输出端耦接，源极与地耦接；所述第八反相器，输入端为所述第四检测器的第二输入端。
10.如权利要求9所述的I/O接口延迟时间测试电路，其特征在于，所述第十一NMOS管的衬底与所述第十二NMOS管的源极耦接。
11.如权利要求7所述的I/O接口延迟时间测试电路，其特征在于，还包括：第三缓冲器，输入端与所述第三检测器的输出端耦接，适于对所述第三检测信号进行缓冲处理并输出。
12.如权利要求11所述的I/O接口延迟时间测试电路，其特征在于，还包括：第四缓冲器，输入端与所述第四检测器的输出端耦接，适于对所述第四检测信号进行缓冲处理并输出。
I/O接口延迟时间测试电路
技术领域
[0001] 本发明涉及电路领域，尤其涉及一种I/O接口延迟时间测试电路。
背景技术
[0002] 在对I/O接口进行测试时，需要测试I/O接口的时延，也即分别测试I/O接口的数据输出端口的时延以及数据输入端口的时延。然而由于I/O接口的输入信号对应的电压幅值与输出信号对应的电压幅值差距较大，因此I/O接口的数据输出端口的时延以及数据输入端口的时延通常无法直接测试得到。
[0003] 现有技术中，一种获取I/O接口的时延的方法，是通过两条独立路径将数据输出端口的输出信号与数据输入端口的输出信号独立开，并对输入信号对应的电压幅值或输出信号对应的电压幅值进行调整，以获取I/O接口的时延。然而，在对电压幅值进行调整的过程中，引入了额外的延迟，导致获取到的I/O接口的时延精确度较差。
[0004] 现有的获取I/O接口的时延的方法，获取到的I/O接口的时延精确度较差。
发明内容
[0005] 本发明实施例解决的是如何提高I/O接口的时延的技术问题。
[0006] 为解决上述技术问题，本发明实施例提供一种I/O接口延迟时间测试电路，包括：第一检测器以及第二检测器，所述I/O包括数据输出端口以及数据输入端口，其中：所述第一检测器，第一输入端与所述数据输出端口的输入端耦接，第二输入端与所述数据输出端口的输出端耦接，输出端适于输出第一检测信号；所述第一检测器适于检测所述数据输出端口输入上升沿时的时延，当所述第一检测器的第一输入端输入高电平且所述第一检测器的第二输入端输入低电平时，所述第一检测信号为高电平信号；所述第二检测器，第一输入端与所述数据输出端口的输入端耦接，第二输入端与所述数据输出端口的输出端耦接，输出端适于输出第二检测信号；所述第二检测器适于检测所述数据输出端口输入下降沿时的时延，当所述第二检测器的第一输入端输入低电平且所述第二检测器的第二输入端输入高电平时，所述第二检测信号为高电平信号。
[0007] 可选的，所述第一检测器包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一反相器以及第二反相器，其中：所述第一PMOS管，源极与预设的电压源耦接，栅极与自身的漏极以及所述第二PMOS管的栅极耦接，漏极与所述第一NMOS管的漏极耦接；所述第二PMOS管，源极与所述电压源耦接，漏极与所述第二NMOS管的漏极耦接；所述第一NMOS管，栅极与所述第一反相器的输出端耦接，源极与所述第三NMOS管的漏极耦接；所述第二NMOS管，栅极与所述第一反相器的输入端耦接，源极与所述第三NMOS管的漏极耦接；所述第三NMOS管，栅极与所述第二反相器的输入端耦接，源极与地耦接；所述第四NMOS管，栅极与所述第二反相器的输出端耦接，源极与地耦接；，漏极与所述第二PMOS管的漏极以及所述第二NMOS管的漏极耦接；所述第四NMOS管的漏极为所述第一检测器的输出端；所述第一反相器，输入端为所述第一检测器的第二输入端；所述第二反相器，输入端为所述第一检测器的第一输入端。
[0008] 可选的，所述I/O接口延迟时间测试电路，还包括：第一缓冲器，输入端与所述第一检测器的输出端耦接，适于对所述第一检测信号进行缓冲处理并输出。
[0009] 可选的，所述第二检测器包括：第三反相器、第四反相器、第五NMOS管以及第六NMOS管，其中：所述第三反相器，输入端为所述第二检测器的第一输入端，输出端与所述第五NMOS管的漏极耦接；所述第五NMOS管，栅极与所述第四反相器的输入端耦接，源极与所述第六NMOS管的漏极耦接；所述第五NMOS管的源极为所述第二检测器的输出端；所述第六NMOS管，栅极与所述第四反相器的输出端耦接，源极与地耦接；所述第四反相器，输入端为所述第二检测器的第二输入端。
[0010] 可选的，所述第五NMOS管的衬底与所述第六NMOS管的源极耦接。
[0011] 可选的，所述I/O接口延迟时间测试电路，还包括：第二缓冲器，输入端与所述第二检测器的输出端耦接，适于对所述第二检测器的输出端的输出信号进行缓冲处理并输出。
[0012] 可选的，所述I/O接口延迟时间测试电路，还包括：第三检测器以及第四检测器，其中：所述第三检测器，第一输入端与所述数据输入端口的输入端耦接，第二输入端与所述数据输入端口的输出端耦接，输出端适于输出第三检测信号；所述第三检测器适于检测所述数据输入端口输入上升沿时的时延，当所述第三检测器的第一输入端输入高电平且所述第三检测器的第二输入端输入低电平时，所述第三检测信号为高电平信号；所述第四检测器，第一输入端与所述数据输入端口的输入端耦接，第二输入端与所述数据输入端口的输出端耦接，输出端适于输出第四检测信号；所述第四检测器适于检测所述数据输入端口输入下降沿时的时延，当所述第四检测器的第一输入端输入低电平且所述第四检测器的第二输入端输入高电平时，所述第四检测信号为高电平信号。
[0013] 可选的，所述第三检测器包括：第三PMOS管、第四PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五反相器以及第六反相器，其中：所述第三PMOS管，源极与预设的电压源耦接，栅极与自身的漏极以及所述第四PMOS管的栅极耦接，漏极与所述第七NMOS管的漏极耦接；所述第四PMOS管，源极与所述电压源耦接，漏极与所述第八NMOS管的漏极耦接；所述第七NMOS管，栅极与所述第五反相器的输出端耦接，源极与所述第九NMOS管的漏极耦接；所述第八NMOS管，栅极与所述第五反相器的输入端耦接，源极与所述第九NMOS管的漏极耦接；所述第九NMOS管，栅极与所述第六反相器的输入端耦接，源极与地耦接；所述第十NMOS管，栅极与所述第六反相器的输出端耦接，源极与地耦接；，漏极与所述第四PMOS管的漏极以及所述第八NMOS管的漏极耦接；所述第十NMOS管的漏极为所述第三检测器的输出端；所述第五反相器，输入端为所述第三检测器的第二输入端；所述第六反相器，输入端为所述第三检测器的第一输入端。
[0014] 可选的，所述I/O接口延迟时间测试电路，还包括：第三缓冲器，输入端与所述第三检测器的输出端耦接，适于对所述第三检测信号进行缓冲处理并输出。
[0015] 可选的，所述第四检测器包括：第七反相器、第八反相器、第十一NMOS管以及第十二NMOS管，其中：所述第七反相器，输入端为所述第四检测器的第一输入端，输出端与所述第十一NMOS管的漏极耦接；所述第十一NMOS管，栅极与所述第八反相器的输入端耦接，源极与所述第十二NMOS管的漏极耦接；所述第十一NMOS管的源极为所述第四检测器的输出端；所述第十二NMOS管，栅极与所述第八反相器的输出端耦接，源极与地耦接；所述第八反相器，输入端为所述第四检测器的第二输入端。
[0016] 可选的，所述第十一NMOS管的衬底与所述第十二NMOS管的源极耦接。
[0017] 可选的，所述I/O接口延迟时间测试电路，还包括：第四缓冲器，输入端与所述第四检测器的输出端耦接，适于对所述第四检测信号进行缓冲处理并输出。
[0018] 与现有技术相比，本发明实施例的技术方案具有以下有益效果：
[0019] 第一检测器的第一输入端与数据输出端口的输入端耦接，第二输入端与数据输出端口的输出端耦接。当第一检测器的第一输入端输入高电平且第一检测器的第二输入端输入低电平时，第一检测信号为高电平信号。由于I/O接口的数据输出端口具有一定的延迟，因此，当第一检测器的第一输入端输入信号跳变为高电平时，第一检测器的第二输入端仍输入低电平信号，此时，第一检测信号从低电平跳变至高电平并维持。当第一检测器的第二输入端输入信号跳变为高电平时，第一检测信号从高电平跳变至低电平，第一检测器的输出高电平信号的时长即为数据输出端口上升沿对应的时延。相应地，通过第二检测器即可获取数据输出端口下降沿对应的时延。因此，上述技术方案能够准确地获取数据输出端口的时延。
[0021] 图1是本发明实施例中的一种I/O接口延迟时间测试电路的结构示意图；
[0022] 图2是本发明实施例中的一种第一检测器的结构示意图；
[0023] 图3是本发明实施例中的一种第二检测器的结构示意图；
[0024] 图4是本发明实施例中的另一种I/O接口延迟时间测试电路的结构示意图；
[0025] 图5是本发明实施例中的一种第三检测器的结构示意图；
[0026] 图6是本发明实施例中的一种第四检测器的结构示意图。
具体实施方式
[0027] 现有技术中，一种获取I/O接口的时延的方法，是通过两条独立路径将数据输出端口的输出信号与数据输入端口的输出信号独立开，并对输入信号对应的电压幅值或输出信号对应的电压幅值进行调整，以获取I/O接口的时延。然而，在对电压幅值进行调整的过程中，引入了额外的延迟，导致获取到的I/O接口的时延精确度较差。
[0028] 现有的获取I/O接口的时延的方法，获取到的I/O接口的时延精确度较差。
[0029] 在本发明实施例中，由于I/O接口的数据输出端口具有一定的延迟，因此，当第一检测器的第一输入端输入信号跳变为高电平时，第一检测器的第二输入端仍输入低电平信号，此时，第一检测信号从低电平跳变至高电平并维持。当第一检测器的第二输入端输入信号跳变为高电平时，第一检测信号从高电平跳变至低电平，第一检测器的输出高电平信号的时长即为数据输出端口上升沿对应的时延。相应地，通过第二检测器即可获取数据输出端口下降沿对应的时延。因此，上述技术方案能够准确地获取数据输出端口的时延。
[0030] 为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0031] 本发明实施例提供了一种I/O接口延迟时间测试电路，参照图1，以下进行详细说明。
[0032] 在实际应用中可知，I/O接口10可以包括数据输出端口101以及数据输入端口102。I/O接口10的数据输出端口101可以包括输入端a和输出端b。为便于描述，本发明下述实施例中，数据输出端口均为I/O接口的数据输出端口，数据输入端口均为I/O接口的数据输入端口。
[0033] 在具体实施中，I/O接口延迟时间测试电路可以包括第一检测器11以及第二检测器12，其中：
[0034] 第一检测器11，第一输入端与数据输出端口的输入端耦接，第二输入端与数据输出端口的输出端耦接，输出端可以输出第一检测信号；
[0035] 第二检测器12，第一输入端与数据输出端口的输入端耦接，第二输入端与数据输出端口的输出端耦接，输出端可以输出第二检测信号。
[0036] 在具体实施中，第一检测器11可以适于检测数据输出端口输入上升沿的时延。当第一检测器11的第一输入端输入高电平且第一检测器11的第二输入端输入低电平时，第一检测信号为高电平信号；当第一检测器11的第一输入端与第二输入端均输入高电平时，或者均输入低电平时，第一检测信号均为低电平信号；当第一检测器11的第一输入端输入低电平且第二输入端输入高电平时，第一检测信号也为低电平信号。
[0037] 也就是说，在本发明实施例中，只有当第一检测器11的第一输入端输入高电平且第二输入端输入低电平时，第一检测信号才为高电平信号；当第一检测器11的第一输入端与第二输入端输入其他电平的信号时，第一检测信号均为低电平信号。
[0038] 在具体实施中，第二检测器12可以适于检测数据输出端口输入下降沿的时延。当第二检测器12的第一输入端输入低电平且第二检测器12的第二输入端输入高电平时，第二检测信号为高电平信号；当第二检测器12的第一输入端与第二输入端均输入高电平时，或者均输入低电平时，第二检测信号均为低电平信号；当第二检测器12的第一输入端输入高电平且第二输入端输入低电平时，第二检测信号也为低电平信号。
[0039] 也就是说，在本发明实施例中，只有当第二检测器12的第一输入端输入低电平且第二输入端输入高电平时，第二检测信号才为高电平信号；当第二检测器12的第一输入端与第二输入端输入其他电平的信号时，第二检测信号均为低电平信号。
[0040] 下面对第一检测器11的工作原理进行说明。
[0041] 由于第一检测器11的第一输入端与数据输出端口的输入端耦接，第一检测器11的第二输入端与数据输出端口的输出端耦接，因此，只需要获知第一检测器11的第一输入端的电平从低电平切换至高电平的时刻t1，以及第一检测器11的第二输入端的电平从低电平切换至高电平的时刻t2，即可获知数据输出端口在上升沿时对应的输出时延为：t2-t1。
[0042] 从本发明上述实施例中可知，针对第一检测器11，只有当第一检测器11的第一输入端输入高电平且第二输入端输入低电平时，第一检测器11的输出端输出的第一检测信号为高电平信号。
[0043] 因此，在t1时刻，当第一检测器11的第一输入端的输入信号跳变为高电平时，由于数据输出端口的延迟，第一检测器11的第二输入端的输入信号的电平仍为低电平，此时，第一检测信号从低电平信号跳变至高电平信号。
[0044] 在t2时刻，第一检测器11的第一输入端保持高电平输入，在经过数据输出端口的延迟后，第一检测器11的第二输入端输入高电平，此时，第一检测信号从高电平信号跳变至低电平信号。
[0045] 因此，t2-t1得到的时长即为数据输出端口输入上升沿的时延。
[0046] 下面对第二检测器12的工作原理进行说明。
[0047] 由于第二检测器12的第一输入端与数据输出端口的输入端耦接，第二检测器12的第二输入端与数据输出端口的输出端耦接，因此，只需要获知第二检测器12的第一输入端的电平从高电平切换至低电平的时刻t3，以及第二检测器12的第二输入端的电平从高电平切换至低电平的时刻t4，即可获知数据输出端口在下降沿时对应的输出时延为：t4-t3。
[0048] 从本发明上述实施例中可知，针对第二检测器12，只有当第二检测器12的第一输入端输入低电平且第二输入端输入高电平时，第二检测器12的输出端输出的第二检测信号为高电平信号。
[0049] 因此，在t3时刻，当第二检测器12的第一输入端的输入信号跳变为低电平时，由于数据输出端口的延迟，第二检测器12的第二输入端的输入信号的电平仍为高电平，此时，第二检测信号从低电平信号跳变至高电平信号。
[0050] 在t4时刻，第二检测器12的第一输入端保持低电平输入，在经过数据输出端口的延迟后，第二检测器12的第二输入端输入低电平，此时，第二检测信号从高电平信号跳变至低电平信号。
[0051] 因此，t4-t3得到的时长即为数据输出端口输入下降沿的时延。
[0052] 由此可见，当第一检测器的第一输入端输入信号跳变为高电平时，第一检测器的第二输入端仍输入低电平信号，此时，第一检测信号从低电平跳变至高电平并维持。当第一检测器的第二输入端输入信号跳变为高电平时，第一检测信号从高电平跳变至低电平，第一检测器的输出高电平信号的时长即为数据输出端口上升沿对应的时延。相应地，通过第二检测器即可获取数据输出端口下降沿对应的时延。因此，上述技术方案能够准确地获取数据输出端口的时延。
[0053] 下面对本发明上述实施例中提供的第一检测器和第二检测器进行详细说明。
[0054] 参照图2，给出了本发明实施例中的一种第一检测器的电路结构图，以下对第一检测器进行详细说明。
[0055] 在具体实施中，第一检测器可以包括：第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一反相器I1以及第二反相器I2。
[0056] 在本发明实施例中，第一PMOS管MP1的源极可以与预设的电压源VDD耦接，第一PMOS管MP1的栅极可以与第一PMOS管MP1的漏极以及第二PMOS管MP2的栅极耦接，第一PMOS管MP1的漏极可以与第一NMOS管MN1的漏极耦接，且第一PMOS管MP1的栅极与漏极耦接。
[0057] 第二PMOS管MP2的源极可以与预设的电压源VDD耦接，第二PMOS管MP2的栅极可以与第一PMOS管MP1的栅极耦接，第一PMOS管MP1漏极可以与第二NMOS管MN2的漏极耦接。
[0058] 第一NMOS管MN1的漏极可以与第一PMOS管MP1的漏极耦接，第一NMOS管MN1的栅极可以与第一反相器I1的输出端耦接，第一NMOS管MN1的源极可以与第三NMOS管MN3的漏极耦接。
[0059] 第二NMOS管MN2的漏极可以与第二PMOS管MP2的漏极耦接，第二NMOS管MN2的栅极可以与第一反相器I1的输入端耦接，第二NMOS管MN2的源极可以与第三NMOS管MN3的源极耦接。
[0060] 第三NMOS管MN3的漏极可以与第一NMOS管MN1的源极耦接，第三NMOS管MN3的栅极可以与第二反相器I2的输入端耦接，第三NMOS管MN3的源极可以与地耦接。
[0061] 第四NMOS管MN4的漏极可以与第二NMOS管MN2的源极、第二PMOS管MP2的漏极耦接，第四NMOS管MN4的栅极可以与第二反相器I2的输出端耦接，第四NMOS管MN4的源极可以与地耦接。第四NMOS管MN4的漏极可以作为第一检测器的输出端。
[0062] 第一反相器I1的输入端可以为第一检测器的第二输入端IP1，第二反相器I2的输入端可以为第一检测器的第一输入端IC1。
[0063] 可以理解的是，在实际应用中，第一检测器还可以存在其他的电路结构，所有能够实现如下功能的电路结构均可以视作本发明实施例中的第一检测器：当第一检测器的第一输入端输入高电平且第一检测器的第二输入端输入低电平时，第一检测信号为高电平信号。
[0064] 参照图3，给出了本发明实施例中的一种第二检测器的电路结构图，以下对第二检测器进行详细说明。
[0065] 在具体实施中，I/O接口10的数据输入端口102可以包括输入端c和输出端d。
[0066] 在具体实施中，第二检测器可以包括：第三反相器I3、第四反相器I4、第五NMOS管MN5以及第六NMOS管MN6，其中：
[0067] 第三反相器I3的输入端可以为第二检测器的第一输入端IC2，第三反相器I3的输出端与第五NMOS管MN5的漏极耦接；
[0068] 第五NMOS管MN5的漏极可以与第三反相器I3的输出端耦接，第五NMOS管MN5的栅极可以与第四反相器I4的输入端耦接，第五NMOS管MN5的源极可以与第六NMOS管MN6的漏极耦接；第五NMOS管的源极可以作为第二检测器的输出端；
[0069] 第六NMOS管MN6的源极可以与第五NMOS管MN5的漏极耦接，第六NMOS管MN6的栅极可以与第四反相器I4的输出端耦接，第六NMOS管MN6的源极可以与地耦接；
[0070] 第四反相器I4的输入端可以为第二检测器的第二输入端IP2，第四反相器I4的输出端可以与第六NMOS管MN6的漏极耦接。
[0071] 在具体实施中，第五NMOS管MN5的衬底可以与第六NMOS管MN6的源极耦接。
[0072] 在具体实施中，I/O接口延迟时间测试电路还可以包括第一缓冲器13。第一缓冲器13的输入端可以与第一检测器的输出端耦接，适于对第一检测信号进行缓冲处理并输出。
[0073] 相应地，在具体实施中，I/O接口延迟时间测试电路还可以包括第二缓冲器14。第二缓冲器14的输入端可以与第二检测器的输出端耦接，适于对第二检测信号进行缓冲处理并输出。
[0074] 当I/O接口延迟时间测试电路包括第一缓冲器13以及第二缓冲器14时，第一缓冲器13对应的缓冲时长与第二缓冲器14对应的缓冲时长可以相等。
[0075] 可以理解的是，在实际应用中，第二检测器还可以存在其他的电路结构，所有能够实现如下功能的电路结构均可以视作本发明实施例中的第二检测器：当第二检测器的第一输入端输入低电平且第一检测器的第二输入端输入高电平时，第二检测信号为高电平信号。
[0076] 下面对本发明上述实施例中提供的第一检测器以及第二检测器的工作原理进行说明。
[0077] 针对于I/O接口输出端：
[0078] 当第一检测器的第一输入端与第二输入端均输入低电平时，第三NMOS管MN3截止，第一NMOS管MN1和第二NMOS管MN2上均没有电流流过。第一PMOS管MP1的栅极电压上拉，第二PMOS管MP2截止。第一反相器I1的输出端为高电平，第二反相器I2的输出端为高电平，第四NMOS管MN4导通，第一检测器的输出端电平被下拉至地。
[0079] 当第一检测器的第一输入端输入低电平且第二输入端输入高电平时，第三NMOS管MN3截止，第一NMOS管MN1以及第二NMOS管MN2上均没有电流流过。第一PMOS管MP1的栅极电压上拉，第二PMOS管MP2截止。第二反相器I2的输出端为高电平，第四NMOS管MN4导通，第一检测器的输出端电平被下拉至地。
[0080] 当第一检测器的第一输入端与第二输入端均输入高电平时，第三NMOS管MN3导通，第一反相器I1的输出端输出低电平，第一NMOS管MN1截止，第二NMOS管MN2导通。第一PMOS管MP1的栅极电压上拉，第二PMOS管MP2截止。第二反相器I2的输出端为低电平，第四NMOS管MN4截止。第三NMOS管MN3导通，第一检测器的输出端电平被下拉至地。
[0081] 当第一检测器的第一输入端输入高电平且第二输入端输入低电平时，第三NMOS管MN3导通，第一反相器I1的输出端输出高电平。第一NMOS管MN1导通，第二NMOS管MN2截止。第一PMOS管MP1的栅极电压下拉，第二PMOS管MP2导通。第二反相器I2的输出端输出低电平，第四NMOS管MN4截止。第三NMOS管MN3导通，第一检测器的输出端电平被上拉为高电平。
[0082] 当第二检测器的第一输入端输入高电平且第二输入端输入高电平时，第三反相器I3的输出端输出低电平，第四反相器I4的输出端输出低电平。第五NMSO管导通，第六NMOS管MN6截止，第二检测器的输出端电平被下拉至地。
[0083] 当第二检测器的第一输入端输入低电平且第二输入端输入高电平时，第三反相器I3的输出端输出高电平，第四反相器I4的输出端输出低电平。第五NMOS管MN5导通，第六NMOS管MN6截止，第二检测器的输出端电平被上拉至高电平。
[0084] 当第二检测器的第一输入端输入低电平且第二输入端输入低电平时，第三反相器I3的输出端输出高电平，第四反相器I4的输出端输出高电平。第五NMOS管MN5截止，第六NMOS管MN6导通，第二检测器的输出端电平被下拉至地。
[0085] 当第二检测器的第一输入端输入高电平且第二输入端输入低电平时，第三反相器I3的输出端输出高电平，第四反相器I4的输出端输出低电平。第五NMOS管MN5截止，第六NMOS管MN6导通，第二检测器的输出端电平被下拉至地。
[0086] 在具体实施中，I/O接口延迟时间测试电路还可以包括：第三检测器以及第四检测器，通过第三检测器检测I/O接口的数据输入端口的上升沿时延，通过第四检测器检测I/O接口的数据输入端口的下降沿时延。
[0087] 参照图4，给出了本发明实施例中的另一种I/O接口延迟时间测试电路的结构示意图。
[0088] 针对第三检测器41，第一输入端与数据输入端口的输入端耦接，第二输入端与数据输入端口的输出端耦接，输出端适于输出第三检测信号；第三检测器41适于检测数据输入端口输入上升沿时的时延，当第三检测器41的第一输入端输入高电平且第三检测器41的第二输入端输入低电平时，第三检测信号为高电平信号。
[0089] 也就是说，在本发明实施例中，只有当第三检测器41的第一输入端输入高电平且第二输入端输入低电平时，第三检测信号才为高电平信号；当第三检测器41的第一输入端与第二输入端输入其他电平的信号时，第三检测信号均为低电平信号。
[0090] 针对第四检测器42，第一输入端与数据输入端口的输入端耦接，第二输入端与数据输入端口的输出端耦接，输出端适于输出第四检测信号；第四检测器42适于检测数据输入端口输入下降沿时的时延，当第四检测器42的第一输入端输入低电平且第四检测器42的第二输入端输入高电平时，第四检测信号为高电平信号。
[0091] 也就是说，在本发明实施例中，只有当第四检测器42的第一输入端输入低电平且第二输入端输入高电平时，第四检测信号才为高电平信号；当第四检测器42的第一输入端与第二输入端输入其他电平的信号时，第四检测信号均为低电平信号。
[0092] 下面对第三检测器41的工作原理进行说明。
[0093] 由于第三检测器41的第一输入端与数据输入端口的输入端耦接，第三检测器41的第二输入端与数据输入端口的输出端耦接，因此，只需要获知第三检测器41的第一输入端的电平从低电平切换至高电平的时刻t1，以及第三检测器41的第二输入端的电平从低电平切换至高电平的时刻t2，即可获知数据输入端口在上升沿时对应的输出时延为：t2-t1。
[0094] 从本发明上述实施例中可知，针对第三检测器41，只有当第三检测器41的第一输入端输入高电平且第二输入端输入低电平时，第三检测器41的输出端输出的第三检测信号为高电平信号。
[0095] 因此，在t1时刻，当第三检测器41的第一输入端的输入信号跳变为高电平时，由于数据输入端口的延迟，第三检测器41的第二输入端的输入信号的电平仍为低电平，此时，第三检测信号从低电平信号跳变至高电平信号。
[0096] 在t2时刻，第三检测器41的第一输入端保持高电平输入，在经过数据输入端口的延迟后，第三检测器41的第二输入端输入高电平，此时，第三检测信号从高电平信号跳变至低电平信号。
[0097] 因此，t2-t1得到的时长即为数据输入端口输入上升沿的时延。
[0098] 下面对第四检测器42的工作原理进行说明。
[0099] 由于第四检测器42的第一输入端与数据输入端口的输入端耦接，第四检测器42的第二输入端与数据输入端口的输出端耦接，因此，只需要获知第四检测器42的第一输入端的电平从高电平切换至低电平的时刻t3，以及第四检测器42的第二输入端的电平从高电平切换至低电平的时刻t4，即可获知数据输入端口在下降沿时对应的输出时延为：t4-t3。
[0100] 从本发明上述实施例中可知，针对第四检测器42，只有当第四检测器42的第一输入端输入低电平且第二输入端输入高电平时，第四检测器42的输出端输出的第四检测信号为高电平信号。
[0101] 因此，在t3时刻，当第四检测器42的第一输入端的输入信号跳变为低电平时，由于数据输入端口的延迟，第四检测器42的第二输入端的输入信号的电平仍为高电平，此时，第四检测信号从低电平信号跳变至高电平信号。
[0102] 在t4时刻，第四检测器42的第一输入端保持低电平输入，在经过数据输入端口的延迟后，第四检测器42的第二输入端输入低电平，此时，第四检测信号从高电平信号跳变至低电平信号。
[0103] 因此，t4-t3得到的时长即为数据输入端口输入下降沿的时延。
[0104] 下面对本发明上述实施例中提供的第三检测器和第四检测器进行详细说明。
[0105] 参照图5，给出了本发明实施例中的一种第三检测器的电路结构图，以下对第三检测器进行详细说明。
[0106] 在具体实施中，第三检测器可以包括：第三PMOS管MP3、第四PMOS管MP4、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第五反相器I5以及第六反相器I6。
[0107] 在本发明实施例中，第三PMOS管MP3的源极可以与预设的电压源VDD耦接，第三PMOS管MP3的栅极可以与第三PMOS管MP3的漏极以及第四PMOS管MP4的栅极耦接，第三PMOS管MP3的漏极可以与第七NMOS管MN7的漏极耦接，且第三PMOS管MP3的栅极与漏极耦接。
[0108] 第四PMOS管MP4的源极可以与预设的电压源VDD耦接，第四PMOS管MP4的栅极可以与第三PMOS管MP3的栅极耦接，第三PMOS管MP3漏极可以与第八NMOS管MN8的漏极耦接。
[0109] 第七NMOS管MN7的漏极可以与第三PMOS管MP3的漏极耦接，第七NMOS管MN7的栅极可以与第五反相器I5的输出端耦接，第七NMOS管MN7的源极可以与第九NMOS管MN9的漏极耦接。
[0110] 第八NMOS管MN8的漏极可以与第四PMOS管MP4的漏极耦接，第八NMOS管MN8的栅极可以与第五反相器I5的输入端耦接，第八NMOS管MN8的源极可以与第九NMOS管MN9的源极耦接。
[0111] 第九NMOS管MN9的漏极可以与第七NMOS管MN7的源极耦接，第九NMOS管MN9的栅极可以与第六反相器I6的输入端耦接，第九NMOS管MN9的源极可以与地耦接。
[0112] 第十NMOS管MN10的漏极可以与第八NMOS管MN8的源极、第四PMOS管MP4的漏极耦接，第十NMOS管MN10的栅极可以与第六反相器I6的输出端耦接，第十NMOS管MN10的源极可以与地耦接。第十NMOS管MP10的漏极可以作为第三检测器的输出端。
[0113] 第五反相器I5的输入端可以为第三检测器的第二输入端IC4，第六反相器I6的输入端可以为第三检测器的第一输入端IP4。
[0114] 可以理解的是，在实际应用中，第三检测器还可以存在其他的电路结构，所有能够实现如下功能的电路结构均可以视作本发明实施例中的第三检测器：当第三检测器的第一输入端输入高电平且第三检测器的第二输入端输入低电平时，第三检测信号为高电平信号。
[0115] 参照图6，给出了本发明实施例中的一种第四检测器的电路结构图，以下对第四检测器进行详细说明。
[0116] 在具体实施中，第四检测器可以包括：第七反相器I7、第八反相器I8、第十一NMOS管MN11以及第十二NMOS管MN12，其中：
[0117] 第七反相器I7的输入端可以为第四检测器的第一输入端，第七反相器I7的输出端与第十一NMOS管MN11的漏极耦接；
[0118] 第十一NMOS管MN11的漏极可以与第七反相器I7的输出端耦接，第十一NMOS管MN11的栅极可以与第八反相器I8的输入端耦接，第十一NMOS管MN11的源极可以与第十二NMOS管MN12的漏极耦接；第十一NMOS管MN11的源极可以作为第四检测器的输出端；
[0119] 第十二NMOS管MN12的源极可以与第十一NMOS管MN11的漏极耦接，第十二NMOS管MN12的栅极可以与第八反相器I8的输出端耦接，第十二NMOS管MN12的源极可以与地耦接；
[0120] 第八反相器I8的输入端可以为第四检测器的第二输入端，第八反相器I8的输出端可以与第十二NMOS管MN12的漏极耦接。
[0121] 在具体实施中，第十一NMOS管MN11的衬底可以与第十二NMOS管MN12的源极耦接。
[0122] 在具体实施中，I/O接口延迟时间测试电路还可以包括第三缓冲器43。第三缓冲器43的输入端可以与第三检测器的输出端耦接，适于对第三检测信号进行缓冲处理并输出。
[0123] 相应地，在具体实施中，I/O接口延迟时间测试电路还可以包括第四缓冲器44。第四缓冲器44的输入端可以与第四检测器的输出端耦接，适于对第四检测信号进行缓冲处理并输出。
[0124] 当I/O接口延迟时间测试电路包括第三缓冲器43以及第四缓冲器44时，第三缓冲器43对应的缓冲时长与第四缓冲器44对应的缓冲时长可以相等。
[0125] 可以理解的是，在实际应用中，第四检测器还可以存在其他的电路结构，所有能够实现如下功能的电路结构均可以视作本发明实施例中的第四检测器：当第四检测器的第一输入端输入低电平且第三检测器的第二输入端输入高电平时，第四检测信号为高电平信号。
[0126] 在具体实施中，第三检测器的工作原理可以参照第一检测器的工作原理描述，第四检测器的工作原理可以参照第二检测器的工作原理描述，此处不做赘述。
[0127] 由此可见，通过第三检测器获取数据输入端口上升沿对应的时延，通过第四检测器获取数据输入端口下降沿对应的时延，因此能够准确地获取数据输入端口的时延，从而准确地获取I/O接口的时延。
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