专利汇可以提供应用于时钟展频锁相环的双模分频器专利检索,专利查询,专利分析的服务。并且本 发明 公开了 频率 综合器技术领域的应用于时钟展频 锁 相环的双模 分频器 ,包括累加器、占空比 控制器 、多路复用器和输出寄存器;所述累加器,用于存储mfcw[14:10]和ms计算过程中的中间结果;所述占空比控制器,用于确保输出时钟ck_m的占空比达到50%;所述多路复用器,用于将ck_m、ck_dd[0]、决定ck_dd[0]是否延迟一个周期的tsel和用于可编程的时钟频率分频具有0 相位 延迟的ck_d4[0]复用到输出寄存器;所述输出寄存器,用于对分频后的ck_m进行 采样 ,本发明的分频器应用在具有时钟展频功能的 锁相环 中,实现小数分频。该分频器根据需要产生8相位的N或N+1分频后的输出 信号 。,下面是应用于时钟展频锁相环的双模分频器专利的具体信息内容。
1.应用于时钟展频锁相环的双模分频器,其特征在于:包括累加器、占空比控制器、多路复用器和输出寄存器;
所述累加器,用于存储mfcw[14:10]和ms计算过程中的中间结果;
所述占空比控制器,用于确保输出时钟ck_m的占空比达到50%;
所述多路复用器,用于将ck_m、ck_dd[0]、决定ck_dd[0]是否延迟一个周期的tsel和用于可编程的时钟频率分频具有0相位延迟的ck_d4[0]复用到输出寄存器;
所述输出寄存器,用于对分频后的ck_m进行采样。
2.根据权利要求1所述的应用于时钟展频锁相环的双模分频器,其特征在于:所述输出时钟ck_m作为输出寄存器的采样元,被ck_d4[7:0]采样输出,得到8相位的分频后时钟ck_dd[7:0]。
3.根据权利要求1所述的应用于时钟展频锁相环的双模分频器,其特征在于:所述输出寄存器为真单相钟控寄存器,所述输出寄存器包括由M1和M3构成的反相器D、由VDD,M19、M20与M21、M22构成的交叉耦合反相器。
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