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用于堆叠式晶体管集成的 基座鳍结构

阅读：1027发布：2020-05-29

专利汇可以提供用于堆叠式晶体管集成的基座鳍结构专利检索，专利查询，专利分析的服务。并且堆叠式晶体管结构和形成其的方法。在实施例中，堆叠式晶体管结构具有宽的中心基座区和在更宽的中心基座区的上方和/或下方的至少一个相对更窄的沟道区。上部和下部沟道区被配置有非平面架构，并且包含一个或多个半导体鳍、纳米线和/或纳米带。顶部和底部沟道区可关于形状和/或半导体材料相同或不同地被配置。在一些情况下，顶部和/或底部沟道区结构之一或二者的最外部侧壁是与更宽的中心基座区的最外部侧壁是共线的。在一些此类情况下，顶部沟道区结构的最外部侧壁与底部沟道区结构的最外部侧壁是共线的。可使用顶部和底部沟道区结构来形成顶部和底部晶体管结构（NMOS/PMOS）。，下面是用于堆叠式晶体管集成的基座鳍结构专利的具体信息内容。

权利要求

1.一种集成电路结构，包括：
主体，所述主体包括一个或多个半导体材料并具有由在所述主体的相对侧壁之间的距离定义的第一宽度；
第一晶体管，所述第一晶体管在所述主体上方并且包含第一鳍、纳米线或纳米带，所述第一鳍、纳米线或纳米带具有由在所述第一鳍、纳米线或纳米带的相对侧壁之间的距离定义的第二宽度；
第二晶体管，所述第二晶体管在所述主体下方并且包含第二鳍、纳米线或纳米带，所述第二鳍、纳米线或纳米带具有由在所述第二鳍、纳米线或纳米带的相对侧壁之间的距离定义的第三宽度；并且
其中所述第二和第三宽度之一或二者至多是所述第一宽度的1/1.5。
2.如权利要求1所述的集成电路结构，其中所述第二和第三宽度之一或二者至多是所述第一宽度的1/2。
3.如权利要求1所述的集成电路结构，其中所述主体包含彼此截然不同的第一和第二部分，并且所述主体的所述一个或多个半导体材料包含在所述主体的所述第一部分中的第一半导体材料和在成分上与所述第一半导体材料不同并且在所述主体的所述第二部分中的第二半导体材料。
4.如权利要求1所述的集成电路结构，其中所述第一鳍、纳米线或纳米带和所述第二鳍、纳米线或纳米带之一或二者的所述相对侧壁之一与所述主体的所述相对侧壁的对应一个侧壁是共线的。
5.如权利要求1所述的集成电路结构，其中所述第一鳍、纳米线或纳米带和所述第二鳍、纳米线或纳米带之一或二者在成分上与所述主体是截然不同的。
6.如权利要求1所述的集成电路结构，其中所述第一鳍、纳米线或纳米带是鳍，并且所述第二鳍、纳米线或纳米带是纳米线或纳米带。
7.如权利要求1所述的集成电路结构，其中所述第一和第二鳍、纳米线或纳米带二者的所述相对侧壁被锥形化。
8.如权利要求1所述的集成电路结构，其中所述第一鳍、纳米线或纳米带的所述相对侧壁与所述第二鳍、纳米线或纳米带的所述相对侧壁不是共线的。
9.如权利要求1所述的集成电路结构，其中：
所述第一和第二鳍、纳米线或纳米带二者的所述相对侧壁被锥形化；
所述第一鳍、纳米线或纳米带的所述相对侧壁与所述第二鳍、纳米线或纳米带的所述相对侧壁不是共线的；以及
所述第一鳍、纳米线或纳米带和所述第二鳍、纳米线或纳米带二者的所述相对侧壁之一与所述主体的所述相对侧壁的对应一个侧壁是共线的。
10.如权利要求9所述的集成电路结构，其中所述第一鳍、纳米线或纳米带是鳍，并且所述第二鳍、纳米线或纳米带是纳米带或纳米线。
11.如权利要求1所述的集成电路结构，其中所述第一晶体管是PMOS晶体管，并且所述第二晶体管是NMOS晶体管。
12.如前述权利要求的任一项所述的集成电路结构，其中所述集成电路结构是印刷电路板的一部分。
13.如权利要求1-11的任一项所述的集成电路结构，其中所述集成电路结构是计算系统的一部分。
14.一种集成电路结构，包括：
主体，所述主体包括一个或多个半导体材料并且具有由在所述主体的相对侧壁之间的距离定义的第一宽度；
第一晶体管结构，所述第一晶体管结构在所述主体的上方并且包含第一多个鳍、纳米线或纳米带，所述第一晶体管结构包含第一栅极结构、第一源极区和第一漏极区；以及第二晶体管结构，所述第二晶体管结构在所述主体的下方并且包含第二多个鳍、纳米线或纳米带，所述第二晶体管结构包含第二栅极结构、第二源极区和第二漏极区；
其中所述第一多个的所述鳍、纳米线或纳米带的一个或多个具有第二宽度，并且所述第二多个的所述鳍、纳米线或纳米带的一个或多个具有第三宽度，所述第二和第三宽度之一或二者至多是所述第一宽度的1/1.5；以及
其中所述主体的所述相对侧壁与所述第一多个鳍、纳米线或纳米带中包含的最外部侧壁和/或所述第二多个鳍、纳米线或纳米带中包含的最外部侧壁是共线的。
15.如权利要求14所述的集成电路结构，其中所述第二和第三宽度之一或二者至多是所述第一宽度的1/2。
16.如权利要求14所述的集成电路结构，其中所述主体包含彼此截然不同的第一和第二部分，并且所述主体的所述一个或多个半导体材料包含在所述主体的所述第一部分中的第一半导体材料和在成分上与所述第一半导体材料不同并且在所述主体的所述第二部分中的第二半导体材料，并且其中所述第一和第二多个之一或二者包含在成分上与所述主体截然不同的鳍、纳米线或纳米带。
17.如权利要求14所述的集成电路结构，其中所述第一多个鳍、纳米线或纳米带中包含的所述最外部侧壁与所述第二多个鳍、纳米线或纳米带中包含的所述最外部侧壁是共线的。
18.如权利要求14所述的集成电路结构，其中所述主体的所述相对侧壁与所述第一多个鳍、纳米线或纳米带中包含的所述最外部侧壁和所述第二多个鳍、纳米线或纳米带中包含的所述最外部侧壁是共线的。
19.如权利要求14所述的集成电路结构，其中所述第一和第二多个之一或二者包含鳍。
20.如权利要求14所述的集成电路结构，其中所述第一多个鳍、纳米线或纳米带包含鳍，并且所述第二多个鳍、纳米线或纳米带包含纳米线或纳米带。
21.如权利要求14-20的任一项所述的集成电路结构，其中所述集成电路结构是处理器或通信芯片的一部分。
22.如权利要求14-20的任一项所述的集成电路结构，其中所述集成电路结构是印刷电路板的一部分。

说明书全文

用于堆叠式晶体管集成的基座鳍结构

背景技术

[0001] 集成电路继续微缩到更小的特征维数和更高晶体管密度。关于增大晶体管密度的更近发展通常被称为三维（3D）集成，其通过利用Z维（向上而不是在X和Y维中横向向外建立）来扩展晶体管密度。一些此类3D集成电路在性质上是单片的，表现在它们通过利用已知为层转移的技术被形成。此类层转移可包含例如粘接（bond）和氢基或氢/氦基分裂（cleave）技术。执行层转移的另一手段是粘接（诸如通过氧化物）两个截然不同的晶片（有时被称为主和施主晶片或衬底），并且然后执行化学机械抛光（CMP）操作以去除粘接的晶片的块体，在主晶片上只留下相对薄的区。此粘接和抛光操作可也利用嵌在施主晶片内的蚀刻停止（etchstop）。在任何此类情况下，此类3D集成方案引发了能造成装置性能和可靠性退化的多个不小的问题。附图说明

[0002] 图1a图示了根据本公开的实施例的包含具有宽的中心基座区和在基座区上方和/或下方的至少一个窄的沟道区的堆叠式晶体管结构的集成电路的横截面视图。横截面是平行于且通过结构的栅极线而选取的。

[0003] 图1b图示了根据本公开的实施例的图1a的集成电路的另一横截面视图。横截面是平行于栅极线且通过结构的源极或漏极区而选取的。

[0004] 图1c图示了根据本公开的另一实施例的包含具有宽的中心基座区和在基座区上方和/或下方的至少一个窄的沟道区的堆叠式晶体管结构的集成电路的横截面视图。横截面是平行于且通过结构的栅极线而选取的。

[0005] 图1d图示了根据本公开的实施例的图2a的集成电路的另一横截面视图。横截面是平行于栅极线且通过结构的源极或漏极区而选取的。

[0006] 图2a到2i'图示了根据本公开的各种实施例的具有宽的中心基座区和在基座区上方和/或下方的至少一个窄的沟道区的堆叠式晶体管结构的示例沟道区配置的横截面视图。横截面是平行于且通过结构的栅极线而选取的，尽管栅极线未被示出，以便允许集中在栅极沟道区配置上（例如，在中心部分上方和下方的鳍、纳米线、纳米带）。

[0007] 图3a到3p是图示了根据本公开的各种实施例的用于形成包含具有宽的中心基座区和在基座区上方和/或下方的至少一个窄的有源沟道区的堆叠式晶体管结构的集成电路的过程的横截面视图。图3a-3l'中的横截面是平行于且通过结构的栅极线选取的，并且图3m-3p中的横截面是平行于栅极线且通过结构的源极或漏极区而选取的。

[0008] 图4a到4l'是图示了根据本公开的各种实施例的用于形成包含具有宽的中心基座区和在基座区上方和/或下方的至少一个窄的沟道区的堆叠式晶体管结构的集成电路的另一过程的横截面视图。图4a-4l'中的横截面是平行于且通过结构的栅极线而选取的。

[0009] 图5图示了通过根据本公开的实施例配置的一个或多个集成电路结构实现的计算系统。

[0010] 如将领会的，图形不一定按比例绘制或者打算将本公开限制为示出的特定配置。例如，虽然一些图总体上指示完美直线、直角和平滑表面，但考虑到使用的处理设备和技术的现实世界限制，集成电路结构的实际实现可具有没那么完美的直线、直角，并且一些特征可具有表面拓扑，或者以其它方式是非平滑的。

具体实施方式

[0011] 公开了堆叠式晶体管结构和形成其的方法。在实施例中，堆叠式晶体管结构具有宽的中心基座区和在该更宽的中心基座区的上方和/或下方的至少一个相对更窄的沟道区。上部和下部沟道区被配置有非平面架构，并且包含一个或多个半导体鳍、纳米线和/或纳米带。顶部和底部沟道区可关于形状和/或半导体材料相同或不同地被配置。在任何此类情况下，并且根据一些实施例，如鉴于本公开将领会的，顶部和底部沟道区的最外部侧壁无论被配置为鳍、线和/或带可取决于使用的形成技术，与更宽的中心基座的侧壁和可能彼此是垂直或线性对齐的。从这个意义上来说，顶部和底部沟道区的最外部鳍、线和/或纳米线的外侧壁与更宽的中心区的侧壁和可能彼此是共线的。在任何此类情况下，使用例如栅极最先或栅极最后处理及蚀刻和替代（etch-and-replace）外延源极和漏极区处理，能够处理具有顶部和底部沟道区的结果结构以形成顶部和底部晶体管结构。根据一些实施例，将领会本文中提供的技术的各种优点，特别是关于机械稳定性、堆叠式结构可被掺杂有杂质以提供在顶部与底部晶体管结构之间的隔离的轻松性和功效及改进的自热阻抗。如将进一步领会的，根据一些实施例配置的结构也大幅减轻了用于一个装置层（例如，底部晶体管）的纳米带结构与用于其它装置层（例如，顶部晶体管）的鳍或纳米线的集成。

[0012] 注意，在实施例中，具有顶部和/或底部沟道区的最外部侧壁与中心区的侧壁的共线性不要求完美垂直线或直线（竖直上下，或90°）。相反，各种侧壁与其对齐的线可例如以在例如80°到89.9°的范围中的某个角度向内倾斜或弯曲（锥形）。进一步注意，顶部沟道区的最外部鳍、线和/或纳米线的外侧壁可与更宽的中心部分的侧壁是共线的，并且底部沟道区的最外部鳍、线和/或纳米线的外侧壁可也与更宽的中心部分的侧壁是共线的，但顶部和底部沟道区的那些相同外侧壁可彼此不是共线的。许多配置和置换将鉴于本公开是显而易见的。

[0013] 注意，根据本公开的实施例（包括其中顶部和/或底部沟道区的最外部侧壁与中心区的侧壁是共线的那些）不要求完美垂直或直侧壁（竖直上下，或90°）。例如各种侧壁与其对齐的线（在共线性存在时）可例如以在例如80°到89.9°的范围中的某个角度向内倾斜或弯曲（锥形）。进一步注意，顶部沟道区的最外部鳍、线和/或纳米线的外侧壁可与更宽的中心部分的侧壁是共线的，并且底部沟道区的最外部鳍、线和/或纳米线的外侧壁可也与更宽的中心部分的侧壁是共线的，但顶部和底部沟道区的那些相同外侧壁可彼此不是共线的。许多配置和置换将鉴于本公开是显而易见的。

[0014] 总体概述如前面所解释的，3D集成方案引发了能造成降级的装置性能和可靠性的多个不小的问题。例如，现有解决方案利用单独形成的鳍结构的粘接或窄的鳍/线/带结构的单片堆叠。结果结构从顶部沟道区到底部沟道区实际上具有均匀厚度（未计算由形成过程产生的任何锥形化）。在沟道配置或材料中没有中间更宽的中心部分或分集。也没有直接方式来将例如底部纳米带结构与顶部鳍或纳米线结构垂直或线性对齐（或其它此类顶部和底部非平面晶体管配置）。另外，现有解决方案对机械力没那么有弹性，并且更倾向于发生诸如鳍崩塌和弯折的问题，更不容易掺杂以便隔离（如果必需），以及对自热行为没那么有弹性。

[0015] 因此，本文中公开了堆叠式晶体管结构和形成其的方法。在实施例中，堆叠式晶体管结构具有宽的中心基座区和在该更宽的中心基座区的上方和/或下方的至少一个相对更窄的沟道区。上部和下部沟道区配置有非平面配置，并且包含一个或多个半导体鳍、纳米线和/或纳米带。在一些实施例中，更宽的中心部分的半导体材料与顶部沟道区或底部沟道区或顶部和底部沟道区二者的半导体材料是相同的。在其它实施例中，更宽的中心部分的半导体材料在成分上与顶部和/或底部沟道区的半导体材料是不同的。许多配置和置换将鉴于本公开是显而易见的。在任何此类情况下，根据本公开的一些实施例，顶部和底部沟道区的最外部侧壁无论是配置为鳍、线和/或带，可彼此和/或与更宽的中心基座区的一个或两个侧壁垂直或线性对齐，因为它们能够全部从相同初始鳍结构被形成。注意，在一些实施例中，顶部和底部沟道区的内侧壁无论是配置为鳍、线和/或带，能够也彼此垂直或线性对齐。如前面所解释的，侧壁的此类共线性不要求完美垂直线乃至直线，如将领会的。

[0016] 顶部和底部沟道区可关于形状和/或半导体材料相同或不同地被配置。例如，在一个示例实施例中，顶部沟道区配置有两个或不止两个半导体鳍，并且底部沟道区配置有一个或多个纳米带或纳米线。在一些此类示例情况下，顶部鳍例如包括适合p型金属氧化物半导体（PMOS）装置的硅锗（SiGe）或锗，并且底部线或带包括III-V族半导体材料，诸如适合n型金属氧化物半导体（NMOS）装置的砷化镓铟（InGaAs）、砷化铟（InAs）或锑化镓（GaSb）。在另一示例实施例中，顶部沟道区配置有包括第一半导体材料（例如，SiGe）的一个或多个半导体鳍，并且底部沟道区配置有包括在成分上与第一半导体材料不同的第二半导体材料（例如，InGaAs）。在一些此类情况下，形成顶部沟道区的鳍的数量与形成底部沟道区的鳍的数量不同。在其它此类实施例中，在顶部上的鳍的数量与在底部上的鳍的数量相同，但在底部上的鳍比在顶部上的鳍更宽。再次，许多变化和置换将是显而易见的。

[0017] 在顶部和/或底部沟道区上配置的鳍或纳米线如果存在，则比更宽的中心区更窄得多（例如，窄至少5 nm或更多，或是1/1.5或更窄）。另一方面，纳米带如果存在，能够在一些实施例中与中心区一样宽，或者根据其它实施例，如果如此期望的话，能够更窄。如将领会的，在纳米线与纳米带之间的差别在一定程度上关于长宽比。具体地说，纳米带宽度大于高度，例如像薄饼。在任何此类情况下，根据各种实施例，在顶部和底部沟道区中的任何最外部鳍、纳米线和/或纳米带的外侧壁可彼此对齐，和/或可与更宽的中心部分的侧壁对齐。在一些此类实施例中，仅顶部或底部之一的沟道区特征与更宽的中心部分的侧壁对齐，而顶部或底部的另一个的沟道区特征是更宽的中心部分的侧壁的向内偏移。在还有的其它此类实施例中，顶部的沟道区特征与更宽的中心部分的侧壁对齐，并且底部的沟道区特征与更宽的中心部分的侧壁对齐，但顶部的沟道区特征未与底部的沟道区特征对齐。

[0018] 在任何此类情况下，具有顶部和底部非平面沟道区的结果结构能够被处理以形成顶部和底部非平面晶体管结构，诸如FinFET（三栅极、双栅极）和全包围栅极晶体管装置。在互补金属氧化物半导体（CMOS）配置中，顶部或底部之一能够是PMOS，并且顶部或底部的另一个能够是NMOS。在其它实施例中，取决于在制作的集成电路，顶部和底部晶体管可以是相同类型（均为PMOS或NMOS）。

[0019] 如将领会的，可使用栅极最先和栅极最后过程及蚀刻和替代外延源极和漏极过程。顶部和底部栅极结构可在一些实施例中是相同的，并且在诸如在利用CMOS配置的情况下的其它实施例中是不同的，其中例如顶部栅极结构具有p型功函数金属，并且底部栅极结构具有n型功函数金属，或某一其它不同。在一些示例实施例中，例如栅极形成过程包含栅极最后过程，其中在去除伪栅极材料以暴露堆叠式晶体管结构的顶部和底部沟道区后，并且随后在暴露的顶部和底部沟道区二者之上沉积第一类型的最终栅极结构。在顶部沟道区之上的栅极结构随后被向下凹陷到底部沟道区的栅极结构，由此从顶部沟道区以及从更宽的中心部分去除该栅极结构。随后能够实行绝缘体沉积和凹陷过程以在更宽的中心部分周围提供隔离。随后能够应用顶部最终栅极结构。

[0020] 源极和漏极处理可在最终栅极结构形成之前被实行，但不一定在所有情况下被实行（诸如在栅极最先过程中）。在任何此类情况下，并且根据一些实施例，能够使用蚀刻和替代过程先处理与顶部沟道区关联的源极和漏极区以提供所期望的外延源极和漏极区，之后进行接触形成。一旦完成与顶部沟道区关联的源极和漏极区及相应接触结构，便可在其上提供保护性层（例如，氧化物或氮化物），以便在其上形成了堆叠配置的晶片或其它衬底能够被翻转，以便能够处理与底部沟道区关联的源极和漏极区。在顶部源极和漏极区上使用的类似处理能够被用于提供与底部关联的所期望的外延源极和漏极区及在其上的接触结构。顶部和底部源极和漏极区可以关于例如掺杂类型、掺杂浓度和/或半导体材料是相同或不同的。

[0021] 相对于依赖从顶部到底部沟道区具有相对均匀厚度的鳍结构的堆叠式晶体管配置，可从此类堆叠式晶体管结构产生多个优点。例如，根据实施例的堆叠式晶体管结构由于相对更宽的中心区（其产生低热阻率），与具有窄的鳍的标准堆叠式配置相比能将热量更鲁棒得多地从顶部和底部晶体管装置导出。根据一些实施例，如果在装置的顶部和底部二者上有到装置的金属连接，则此效应能够特别强。

[0022] 另外，根据一些实施例的堆叠式晶体管结构比具有均匀和相对窄的宽度的标准堆叠式鳍结构在机械上稳定得多。为此，鳍崩塌和弯曲是在开发高产出FinFET过程技术中的严重问题，并且根据本文中提供的各种实施例的结构将减轻或以其它方式缓减此类顾虑。相对于标准绝缘体上鳍结构，诸如其中结果鳍是在底层氧化物或其它绝缘体层上的绝缘体上硅（SOI）或绝缘体上半导体（XOI）结构，情况尤其是如此。这是因为在此类标准配置中的绝缘体层通常比鳍的半导体晶体软得多（更低模数）。随着鳍变得越来越窄，此问题将变得更关键。在此方面，根据本公开的实施例，在鳍的隔离部分保持宽的同时仅使鳍的装置区变窄可大幅改进稳定性。

[0023] 根据本文中提供的一些实施例的堆叠式晶体管结构的另一优点是与将是窄的鳍相比，相对更宽的中心区掺杂也容易得多。如果没有插入鳍结构中的绝缘体层，并且需要通过掺杂解决方案来获得电隔离，则这是关键的。具有宽的中心鳍区最小化或以其它方式有助于抑制掺杂物分离到半导体/绝缘体界面，并且将最小化在该界面的无端接状态/表面电荷的影响，其可以是蚀刻或电介质间隙填充过程的结果。更详细地说，掺杂物分离能够被视为扩散限制过程（不同于反应限制过程）。这一般意味着掺杂物原子以它们到达半导体/绝缘体界面的速率确定的速率离开系统，并且稳态化学势平衡将以快得多的速率发生。因此，与对于相对窄的标准鳍主体将出现的消耗相比，具有到鳍结构的更宽半导体主体将从鳍结构的中心产生更少的消耗（由于更大扩散距离）。此剂量损耗（dose loss）是从鳍的半导体主体到与半导体鳍相邻的绝缘体区（例如，诸如二氧化硅的氧化物），能够指到沟槽的剂量损耗，尽管损耗的剂量可在电不活跃状态的半导体/绝缘体界面上或在其附近（例如，在数埃内）在物理上保持接通状态（因此它们对隔离没有更长的贡献）。

[0024] 在本文中使用的“在成分上不同”或“在成分上截然不同”的材料指具有不同化学成分的两种材料。此成分差别可例如是由于在一种材料中但未在另一材料中的元素（例如，SiGe在成分上与硅不同），或者通过一种材料具有与第二材料的所有相同元素，但那些元素至少之一被有意在一种材料中相对于另一材料以不同浓度提供（例如，具有70原子百分比的锗的SiGe在成分上不同于具有25原子百分比的锗的SiGe）。除此类化学成分多样性外，材料也可具有截然不同的掺杂物（例如，镓和镁）或者相同掺杂物但浓度不同。在还有的其它实施例中，在成分上截然不同的材料可进一步指具有不同晶向的两种材料。例如，（110）硅与（100）硅在成分上是截然不同或不同的。形成不同定向的堆叠能够例如通过无图形晶片（blanket wafer）层转移来完成。

[0025] 注意，本文中“源极/漏极”的使用只是打算指源极区或漏极区或源极区和漏极区二者。为此，除非另有指定，否则，斜杠（“/”）在本文中使用时意思是“和/或”，并且不打算暗指关于源极和漏极区的任何具体结构限制或布置，或本文中结合斜杠所列出的任何其它材料或特征。

[0026] 架构图1a图示了根据本公开的实施例，包含具有宽的中心基座区和在基座区上方和/或下方的至少一个窄的沟道区的堆叠式晶体管结构的集成电路的横截面视图。横截面是平行于且通过结构的栅极线而选取的。如能看到的，此示例配置包含在上部装置的每个沟道区中的两个鳍和在下部装置的每个沟道区中的两个纳米带。其它实施例可具有更少或更多鳍，或纳米线而不是纳米带，或鳍、纳米线和/或纳米带的某一其它组合。如能在此示例情况中进一步看到的，鳍包括与半导体层109相同的材料，并且纳米带包括与半导体层105相同的材料，尽管这不是必需的，并且其它实施例可以不同地被配置。隔离107提供在上部与下部装置之间的电隔离。绝缘体120与宽的中心区相邻。上部栅极结构包含栅极电介质117a和栅极电极119a，而下部栅极结构包含栅极电介质117b和栅极电极119b。如鉴于本公开将领会的，也可使用其它布置。

[0027] 注意中心区（本文中也被称为基座）如何比上部装置区中的每个鳍更宽（在此示例情况下不止两倍），并且下部装置区中的纳米带与中心部分具有相同宽度。进一步注意，在此示例实施例中，鳍和纳米带的外侧壁彼此以及与更宽的中心部分的侧壁是对齐的，或者以其它方式是共线的。在其它实施例中，可能只有一个鳍，以及一个鳍使其侧壁与更宽的中心部分的侧壁偏移并且是向内的（并且因此与更宽的中心部分不是共线的）。同样地，纳米线或纳米带的外侧壁可与更宽的中心部分的侧壁偏移并且是向内的。在任何此类情况下，在比更宽的中心区窄得多（例如，是1/1.5到1/5或更窄）的上部和下部装置区的任一区或二者中将有沟道区。

[0028] 半导体层109可例如包括第一半导体材料（例如，硅、锗、SiGe、诸如铟镓锌氧化物（IGZO）的半导体氧化物或另一适合的IV族半导体材料），而层105可包括第二半导体材料（例如，InGaAs、InAs、GaSb、半导体氧化物或另一适合的III-V半导体材料）。备选的是，层105和109可包括相同半导体材料。在示出的示例中，鳍与层109包含相同材料，但在其它实施例中，鳍可与层109在成分上是不同的。同样地，在示出的示例中，纳米带与层105包含相同材料，但在其它实施例中，纳米带可与层109在成分上是不同的。如前面所解释的，隔离
107电隔离上部和下部装置，并且能够通过在层105与109之间的绝缘体层（例如，氧化物或氮化物）或者经由掺杂或固定电荷隔离被实现。绝缘体120与包含105和109二者的更宽的中心区相邻，并且能够是任何适合的绝缘体填充，诸如二氧化硅。许多此类配置和变化将鉴于本公开是显而易见的。

[0029] 上部和下部栅极结构能够通过任何适合的过程和材料被实现。进一步注意，除栅极电介质和栅极电极外，栅极结构可进一步包含栅极间隔物（隐藏在示出的横截面中）。任何数量的栅极结构配置能够被使用。如果存在，则栅极间隔物可例如是氮化硅或二氧化硅或掺碳氧化物或氮氧化物或掺碳氮氧化物。栅极电介质117a-b可例如是任何适合的栅极电介质材料，诸如二氧化硅或高k栅极电介质材料。高k栅极电介质材料的示例包含例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，可在栅极电介质上实行退火过程以在使用高k材料时改进其质量。进一步，栅极电极119a-b可包括范围广泛的适合材料或合金，例如，诸如铝、钨、钛、钽、铜、氮化钛或氮化钽。

[0030] 在一些实施例中，栅极电介质117a-b和/或栅极电极119a-b可包含两个或不止两个材料层或组成的多层结构。例如，在一个此类实施例中，栅极电介质结构117a或117b（或二者）是具有与沟道区接触的第一电介质材料（例如，二氧化硅）和与第一电介质材料接触的第二电介质材料（例如，二氧化铪）的双层结构，第一电介质材料具有低于第二电介质材料的介电常数的介电常数。同样地，栅极电极结构119a或119b（或二者）可包含带有一个或多个外部功函数层的中心金属插塞部分（例如，钨）和/或障碍层（例如，钽、氮化钽、含铝合金）和/或降阻帽层（例如，铜、金、钴、钨）。在一些实施例中，栅极电介质117a-b和/或栅极电极119a-b可包含一个或多个材料的浓度的分级（增大或减小，可视情况而定）。进一步注意，上部装置的栅极结构可与下部装置的栅极结构是相同或不同的。在一些示例实施例中，例如，上部栅极结构的栅极电极119a包含适合用于PMOS装置的p型功函数金属，而下部栅极结构的栅极电极119b包含适合用于NMOS装置的n型功函数金属。

[0031] 有关栅极结构的其它变化将是显而易见的。例如，在示例实施例中，栅极电介质117a在给定鳍对的鳍之间的半导体层109上。另外，栅极电介质117a在绝缘体层120的场区上。在其它实施例中，栅极电介质117可被选择性地仅沉积在半导体材料109上或者以其它方式从绝缘体120被去除。许多栅极结构配置能够被使用，如鉴于本公开将领会的，并且本公开不打算被限制于任何具体的此类配置。

[0032] 图1b图示了根据本公开的实施例的图1a的集成电路的另一横截面视图。此具体横截面再次是平行于栅极线但通过结构的源极或漏极区而选取的。如在此示例实施例中能看到的，更宽的中心区（包含半导体层105和109的部分）也在源极/漏极区中与隔离107一起存在。然而，进一步注意，上部装置区中鳍的相当大的部分已被去除和替代为外延源极或漏极区127a。类似地，注意在下部装置区中的纳米带已被去除和替代为epi源极或漏极区127b。进一步注意，从层105和109去除以提供在其中将形成epi源极/漏极区的凹陷的材料的量能够从一个实施例到下一实施例不同。例如，在其它实施例中，在上部装置区中的鳍能够被完全去除和替代为外延沉积127a，因此无剩余鳍残根（如在图1b最右中部上的备选配置中所示出的）。在任何此类情况下，epi源极或漏极区127a能够被沉积在剩余的层109半导体材料上。隔离107将上部源极/漏极区127a与下部源极/漏极区127b隔离。绝缘体123提供在横向邻近源极/漏极区之间的进一步隔离和结构完整性。在上部装置区中的绝缘体层129中形成源极和漏极接触133a，并且在下部装置区中的绝缘体层131中形成源极和漏极接触133b。

[0033] 在一些实施例中，epi源极/漏极区127a-b被刻面，并且从绝缘体层123内的沟槽过生长，以及对应源极或漏极接触133a-b着陆在该刻面化过量部分上。备选的是，在其它实施例中，epi源极/漏极区127a-b的刻面化过量部分能够被去除（例如，经由化学机械平坦化或CMP），并且对应源极或漏极接触133a-b位于该平坦化的部分上（如在图1b的最右上角上的备选配置中所示出的，其中在接触133a与源极/漏极区127a之间的界面是平坦的）。进一步注意，在绝缘体129与131内形成的接触沟槽可在一些实施例中具有实质上垂直的侧壁，但在其它实施例中可具有锥形或曲线侧壁（如在图1b的最右上角上的备选配置中所示出的，其中接触133a沟槽被锥形化，使得接触133a的底部比它所在的源极/漏极区相对更小）。如将进一步领会的，在一些实施例中，源极/漏极区127a-b的去除和通过epi源极/漏极材料的替代可产生比原鳍结构宽度更宽（例如，宽1-10 nm）的源极/漏极区（epi沉积的过生长部分）。此类特征的任何组合均可产生。

[0034] epi源极/漏极区127a能够与epi源极/漏极区127b是相同半导体材料，但无需是相同的。例如，PMOS源极/漏极区可例如包含IV族半导体材料，诸如硅、锗、SiGe、与碳合成的SiGe（SiGe:C））。示例p型掺杂物包含硼、镓、铟和铝。NMOS源极/漏极区可例如包括III-V族半导体材料，诸如铟、铝、砷、磷、镓和锑的两种或更多种，一些示例复合物包含但不限于砷化铝铟(InAlAs)、磷砷化铟（InAsP）、磷砷化镓铟（InGaAsP）、锑化镓（GaSb）、锑化铝镓（GaAlSb）、锑化镓铟（InGaSb）或磷锑化镓铟（InGaPSb）。在一些特定的此类示例实施例中，例如半导体材料109是锗，并且源极/漏极区127a包括SiGe（Si1-xGex，其中0.20 ≤ x ≤ 0.99；或者SixGey:Cz，其中8 ≤ x ≤ 16；80 ≤ y ≤ 90；1 ≤ z ≤ 4；x+y+z=100）。在此类实施例中，半导体材料105能够例如是InxGa1-xAs 0.51 ≤ x ≤ 0.55；0.10 ≤ y ≤
1.00或InAs，以及源极/漏极区127b包括含铟复合物（例如，InyAl1-yAs，其中0.60 ≤ y ≤
1.00；或者InAsyP1-y，其中0.10 ≤ y ≤ 1.00；InyGa1-yAszP1-z，其中0.25 ≤ y ≤ 1.00和
0.50 ≤ z ≤ 1.00；InxGa1-xSb，其中0.25 ≤ x ≤ 1.00，或者InxGa1-xPySb1-y其中0.25 ≤ x ≤ 1.00；0.00 ≤ y ≤ 0.10）。示例N型掺杂物包含磷、砷和锑。

[0035] 在此类情况下，epi源极/漏极区127a-b可包含多层结构，诸如在SiGe主体或锗主体上的锗帽和在对应沟道区与该锗主体之间的含碳SiGe间隔物或衬垫。在任何此类情况下，epi源极/漏极区127a-b的一部分可具有在浓度上分级的成分，诸如分级的锗浓度以促进晶格匹配或者分级掺杂物浓度以促进低接触电阻。许多epi源极/漏极配置能够被使用，如鉴于本公开将领会的，并且本公开不打算被限制于任何具体的此类配置。

[0036] 源极/漏极接触结构133a能够与源极/漏极接触结构133b是相同材料，但无需是相同的，诸如在期望优化p型和n型接触结构的情况下，类似于p型和n型栅极电极结构。另外，源极/漏极接触结构133a-b可包含多个层或特征，诸如除插塞/核材料（例如，钨、铝、钌、钴、铜、或其合金）外的衬垫或障碍层（例如，钽、氮化钽）和降阻材料（例如，镍、铂、镍铂、钴、钛、锗、镍、金、或其合金，诸如锗金合金，或钛和氮化钛的多层结构全部具有良好的接触电阻）。许多源极/漏极接触结构能够根据本公开的实施例被使用，如将领会的，并且本公开不打算被限制于任何具体的此类配置。

[0037] 绝缘体材料120、123、129和131（及111，来自又将讨论的图1c）可根据一些实施例全部是相同绝缘体材料，而在其它实施例中，一个或多个材料可与其它材料在成分上是不同的，以便提供所期望的蚀刻选择性、不同介电常数和/或更大的结构支持。为此，任何数量的适合绝缘体材料能够被用于111、120、123、129和131，诸如二氧化硅、氮化硅、碳化硅或聚合物或这些的任一项的多孔型。

[0038] 图1c和1d图示了根据另一实施例的横截面视图，除上部和下部装置的沟道区以不同方式配置外，分别类似于图1a和1b中所示出的那些视图。就在图1a-1c与图1b-1d之间有类似性来说，如将领会的，关于图1a和1b提供的前面相关讨论在这里同样适用于图1c和1d。

[0039] 如在图1c中能看到的，此示例配置包含在上部装置的沟道区中的纳米线和在下部装置的沟道区中的鳍。其它实施例可具有更少或更多鳍和/或纳米线，或鳍、纳米线和/或纳米带的另外某一组合。如能进一步看到的，鳍包括与半导体层109相同的材料，并且纳米线包括与半导体层105相同的材料，但如前面所述，这不是必需的，并且其它实施例可以不同地被配置。隔离107提供在上部与下部装置之间的电隔离。绝缘体111与宽的中心区相邻，并且可与绝缘体120或另外某一适合的绝缘体填充材料（例如，二氧化硅、氮化硅）相同。上部栅极结构包含栅极电介质117a和栅极电极119a，而下部栅极结构包含栅极电介质117b和栅极电极119b。如鉴于本公开将领会的，也可使用其它布置。

[0040] 正如图1a中示出的示例实施例，注意中心区（基座）如何比在下部装置区中的每个鳍更宽（在此示例情况下，不止宽三倍）以及比在上部装置区中的每个纳米线更宽（在此示例情况下，不止宽两倍）。进一步注意，根据一些此类实施例，上部和下部装置区的最外部鳍和纳米带的侧壁彼此以及与更宽的中心部分的侧壁对齐（共线）。在其它实施例中，可能在上部或下部装置区中只有一个鳍或两个鳍，每个鳍具有与更宽的中心部分的侧壁偏移并且是向内的其自己的外侧壁。同样地，纳米线或纳米带的外侧壁可与更宽的中心部分的侧壁偏移并且是向内的。在任何此类情况下，在比更宽的中心区更窄的上部和下部装置区的任一区或二者中将有沟道区。

[0041] 如能在图1d中看到的，更宽的中心区（包含半导体层105和109的部分）也在源极/漏极区中与隔离107一起存在。如前面所解释的，从层105和109去除以提供在其中将形成epi源极/漏极区的凹陷的材料的量能够从一个实施例到下一实施例不同。例如，在一些实施例中，上部装置区中的所有鳍结构（从中形成在沟道区中的纳米线）被去除和替代为外延源极或漏极区127a。在其它实施例中，上部装置区中仅部分的鳍结构被去除和替代为外延沉积127a，因此在epi源极或漏极区127a下有一些剩余的鳍结构（如在最右的备选配置中所示出的 - 参见在宽的中心区与源极/漏极区127a之间的剩余部分103和105）。在任何此类情况下，epi源极或漏极区127a能够被沉积在剩余的层105半导体材料上。类似地，注意在下部装置区中所有或相当大部分的鳍能够被去除和替代为epi源极或漏极区127b，如前面关于图1b中示出的示例实施例的上部区中的鳍所讨论的。

[0042] 在一些实施例中，epi源极/漏极区127a-b被刻面，并且从绝缘体层123内的沟槽过生长，以及对应源极或漏极接触133a-b位于该刻面化过量部分上。在一些此类情况下，从凹陷处溢出的epi源极/漏极材料融合在一起以形成单个源极/漏极区，诸如在图1d的右上角中备选配置中所示出的。在其它实施例中，过生长保留彼此分开并且隔离（如图1d的左侧上所示出的）。备选的是，在其它实施例中且如前面所解释的，epi源极/漏极区127a-b的刻面化过量部分能够被去除（例如，经由化学机械平坦化或CMP），并且对应源极或漏极接触133a-b着陆在该平坦化的部分上。在绝缘体层129和131内形成的接触沟槽的形状也可不同，如前面所解释的。此类特征的任何组合均可产生。

[0043] 如将领会的，包含堆叠式晶体管架构的集成电路可也包含其它特征。例如，结构可进一步包含互连特征和层。例如，能够预备连接给定上部源极或漏极区到对应下部源极或漏极区的第一垂直互连特征，并且能够预置连接给定上部栅极结构到对应下部栅极结构的第二垂直互连特征。例如，能够经由标准光刻和掩膜操作，预备此类互连特征。进一步注意，尽管鳍和纳米带以理想状态被示出（例如，完美垂直的侧壁和完美水平的顶部和底部），但所有此类几何能够是圆形或锥形的或以其它方式非理想的。例如，鳍能够由于形成过程而在形状上是梯形的或沙漏形的或另外某一形状。

[0044] 图2a到2i图示了根据本公开的各种实施例，堆叠鳍架构的示例沟道区配置的示例横截面视图。同样地，横截面是平行于且通过结构的栅极线而选取的，尽管栅极线未被示出，以便允许集中在沟道区配置上。

[0045] 图2a图示了一般概念，示出包含用于上部装置的有源区A和用于下部装置的有源区B的堆叠鳍配置。如将领会的，有源区A和B每个可包含一个或多个鳍、纳米线或纳米带。在有源区A与B之间是中心体，其比有源区A和B至少之一的沟道特征相对更宽。此示例的中心体包含中心体区A和中心体区B。如将领会的，像“上方”、“下方”、“上部”、“下部”、“顶部”和“底部”的术语的使用只是用于有助于讨论，并且不打算暗示刚性结构或固定定向；相反，此类术语只指示在结构处在给定定向时的空间关系。

[0046] 图2b图示了根据实施例的堆叠鳍配置，其包含包括两个半导体鳍的上部有源区和也包括两个半导体鳍的下部有源区。鳍具有是中心体区A和B的宽度的至多1/2的宽度。在图2c中，根据实施例，上部有源区包含三个半导体鳍，并且下部有源区包含两个半导体鳍。顶部鳍具有是中心体区A和B的宽度的至多1/3的宽度，并且底部鳍具有是中心体区A和B的宽度的至多1/2的宽度。上部有源区、中心体区A、中心体区B和下部有源区的每个能够通过相同半导体材料被实现，或者每个通过不同半导体材料被实现。在一些情况下，一种半导体材料被用于上部有源区和中心体区A，并且另一种半导体材料被用于下部有源区和中心体区B。简而言之，半导体材料的任何组合能够被使用。

[0047] 图2d图示了根据实施例的堆叠鳍配置，其包含包括适合用于形成纳米线的两个半导体鳍结构的上部有源区和也包括两个半导体鳍的下部有源区。鳍和鳍结构的每个具有是中心体区A和B的宽度的至多1/2的宽度。在图2e中，根据实施例，上部有源区包含适合用于形成纳米线的三个半导体鳍结构，并且下部有源区包含适合用于形成纳米线的两个半导体鳍。顶部鳍结构具有是中心体区A和B的宽度的至多1/3的宽度，并且底部鳍结构具有是中心体区A和B的宽度的至多1/2的宽度。如能看到的，鳍结构包含牺牲材料（交叉影线）和半导体材料的交替层。半导体材料可与对应中心体区是相同的或不同的。注意，在顶部鳍结构中使用的牺牲材料可与在底部鳍结构中使用的牺牲材料是相同的或不同的。简而言之，半导体和牺牲材料的任何组合能够被使用。牺牲材料能够是任何绝缘体或半导体材料，其能够经由关于用于纳米线的半导体材料的给定蚀刻化学物质被选择性地蚀刻（去除）。进一步注意，在释放纳米线（通过牺牲材料的去除）前示出了鳍结构。

[0048] 根据各种实施例，图2f到2i的示例堆叠鳍配置各自具有包含适合用于形成纳米带的半导体鳍结构的上部有源区和包含适合用于形成纳米线的鳍结构（图2i示出一个鳍结构）或半导体鳍（图2f示出两个鳍，2g示出三个鳍，以及2h示出一个鳍）的下部有源区。底部鳍或鳍结构的每个具有是中心体区A和B的宽度的至多1/2的宽度，而顶部鳍结构具有相同宽度（未计算由形成过程产生的任何锥形化）。再次，鳍结构包含牺牲材料（交叉影线）和半导体材料的交替层。半导体材料可与对应中心体区是相同的或不同的。注意，在顶部鳍结构中使用的牺牲材料可与在底部鳍结构中使用的牺牲材料是相同的或不同的。简而言之，半导体和牺牲材料的任何组合能够被使用。进一步注意，在释放纳米带（通过牺牲材料的去除）前示出了图2f到2i的鳍结构。图2i'示出根据一个示例实施例，在通过牺牲材料的去除来释放纳米带后图2i的鳍结构。注意，此释放无需在鳍结构的整个长度内进行，而是可仅在由栅极结构围绕的装置的沟道区中进行（如在其它图中所示出的）。例如在诸如在去除任何伪栅极材料后但在沉积最终栅极材料前的栅极最后过程之类的栅极形成过程期间，能实行该释放过程。

[0049] 方法图3a到3p是图示了根据本公开的各种实施例的用于形成包含具有宽的中心基座区，带有在底部装置区中的纳米线或纳米带和在上部装置区中的多个鳍的堆叠式晶体管结构的集成电路的过程的横截面视图。如在图3a的示例实施例中能看到的，过程以在氧化物层301之上提供牺牲材料303和半导体材料305的交替层开始。随后在交替层堆叠的顶上提供半导体层309。标准沉积技术能够被用于提供各种层，诸如化学气相沉积（CVD）、物理层沉积（PLD）、层转移过程和原子层沉积（ALD）。隔离区307可例如根据一些实施例是沉积在相对更厚的最上层305与层309之间的截然不同的层，或者在其它实施例中是相对更厚的最上层
305和/或层309的掺杂部分。在后一情况下，掺杂部分根据一些实施例被提供在层305与309之间的界面，但在其它实施例中可进一步延伸到相应层305和309之一或二者中。

[0050] 结果堆叠以及单独层能够具有任何数量的厚度，并且不一定按比例绘出。例如，在一些此类示例实施例中，氧化物层是在30到500纳米（nm）厚的范围中，牺牲材料303和半导体材料305的相对薄和交替的层各自在5到40 nm厚的范围中，半导体材料305的相对厚层是在25到200 nm厚的范围中，隔离区307是在5到50 nm厚的范围中，以及半导体材料层309是在40到400 nm厚的范围中。在更一般的意义下，每个层可以是如鉴于本公开将领会的任何适合厚度。

[0051] 氧化物层301能够例如是在体积大的硅或镓砷化物衬底上的二氧化硅层，或绝缘体上半导体（SOI）衬底配置的氧化物层，但任何数量的其它配置也能够被使用并且如将所领会的。在还有的其它实施例中，氧化物层301能够是转换的层（在基于氧的退火过程期间已被转换成二氧化硅的硅层）。在其它实施例中，氧化物层301是可选的，并且未被使用或以其它方式存在。在此类情况下，氧化物层301能够被替代为例如体积大的衬底。

[0052] 牺牲材料303能够是任何绝缘体或半导体材料，其能够经由关于用于纳米线的半导体材料305的给定蚀刻化学物质被选择性地去除（即，蚀刻化学物质以比它去除半导体材料305高得多的速率去除牺牲材料303）。半导体材料305和309可以是相同的或不同的。注意，取决于在形成的晶体管装置的类型，材料303和305的角色能够被预留。例如：对于给定集成电路的PMOS晶体管，材料303能够是牺牲材料，并且材料305能够是用于形成p型纳米线或纳米带的半导体材料；并且对于该相同给定集成电路的NMOS晶体管，材料303能够是用于形成n型纳米线或纳米带的半导体材料，并且材料305能够是牺牲材料。在此类情况下，相对于要以高得多的速率去除或以其它方式蚀刻的材料（牺牲材料），蚀刻化学物质因其对纳米线/纳米带材料（所期望的沟道材料）的选择性而被选择。

[0053] 隔离区307能够例如是在上层309与下层305之间绝缘材料的离散层。备选的是，隔离区307能够是相邻上层309或下层305任意之一（或二者）的掺杂区。在任何情况下，掺杂区实际上削弱载流子跨该区307的流动，由此抑制子沟道泄漏。从更一般的意义来说，任何隔离技术和/或层能够被用于实现隔离区307，如鉴于本公开将领会的。

[0054] 在一个示例实施例中，牺牲材料303是二氧化硅，半导体305是硅，隔离区307是氮化硅，以及半导体材料309是锗。在此类情况下，结果结构能够具有在下部区中用于NMOS装置的硅纳米线或纳米带（从半导体层305形成）和在上部区中用于PMOS装置的锗鳍（从半导体层309形成）。在另一示例实施例中，牺牲材料303是砷化镓（GaAs），半导体材料305是InGaAs，隔离区307是氮化硅，以及半导体材料309是锗或SiGe。在此类情况下，结果结构能够具有在下部区中用于NMOS装置的InGaAs纳米线或纳米带（从半导体层305形成）和在上部区中用于PMOS装置的锗或SiGe鳍（从半导体层309形成）。从更一般的意义上来说，层303、305和307能够是有助于关于给定蚀刻化学物质的蚀刻选择性的材料的任何组合，以允许在上部和/或下部沟道区中纳米线或纳米带的释放以及在上部与下部沟道区之间的电隔离。
许多此类材料系统将对于提供各种PMOS和NMOS装置是显而易见的，包含但不限于IV族半导体材料和III-V半导体材料。

[0055] 图3b示出根据实施例，在鳍结构已被图案化和蚀刻后的结果结构。如能看到的，示出了四个鳍结构，但能够形成任何数量的此类鳍结构。如将领会的，标准掩膜和蚀刻技术能够被使用，包含湿和/或干以及各向同性和/或各向异性蚀刻方案。注意，蚀刻化学物质可在蚀刻过程期间更改以适应形成堆叠的材料中的更改。如能进一步看到的，凹陷蚀刻在氧化物层301上停止，但在其它实施例中，可在一定程度上继续到氧化物层301中（例如，1到20 nm）。注意，左侧示出了带有大致垂直侧壁的三个结果示例鳍结构。在其它实施例中，注意结果鳍结构可以被锥形化，使得层309的厚度小于层303和305的厚度，诸如在右侧的结果示例鳍结构中所示出的。此类锥形化可例如是使用的蚀刻方案的产品和/或鳍结构的高度。然而，进一步注意，即使侧壁不是完全垂直的，但每个材料部分的侧壁是彼此共线的。如将领会的，在顶部的变圆和在底部的展开（flare out）可也从标准蚀刻方案产生，并且这是可行的。

[0056] 图3c示出在绝缘体311被沉积到在鳍结构之间的沟槽中并且被平坦化后的结果结构。绝缘体311能够是任何适合的绝缘体材料，诸如二氧化硅、氮化硅、碳化硅或聚合物。在一些示例情况下，绝缘体311被沉积为可流动电介质（例如，可流动氧化物、氮化物或碳化物）并且随后被弯曲。在被填充的沟槽具有相对高的长宽比（例如，10:1或更多）时，此类可流动电介质特别有益，因为可流动电介质有助于避免在沟槽的该顶部的夹断（和沟槽内的有关空隙形成）。根据一些此类实施例，可流动电介质的使用也由于其低温处理条件而是有益的。

[0057] 图3d示出在鳍结构已凹陷以允许间隔物形成后的结果结构。标准蚀刻方案能够被使用。进一步注意，蚀刻可以是选择性蚀刻（对绝缘体311是选择性的，使得材料309比绝缘体311蚀刻快得多）。备选的是，掩膜能够在结构的顶上被图案化以保护绝缘体311，防止蚀刻剂。任何数量的方案能够被使用。凹陷的深度能够从一个实施例到下一实施例不同，但在一些此类实施例中，是在5到25 nm的范围中。从更一般的意义上来说，如将转而被讨论的，鳍结构被凹陷到的深度能够是将允许形成间隔物的任何深度，间隔物随后能够被用于形成到更窄的鳍或纳米线中的鳍结构的顶部部分。

[0058] 图3e示出在间隔物315已在鳍结构的顶上的凹陷内被形成后的结果结构。如将领会的，间隔物315能够使用标准技术被沉积和图案化。在此具体示例情况下，间隔物315材料能够是将耐受用于蚀刻半导体材料309成鳍的蚀刻化学物质的任何材料。例如，间隔物能够是氮化硅（SiN），并且半导体材料能够是SiGe或锗。在此类情况下，蚀刻化学物质将对SiN是选择性的，但对含锗半导体不是（即，蚀刻化学物质以比SiN高得多的速率去除含锗半导体）。如鉴于本公开将领会的，许多此类选择性蚀刻方案能够被使用。

[0059] 图3f示出使用图案化间隔物315将半导体材料309的顶部部分蚀刻成鳍后的结果结构。标准蚀刻能够被使用（例如，干各向异性蚀刻用来提供相对矩形的鳍，但一些锥形可出现，这没关系）。蚀刻的深度能够从一个实施例到下一实施例不同，但很大程度上取决于在上部装置区中鳍的所期望的高度。在一些实施例中，蚀刻的深度是在20 nm到70 nm的范围中（以便提供在大约20 nm到70 nm高的鳍）。在其它实施例中，注意间隔物能够被图案化以提供三个或更多个鳍（诸如在图2c到2g中），或仅一个鳍（诸如在图2h中）。

[0060] 图3g示出在绝缘体材料311被去除或以其它方式凹陷以提供到具体地说在伪栅极形成和/或最终栅极形成期间在沟道区中的鳍结构的接入后的结果结构。标准蚀刻能够被使用（例如，湿各向同性蚀刻）。蚀刻的深度能够从一个实施例到下一实施例不同，并且可如所示出的延伸到氧化物层301（例如，1 nm到10 nm）中，但在其它实施例中蚀刻可在氧化物层301上停止。进一步注意，根据实施例，间隔物315在此示例实施例中被留在鳍上以帮助保护鳍，防止随后的处理。

[0061] 在任何情况下，结果鳍结构包含在顶部装置区和底部装置区中的鳍、纳米线和/或纳米带，并且那些鳍、纳米线和/或纳米带具有比一般包含一部分的半导体309、隔离307和一部分的半导体305的总体鳍结构的中心区或基座的宽度相对小得多的宽度（例如，小2 nm或更多）。在包含从蚀刻过程产生的锥形化总体鳍结构的一些实施例（诸如在图3b中示出的）中，注意，相对于中心区或基座的宽度，鳍、纳米线和/或纳米带的此更窄的宽度是有意的变窄，并且是除由所述锥形化（其可以是无意的）造成的任何进一步变窄之外的变窄。

[0062] 注意，例如在那些鳍的中部测量在上部装置区中相对更窄的鳍的宽度（如一般在通过虚线框描绘，并且带有两个特定示例W1测量点的W1测量区所示出的）。如将领会的，鳍的最高部分可以呈圆形，在鳍之间的槽（trough）的底部也可以呈圆形，因此，测量在那些具体位置外的宽度（鳍的顶部3-5 nm和底部3-5 nm）将有助于确保准确和代表性的宽度被测量。同样地，例如在那些基座的中部测量在相对更宽的中心区或基座的宽度（如一般在通过虚线框描绘，并且带有两个特定示例W2测量点的W2测量区所示出的）。类似地，例如在那些结构的中部测量在下部装置区中纳米结构的宽度（如一般在通过虚线框描绘，并且带有两个特定示例W3测量点的W3测量区所示出的）。

[0063] 现在能够使用栅极最先或栅极最后处理、源极和漏极处理、接触处理和互连处理，将图3g中示出的结果鳍结构处理到装置中，如现在将讨论的。图3h示出在通过去除牺牲材料303，已在下部装置区的沟道区中释放了纳米带305后的结果结构。如前面所解释的，该释放过程能够例如是栅极形成过程的一部分，其中通过去除任何伪栅极材料（如果使用栅极最后过程）先暴露沟道区，随后是对纳米带305是选择性的并且对牺牲材料303不是选择性的蚀刻（即，蚀刻以比纳米带305材料高得多的速率去除牺牲材料303）。注意，释放仅在沟道区中实行，并且不一定在源极或漏极区中实行。如将领会的，任何数量的选择性蚀刻方案能够被使用。例如，在一个示例实施例中，牺牲材料303是硅，并且半导体材料305是锗或SiGe，并且诸如包含氢氧化铵和氢氧化钾的氢氧化物水合物的蚀刻化学物质例如可被利用以选择性地蚀刻硅，但将含锗纳米带保留在原地。在另一示例实施例中，牺牲材料303是含锗材料，并且半导体材料305是硅，以及诸如羧酸/硝酸/氟化氢化学物质和柠檬酸/硝酸/氟化氢的蚀刻化学物质例如可被利用以选择性地蚀刻含锗材料303，但将硅305保留在原地。

[0064] 图3i示出在暴露的沟道区之上形成下部装置区栅极堆叠后的结果结构。标准栅极结构沉积技术能够被使用。如能看到的，间隔物315在此实施例中在栅极堆叠沉积前已被去除。在其它实施例中，如将领会的，该间隔物315可保持并且以后在过程中被去除。进一步注意，下部栅极材料可至少部分被沉积到上部装置区沟道区上，由于该栅极材料能随后被去除，这是可以的。如能看到的，栅极堆叠包含栅极电介质317b和栅极电极319b。如将领会的，关于栅极电介质117a-b和栅极电极119a-b的前面相关讨论在这里同样适用。

[0065] 图3j示出在下部栅极堆叠材料被凹陷或以其它方式向下去除到下部装置区，以及结果沟槽随后被填充有绝缘体320后的结果结构。绝缘体320随后被凹陷到在上部装置区中鳍的基底。如将领会的，标准蚀刻和沉积技术能够被使用。图3k示出在暴露的沟道区之上形成上部装置区栅极堆叠后的结果结构。栅极堆叠包含栅极电介质结构317a和栅极电极结构319a。如将领会的，关于栅极电介质117a-b和栅极电极119a-b的前面相关讨论在这里同样适用。

[0066] 注意，在此示例实施例中该栅极电介质317a-b如何是共形层。在一些此类实施例中，栅极电介质317a-b的厚度是在5埃到5 nm的范围中（诸如1 nm到2 nm）。栅极电极319a-b当然能够厚得多（例如，10到50 nm）。图3l示出在氧化物层301已被去除后与以前沉积在其上的共形栅极电介质317b在一起的结果结构。图3l'示出另一示例实施例，其中结果结构是稍微锥形的，这可能是用于形成总体鳍结构的标准蚀刻过程的结果。注意在顶部鳍之间的槽的弯曲底部（蚀刻方案通常在此类槽中不产生方角）以及在鳍之间由于鳍的稍微向内锥形，在鳍的顶部比在鳍的底部更宽的槽。进一步注意，在下部装置区中的最低纳米带305实际上是结构的最宽部分，并且在上部装置区中鳍的上部全体地是结构的最窄部分。如能进一步看到的，共线性线A示出左上鳍的最外部侧壁与中心区（包含一部分的层309、层307和最上层305）的左侧壁和下部纳米带305的左侧壁二者是共线的。类似地，共线性线B示出右上鳍的最外部侧壁与中心区（包含一部分的层309、层307和最上层305）的右侧壁和下部纳米带305的右侧壁二者是共线的。如能进一步看到的，角T示出锥形的角度，其可以在例如80°到89.9°的范围中。当然，图3l示出垂直（90°）伸展的此类共线性线，但本公开不打算被如此限制。许多变化和配置将是显而易见的。

[0067] 图3m示出在源极/漏极区中的横截面。注意，在栅极最先过程中，源极/漏极处理能够在形成最终栅极结构后被实行。然而，在栅极最后过程中，在形成最终栅极结构前实行源极/漏极处理（在伪栅极材料在沟道区中存在时）。在示出的示例实施例中，使用标准蚀刻去除要处理的源极和漏极区，以便提供源极/漏极沟槽325a和暴露邻近沟道区321a。蚀刻能够例如是选择性蚀刻，其以比结构的任何其它暴露材料高得多的速率蚀刻源极/漏极材料。备选的是，掩膜能够被图案化，其隔离要处理的源极/漏极区，并且保护结构的其它部分。如在图3m的此示例实施例中能看到的，蚀刻去除源极/漏极区中几乎所有鳍，但留下鳍残根。

[0068] 随后，使用源极漏极外延沉积来提供epi源极和漏极区327a，如图3n中所示出的。任何适合的源极/漏极材料和沉积技术能够被使用。在一些此类实施例中，epi源极/漏极区
327a具有刻面化顶面，如在三个最左源极/漏极区327a上所示出的。在其它此类实施例中，过量epi沉积能够通过平坦化过程（例如，CMP）被去除，如在示出源极/漏极区327a的相对平坦顶面的图3n的右侧上备选配置中所示出的。进一步注意，在其它实施例中，如在示出在材料309与epi源极/漏极327a之间相对平坦界面的图3n的右侧上备选配置中所示出的，未留下鳍残根。

[0069] 在还有的其它实施例中，可在未使用蚀刻和替代方案的情况下提供源极/漏极区。例如，在一些此类情况下，在源极/漏极区中的鳍能够经由选择性蚀刻被暴露以形成沟槽
325a。随后，能够利用注入掺杂方案以如所期望的对暴露的鳍的源极/漏极区进行掺杂。如鉴于本公开将领会的，许多源极/漏极形成技术能够被使用。

[0070] 由于上部装置区的源极/漏极区327a已被处理，下部装置区的源极/漏极区能够被处理。因此，最好如在图3o中所示出的，绝缘体层329在上部装置区的源极/漏极区327a之上被沉积和平坦化，并且结构随后被反转以便提供从结构的顶部到下部装置区的源极/漏极区的接通。如将领会的，用于提供源极/漏极区327a的相同过程能够被用于形成源极/漏极区327b，并且前面相关讨论在这里同样适用。在图3o中示出的示例实施例中，使用标准蚀刻去除要处理的源极和漏极，以便提供源极/漏极沟槽325b和暴露邻近沟道区321b。随后，使用源极漏极外延沉积来提供epi源极和漏极区327b，如图3p中所示出的。绝缘体层331在下部装置区的源极/漏极区327b之上被沉积和平坦化。随后，使用标准接触形成过程，能够在绝缘体层329和331中形成源极和漏极接触结构。关于源极/漏极接触结构133a-b的前面相关讨论在这里同样适用。

[0071] 图4a到4l'是图示了根据本公开的各种实施例的用于形成包含具有宽的中心基座区，带有在顶部装置区中的纳米线和在下部装置区中的多个鳍的堆叠式晶体管结构的集成电路的另一过程的横截面视图。如在图4a的示例实施例中能看到的，过程以在氧化物层401之上提供相对厚的半导体层409开始，之后是半导体材料405和牺牲材料403的交替层。隔离区407一般地是在最底部层405与层409之间或以其它方式在其界面处。关于图3a提供的有关材料、层厚度、沉积技术、隔离区407和取决于在形成的晶体管的类型而可逆的材料403和405的角色的前面相关讨论在这里同样适用。

[0072] 图4b示出根据实施例的在鳍结构已被图案化和蚀刻后的结果结构。如能看到的，示出了两个鳍结构，但能够形成任何数量的此类鳍结构。关于图3b提供的有关掩膜和蚀刻技术、蚀刻深度和鳍结构形状的前面相关讨论在这里同样适用。

[0073] 图4c示出在绝缘体411被沉积到在鳍结构之间的沟槽中并且被平坦化后的结果结构。关于图3c提供的有关示例绝缘体材料的前面相关讨论在这里同样适用。

[0074] 图4d示出在鳍结构已被凹陷以允许间隔物形成后的结果结构，并且图4e示出在间隔物415a已在鳍结构顶上的凹陷内被形成后的结果结构。关于图3d-e提供的有关适合用于使鳍结构凹陷的蚀刻和掩膜方案、凹陷深度和间隔物形成与材料的前面相关讨论在这里同样适用。

[0075] 图4f示出使用图案化间隔物415a将包含403和405的交替层的顶部部分蚀刻成两个多层鳍结构后的结果结构。标准蚀刻能够被使用（例如，干各向异性蚀刻用来提供相对矩形的鳍结构，但一些锥形可出现，这没关系）。蚀刻的深度能够从一个实施例到下一实施例不同，但很大程度上取决于在上部装置区中多层鳍结构的所期望的高度（并且更具体地说，在上部沟道区中纳米线的数量）。在一些实施例中，蚀刻的深度是在20 nm到70 nm的范围中（以便提供在大约20 nm到70 nm高的鳍结构）。在其它实施例中，注意间隔物能够被图案化以提供三个或更多鳍结构（诸如在图2e中），或者仅一个鳍结构（诸如在图2h中，其中鳍是包含403和405材料的交替层的多层鳍结构）。进一步注意，在图4f中示出的示例实施例中，蚀刻在相对更厚的最底部层405的顶上停止，但在其它实施例中，可在一定程度上延伸到该层405中（例如，1到10 nm）。备选的是，蚀刻可在相对更薄的交替层403、405之一上或在其内停止，诸如在最底部层403或正好在最底部层403上方的最底部层405上或在其内。关于鳍结构侧壁的锥形化和弯曲的槽底的图3l'的前面讨论在这里同样适用。因此，例如，最上部纳米线层405可比最底部纳米线层405更宽，并且最底部层403的内角可向彼此向内倾斜以提供弯曲的槽底。

[0076] 图4g示出在绝缘体材料413被沉积以使结构平坦化，以便总体结构能够被反转以允许将材料409处理成鳍后的结果结构。绝缘体材料413的厚度能够从一个实施例到下一实施例不同，但在一些示例情况下是在25到300 nm的范围中。绝缘体材料413能例如是与绝缘体411相同的材料（例如，仅举几例，二氧化硅、氮化硅、碳化硅）。在其它实施例中，绝缘体413可与绝缘体411在成分上不同，以便允许在两个截然不同的材料之间的蚀刻选择性。在任何此类情况下，标准沉积技术能够被使用。

[0077] 图4h示出在层409已被凹陷以允许间隔物形成后和在间隔物415b已在层409的顶上的凹陷内形成后，关于图4g的被反转的结果结构。如将领会的，关于图3d-e提供的有关适合用于使鳍结构凹陷的蚀刻和掩膜方案、凹陷深度和间隔物形成与材料的前面相关讨论在这里同样适用。

[0078] 图4i示出在使用图案化间隔物415b，将层409的顶部部分蚀刻成三个鳍后的结果结构，并且图4j示出在绝缘体411已被凹陷以暴露鳍的沟道区，以便允许栅极处理后的结果结构。如能看到的，间隔物415b在栅极结构形成前已被去除，并且结果栅极结构包含栅极电介质417b和栅极电极419b。关于图3f，有关蚀刻方案、蚀刻深度和鳍形状以及关于栅极形成和材料的前面相关讨论在这里同样适用。绝缘体层429被沉积以使结构平坦化，以便总体结构能够被反转以允许将鳍结构（其包含403和405材料的交替层）处理成纳米线。关于绝缘体材料413，有关厚度、材料和沉积技术的前面相关讨论在这里同样适用。此外，关于鳍侧壁的锥形化和弯曲的槽底的前面讨论在这里同样适用。因此，例如，在鳍的顶部附近的两个最外部鳍侧壁之间的距离可比在层409和层407的最底部更窄，并且在鳍之间的槽底部的内角可向彼此向内倾斜，以提供弯曲的槽底。

[0079] 图4k示出在层409已被凹陷以允许间隔物形成后和在绝缘体材料413已被去除后，以及在绝缘体层411已被凹陷以便暴露在沟道区中的鳍结构以进行栅极处理后，关于图4j的被反转的结果结构。如将领会的，仅暴露了形成沟道区的鳍结构的部分以允许此类栅极处理（例如，鳍结构的源极/漏极区可保持被密封在绝缘体材料中）。关于蚀刻技术、凹陷深度和在绝缘体材料413/411的去除/凹陷期间间隔物415a的使用以保护鳍结构的前面相关讨论在这里同样适用。

[0080] 图4l示出在通过去除牺牲材料403，已在沟道区中释放了纳米线405后的结果结构。如前面所解释的，该释放过程能够例如是栅极形成过程的一部分，其中通过去除任何伪栅极材料（如果使用栅极最后过程）先暴露沟道区，随后是对纳米线405是选择性的并且对牺牲材料403不是选择性的蚀刻。关于用于纳米线释放过程的示例材料系统和选择性蚀刻方案的前面相关讨论在这里同样适用。如能进一步看到的，间隔物415b在栅极堆叠沉积前已被去除，并且栅极堆叠包含栅极电介质417a和栅极电极419a。如将领会的，关于栅极电介质117a-b和栅极电极119a-b的前面相关讨论在这里同样适用。

[0081] 图4l'示出另一示例实施例，其中结果结构的顶部部分以第一方式被锥形化，并且结果结构的底部部分以第二方式被锥形化，其可从形成过程中产生，如将领会的。在此类情况下，中心区是总体结构的最宽部分，并且向内锥形在向上方向和向下方向二者上均出现。如能看到的，共线性线A示出左上纳米线的最外部侧壁仅与中心区（包含一部分的层409、层
407和最下层405）的左侧壁是共线的，并且与左下鳍不是共线的。类似地，共线性线B示出右上纳米线的最外部侧壁仅与中心区（包含一部分的层309、层307和最上层305）的右侧壁是共线的，并且与右下鳍不是共线的。类似地，共线性线D示出左下鳍的最外部侧壁仅与中心区（包含一部分的层309、层307和最上层305）的右侧壁是共线的，并且与左上鳍不是共线的。共线性线B在此示例实施例中示出内部共线性。如能进一步看到的，角T示出锥形的角度，其可以在例如80°到89.9°的范围中。图4l示出垂直（90°）伸展的此类共线性线，但如前面所述，本公开不打算被如此限制。

[0082] 随后，能够以与参照图3m-3p的前面所述类似的方式实行源极和漏极区处理和接触形成，并且相关讨论在这里同样适用。

[0083] 计算系统图5图示了通过根据本公开的实施例配置的一个或多个集成电路结构实现的计算系统。如能看到的，计算系统1000容纳母板1002。母板1002可包含多个组件，包含但不限于处理器1004和至少一个通信芯片1006（在此示例中示出了两个通信芯片），每个通信芯片能够物理和电耦合到母板1002，或以其它方式集成在其中。如将领会的，母板1002可以是例如任何印刷电路板，而无论是主板还是安装在主板上的子板或系统1000的仅有的板等。取决于其应用，计算系统1000可包含一个或多个其它组件，该一个或多个其它组件可或可不物理和电耦合到母板1002。这些其它组件可包含但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速计、陀螺仪、扬声器、相机和大容量存储装置（诸如硬盘驱动器、紧致盘（CD）、数字多功能盘（DVD）等等）。计算系统1000中包含的任一组件可包含配置有堆叠式晶体管结构的一个或多个集成电路，该堆叠式晶体管结构具有宽的中心基座区和在更宽的中心基座区上方和/或下方的至少一个相对更窄的沟道区，如本文中前面所述。在一些实施例中，多个功能能够被集成到一个或多个芯片中（例如，例如注意，通信芯片1006能够是处理器1004的一部分或以其它方式集成在其中）。

[0084] 通信芯片1006使无线通信能够向和从计算系统1000传送数据。术语“无线”及其衍生词可用于描述可通过非固态介质，使用调制的电磁辐射传递数据的电路、装置、系统、方法、技术、通信信道等。该术语不暗示关联装置不包含任何导线，但在一些实施例中，它们可能不包含。通信芯片1006可实现多个无线标准或协议中的任何标准或协议，包含但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物及设计为3G、4G、5G和以上的任何其它无线协议。计算系统1000可包含多个通信芯片1006。例如，第一通信芯片1006可专用于诸如Wi-Fi和蓝牙的较短程无线通信，并且第二通信芯片1006可专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它的更远程无线通信。计算系统1000的处理器1004包含封装在处理器1004内的集成电路管芯。在本公开的一些示例实施例中，处理器1004的集成电路管芯包含如本文中以各种方式提供的一个或多个堆叠式晶体管结构。
术语“处理器”可指处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换成可在寄存器和/或存储器中存储的其它电子数据的任何装置或装置的部分。

[0085] 通信芯片1006也可包含封装在通信芯片1006内的集成电路管芯。根据一些此类示例实施例，通信芯片1006的集成电路管芯包含如本文中以各种方式提供的一个或多个堆叠式晶体管结构。如鉴于本公开将领会的，注意，多标准无线能力可直接集成到处理器1004中（例如，其中任何芯片1006的功能性被集成到处理器1004中而不是具有单独通信芯片）。进一步注意，处理器1004可以是具有此类无线能力的芯片集。简而言之，能够使用任何数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片集能够具有集成在其中的多个功能。

[0086] 在各种实施例中，计算系统1000可以是膝上型计算机、上网本、笔记本、智能电话、平板计算机、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在另外实现中，系统1000可以是处理数据或采用如本文中以各种方式提供的一个或多个堆叠式晶体管结构的任何其它电子装置。如鉴于本公开将领会的，本公开的各种实施例能够通过允许使用具有任何数量的源极/漏极配置和沟道配置（例如，Si、Ge、SiGe、Si和SiGe的多层结构、诸如氮化镓或InGaAs的III-V、诸如氧化镍或IGZO的半导体氧化物和/或其组合）的垂直堆叠式晶体管，用于改进在任何过程节点制造的产品的性能（例如，在微米范围或亚微米和以上）。

[0087] 另外示例实施例以下示例关于另外实施例，从中将明白许多置换和配置。

[0088] 示例1包含一种集成电路结构，包括：主体，包括一个或多个半导体材料和具有由在该主体的相对侧壁之间的距离定义的第一宽度；第一晶体管，在该主体上方并且包含第一鳍、纳米线或纳米带，该第一鳍、纳米线或纳米带具有由在该第一鳍、纳米线或纳米带的相对侧壁之间的距离定义的第二宽度；以及第二晶体管，在该主体下方并且包含第二鳍、纳米线或纳米带，该第二鳍、纳米线或纳米带具有由在该第二鳍、纳米线或纳米带的相对侧壁之间的距离定义的第三宽度；其中该第二和第三宽度之一或二者是该第一宽度的至多1/1.5。

[0089] 示例2包含示例1的主题，其中该第二和第三宽度之一或二者是该第一宽度的至多1/2。

[0090] 示例3包含示例1或2的主题，其中该第二和第三宽度之一或二者是该第一宽度的至多1/2.5。

[0091] 示例4包含前面示例的任一项的主题，其中该第二和第三宽度之一或二者是该第一宽度的至多1/3。

[0092] 示例5包含前面示例的任一项的主题，其中该主体包含彼此截然不同的第一和第二部分，并且该主体的该一个或多个半导体材料包含在该主体的第一部分中的第一半导体材料和在成分上与第一半导体材料不同并且在该主体的第二部分中的第二半导体材料。

[0093] 示例6包含前面示例的任一项的主题，其中该第一鳍、纳米线或纳米带和该第二鳍、纳米线或纳米带之一或二者的相对侧壁之一与该主体的相对侧壁的对应一个侧壁是共线的。

[0094] 示例7包含前面示例的任一项的主题，其中该第一鳍、纳米线或纳米带和该第二鳍、纳米线或纳米带之一或二者在成分上与该主体是截然不同的。

[0095] 示例8包含前面示例的任一项的主题，其中该第一鳍、纳米线或纳米带和该第二鳍、纳米线或纳米带之一或二者是鳍。

[0096] 示例9包含前面示例任一项的主题，其中该第一鳍、纳米线或纳米带和该第二鳍、纳米线或纳米带之一或二者是纳米线。

[0097] 示例10包含前面示例的任一项的主题，其中该第一鳍、纳米线或纳米带和该第二鳍、纳米线或纳米带之一或二者是纳米带。

[0098] 示例11包含前面示例的任一项的主题，其中该第一鳍、纳米线或纳米带是鳍，并且该第二鳍、纳米线或纳米带是纳米线或纳米带。

[0099] 示例12包含前面示例的任一项的主题，其中该第一和第二鳍、纳米线或纳米带至少之一的相对侧壁被锥形化。

[0100] 示例13包含前面示例的任一项的主题，其中该第一和第二鳍、纳米线或纳米带二者的相对侧壁被锥形化。

[0101] 示例14包含前面示例的任一项的主题，其中该第一鳍、纳米线或纳米带的相对侧壁与该第二鳍、纳米线或纳米带的相对侧壁不是共线的。

[0102] 示例15包含前面示例的任一项的主题，其中：该第一和第二鳍、纳米线或纳米带二者的相对侧壁被锥形化；该第一鳍、纳米线或纳米带的相对侧壁与该第二鳍、纳米线或纳米带的相对侧壁不是共线的；以及该第一鳍、纳米线或纳米带和该第二鳍、纳米线或纳米带二者的相对侧壁之一与该主体的相对侧壁的对应一个侧壁是共线的。

[0103] 示例16包含示例15的主题，其中该第一鳍、纳米线或纳米带是鳍，并且该第二鳍、纳米线或纳米带是纳米带。

[0104] 示例17包含前面示例的任一项的主题，其中第一晶体管是PMOS晶体管，并且第二晶体管是NMOS晶体管。备选的是，其中第一晶体管是NMOS晶体管，并且第二晶体管是PMOS晶体管。

[0105] 示例18包含前面示例的任一项的主题，其中集成电路结构是计算系统的一部分。计算系统可以是例如移动通信装置，诸如移动电话、智能电话、平板或膝上型计算机。在其它情况下，计算系统可以是台式或工作站计算机或游戏控制台。在还有的其它情况下，计算系统可以是与一件设备或系统关联的单板计算机或控制单元。任何数量的计算环境将被领会。

[0106] 示例19是一种集成电路结构，包括：主体，包括一个或多个半导体材料和具有由在该主体的相对侧壁之间的距离定义的第一宽度；第一晶体管结构，在该主体的上方并且包含第一多个鳍、纳米线或纳米带，该第一晶体管结构包含第一栅极结构、第一源极区和第一漏极区；以及第二晶体管结构，在该主体的下方并且包含第二多个鳍、纳米线或纳米带，该第二晶体管结构包含第二栅极结构、第二源极区和第二漏极区；其中该第一多个的鳍、纳米线或纳米带的一个或多个具有第二宽度，并且该第二多个的鳍、纳米线或纳米带的一个或多个具有第三宽度，第二和第三宽度之一或二者是第一宽度的至多1/1.5；以及其中该主体的相对侧壁与该第一多个鳍、纳米线或纳米带中包含的最外部侧壁和/或该第二多个鳍、纳米线或纳米带中包含的最外部侧壁是共线的。图3l'和4l'示出示例此类情形。

[0107] 示例20包含示例19的主题，其中该第二和第三宽度之一或二者是该第一宽度的至多1/2。

[0108] 示例21包含示例19或20的主题，其中该主体包含彼此在成分上截然不同的第一和第二部分，并且该主体的一个或多个半导体材料包含在该主体的第一部分中的第一半导体材料和在成分上与第一半导体材料不同并且在该主体的第二部分中的第二半导体材料，并且其中该第一和第二多个之一或二者包含在成分上与该主体截然不同的鳍、纳米线或纳米带。

[0109] 示例22包含示例19到21的任一项的主题，其中该第一多个鳍、纳米线或纳米带中包含的最外部侧壁与该第二多个鳍、纳米线或纳米带中包含的最外部侧壁是共线的。

[0110] 示例23包含示例19到22的任一项的主题，其中该主体的相对侧壁与该第一多个鳍、纳米线或纳米带中包含的最外部侧壁和该第二多个鳍、纳米线或纳米带中包含的最外部侧壁是共线的。

[0111] 示例24包含示例19到23的任一项的主题，其中该第一和第二多个之一或二者包含鳍。

[0112] 示例25包含示例19到24的任一项的主题，其中该第一多个鳍、纳米线或纳米带包含鳍，并且该第二多个鳍、纳米线或纳米带包含纳米线或纳米带。

[0113] 示例26包含示例19到25的任一项的主题，其中第一晶体管结构包含PMOS晶体管，并且第二晶体管结构包含NMOS晶体管。

[0114] 示例27包含示例19到26的任一项的主题，其中集成电路结构是计算系统的一部分。

[0115] 示例28包含示例19到27的任一项的主题，其中集成电路结构是处理器的一部分。在一些示例此类情况下，处理器可又是芯片集或母板或控制器的一部分。

[0116] 示例29包含示例19到28的任一项的主题，其中集成电路结构是通信芯片的一部分。在一些示例此类情况下，通信芯片可又是芯片集或母板或调制解调器或控制器的一部分。

[0117] 示例30是一种用于形成集成电路装置的方法，方法包括：形成包括一个或多个半导体材料和具有由在主体的相对侧壁之间的距离定义的第一宽度的主体；形成在该主体上方并且包含第一鳍、纳米线或纳米带的第一晶体管，该第一鳍、纳米线或纳米带具有由在该第一鳍、纳米线或纳米带的相对侧壁之间的距离定义的第二宽度；形成在该主体下方并且包含第二鳍、纳米线或纳米带的第二晶体管，该第二鳍、纳米线或纳米带具有由在该第二鳍、纳米线或纳米带的相对侧壁之间的距离定义的第三宽度；其中该第二和第三宽度之一或二者是该第一宽度的至多1/1.5。

[0118] 示例31包含示例30的主题，其中该第二和第三宽度之一或二者是该第一宽度的至多1/2。

[0119] 示例32包含示例30或31的主题，其中该主体包含彼此在成分上截然不同的第一和第二部分，并且该主体的该一个或多个半导体材料包含在该主体的第一部分中的第一半导体材料和在成分上与第一半导体材料不同并且在该主体的第二部分中的第二半导体材料。

[0120] 示例33包含示例30到32的任一项的主题，其中该第一鳍、纳米线或纳米带和该第二鳍、纳米线或纳米带之一或二者的相对侧壁之一与该主体的相对侧壁的对应一个侧壁是共线的。

[0121] 示例34包含示例30到33的任一项的主题，其中该第一鳍、纳米线或纳米带和该第二鳍、纳米线或纳米带之一或二者在成分上与该主体是截然不同的。

[0122] 示例35包含示例30到34的任一项的主题，其中该第一鳍、纳米线或纳米带是鳍，并且该第二鳍、纳米线或纳米带是纳米线或纳米带。

[0123] 为说明和描述目的，已提出本公开的示例实施例的上述描述。它不打算穷尽或限制本公开为明确的公开形式。鉴于本公开，许多修改和变化是可能的。打算的是，本公开的范围不受此详细描述限制，而是受附于本文的权利要求书限制。

[0124] 本发明还公开了一组权利技术方案，如下：技术方案1. 一种集成电路结构，包括：
主体，所述主体包括一个或多个半导体材料并具有由在所述主体的相对侧壁之间的距离定义的第一宽度；
第一晶体管，所述第一晶体管在所述主体上方并且包含第一鳍、纳米线或纳米带，所述第一鳍、纳米线或纳米带具有由在所述第一鳍、纳米线或纳米带的相对侧壁之间的距离定义的第二宽度；以及
第二晶体管，所述第二晶体管在所述主体下方并且包含第二鳍、纳米线或纳米带，所述第二鳍、纳米线或纳米带具有由在所述第二鳍、纳米线或纳米带的相对侧壁之间的距离定义的第三宽度；
其中所述第二和第三宽度之一或二者至多是所述第一宽度的1/1.5。

[0125] 技术方案2. 如技术方案1所述的集成电路结构，其中所述第二和第三宽度之一或二者至多是所述第一宽度的1/2。

[0126] 技术方案3. 如技术方案1所述的集成电路结构，其中所述主体包含彼此截然不同的第一和第二部分，并且所述主体的所述一个或多个半导体材料包含在所述主体的所述第一部分中的第一半导体材料和在成分上与所述第一半导体材料不同并且在所述主体的所述第二部分中的第二半导体材料。

[0127] 技术方案4. 如技术方案1所述的集成电路结构，其中所述第一鳍、纳米线或纳米带和所述第二鳍、纳米线或纳米带之一或二者的所述相对侧壁之一与所述主体的所述相对侧壁的对应一个侧壁是共线的。

[0128] 技术方案5. 如技术方案1所述的集成电路结构，其中所述第一鳍、纳米线或纳米带和所述第二鳍、纳米线或纳米带之一或二者在成分上与所述主体是截然不同的。

[0129] 技术方案6. 如技术方案1所述的集成电路结构，其中所述第一鳍、纳米线或纳米带是鳍，并且所述第二鳍、纳米线或纳米带是纳米线或纳米带。

[0130] 技术方案7. 如技术方案1所述的集成电路结构，其中所述第一和第二鳍、纳米线或纳米带二者的所述相对侧壁被锥形化。

[0131] 技术方案8. 如技术方案1所述的集成电路结构，其中所述第一鳍、纳米线或纳米带的所述相对侧壁与所述第二鳍、纳米线或纳米带的所述相对侧壁不是共线的。

[0132] 技术方案9. 如技术方案1所述的集成电路结构，其中：所述第一和第二鳍、纳米线或纳米带二者的所述相对侧壁被锥形化；
所述第一鳍、纳米线或纳米带的所述相对侧壁与所述第二鳍、纳米线或纳米带的所述相对侧壁不是共线的；以及
所述第一鳍、纳米线或纳米带和所述第二鳍、纳米线或纳米带二者的所述相对侧壁之一与所述主体的所述相对侧壁的对应一个侧壁是共线的。

[0133] 技术方案10. 如技术方案9所述的方法，其中所述第一鳍、纳米线或纳米带是鳍，并且所述第二鳍、纳米线或纳米带是纳米带或纳米线。

[0134] 技术方案11. 如技术方案1所述的集成电路结构，其中所述第一晶体管是PMOS晶体管，并且所述第二晶体管是NMOS晶体管。

[0135] 技术方案12. 如技术方案1所述的集成电路结构，其中所述集成电路结构是计算系统的一部分。

[0136] 技术方案13. 一种集成电路结构，包括：主体，所述主体包括一个或多个半导体材料并且具有由在所述主体的相对侧壁之间的距离定义的第一宽度；
第一晶体管结构，所述第一晶体管结构在所述主体的上方并且包含第一多个鳍、纳米线或纳米带，所述第一晶体管结构包含第一栅极结构、第一源极区和第一漏极区；以及第二晶体管结构，所述第二晶体管结构在所述主体的下方并且包含第二多个鳍、纳米线或纳米带，所述第二晶体管结构包含第二栅极结构、第二源极区和第二漏极区；
其中所述第一多个的所述鳍、纳米线或纳米带的一个或多个具有第二宽度，并且所述第二多个的所述鳍、纳米线或纳米带的一个或多个具有第三宽度，所述第二和第三宽度之一或二者至多是所述第一宽度的1/1.5；以及
其中所述主体的所述相对侧壁与所述第一多个鳍、纳米线或纳米带中包含的最外部侧壁和/或所述第二多个鳍、纳米线或纳米带中包含的最外部侧壁是共线的。

[0137] 技术方案14. 如技术方案13所述的集成电路结构，其中所述第二和第三宽度之一或二者至多是所述第一宽度的1/2。

[0138] 技术方案15. 如技术方案13所述的集成电路结构，其中所述主体包含彼此截然不同的第一和第二部分，并且所述主体的所述一个或多个半导体材料包含在所述主体的所述第一部分中的第一半导体材料和在成分上与所述第一半导体材料不同并且在所述主体的所述第二部分中的第二半导体材料，并且其中所述第一和第二多个之一或二者包含在成分上与所述主体截然不同的鳍、纳米线或纳米带。

[0139] 技术方案16. 如技术方案13所述的集成电路结构，其中所述第一多个鳍、纳米线或纳米带中包含的所述最外部侧壁与所述第二多个鳍、纳米线或纳米带中包含的所述最外部侧壁是共线的。

[0140] 技术方案17. 如技术方案13所述的集成电路结构，其中所述主体的所述相对侧壁与所述第一多个鳍、纳米线或纳米带中包含的所述最外部侧壁和所述第二多个鳍、纳米线或纳米带中包含的所述最外部侧壁是共线的。

[0141] 技术方案18. 如技术方案13所述的集成电路结构，其中所述第一和第二多个之一或二者包含鳍。

[0142] 技术方案19. 如技术方案13所述的集成电路结构，其中所述第一多个鳍、纳米线或纳米带包含鳍，并且所述第二多个鳍、纳米线或纳米带包含纳米线或纳米带。

[0143] 技术方案20. 如技术方案13所述的集成电路结构，其中所述集成电路结构是处理器或通信芯片的一部分。

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