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具有热性能提升的晶体管

阅读：1029发布：2020-09-06

专利汇可以提供具有热性能提升的晶体管专利检索，专利查询，专利分析的服务。并且公开了用于形成具有增强的热性能的技术。增强热性能可以源自于包括与晶体管相邻的热提升材料，其中，所述材料可以是基于正在形成的晶体管类型选择的。就PMOS器件而言，相邻热提升材料可以具有高正线性热膨胀系数(CTE)(在大约20℃高于5ppm/℃)，并且因而随着工作温度升高而膨胀，由此在相邻晶体管的沟道区上诱发压缩应变并增大载流子(例如，空穴)迁移率。就NMOS器件而言，相邻热提升材料可以具有负线性CTE(在大约20℃低于0ppm/℃)，并且因而随着工作温度升高而收缩，由此在相邻晶体管的沟道区上诱发拉伸应变并增大载流子(例如，电子 )迁移率。，下面是具有热性能提升的晶体管专利的具体信息内容。

权利要求

1.一种集成电路，包括：
晶体管，其包括：
沟道区；
处于所述沟道区上方的栅极堆叠体；以及
与所述沟道区相邻的源极和漏极(S/D)区；以及
与所述S/D区中的一个相邻的第一材料，其中，与所述第一材料相邻的所述S/D区处于所述第一材料和所述沟道区之间，并且其中，所述第一材料具有线性热膨胀系数(CTE)值，所述线性热膨胀系数(CTE)值在大约20℃高于5ppm/℃或者低于0ppm/℃。
2.根据权利要求1所述的集成电路，其中，所述第一材料在大约20℃具有高于5ppm/℃的线性CTE值。
3.根据权利要求2所述的集成电路，其中，所述第一材料包括铝氧化物、氮化铝、铍氧化物、多孔氧化物和蓝宝石之一。
4.根据权利要求2所述的集成电路，其中，所述晶体管是p型金属氧化物半导体场效应晶体管。
5.根据权利要求1所述的集成电路，其中，所述第一材料在大约20℃具有低于0ppm/℃的线性CTE值。
6.根据权利要求5所述的集成电路，其中，所述第一材料包括钨酸铪、钼酸铪、钨酸锆、钼酸锆、以及钒酸锆之一。
7.根据权利要求5所述的集成电路，其中，所述晶体管是n型金属氧化物半导体场效应晶体管。
8.根据权利要求1所述的集成电路，其中，所述第一材料与所述S/D区中的所述一个直接相邻，以使所述第一材料与所述S/D区中的所述一个接触。
9.根据权利要求1所述的集成电路，其中，另一材料处于所述第一材料和所述S/D区中的所述一个之间，所述另一材料不同于所述第一材料。
10.根据权利要求1所述的集成电路，其中，所述第一材料与所述S/D区中的两者相邻，以使所述S/D区中的每者处于所述第一材料和所述沟道区之间。
11.根据权利要求1所述的集成电路，进一步包括处于第一材料上的硬掩模材料。
12.根据权利要求1所述的集成电路，其中，第二材料与所述S/D区中的另一个相邻，以使得所述S/D区中的所述另一个处于所述第二材料和所述沟道区之间，所述第二材料具有不同于所述第一材料的线性CTE值的线性CTE值。
13.根据权利要求1所述的集成电路，进一步包括：
另一晶体管，其包括：
沟道区；
处于所述沟道区上方的栅极堆叠体；以及
与所述沟道区相邻的S/D区；以及
与所述另一晶体管的所述S/D区中的一个相邻的第二材料，其中，与所述第二材料相邻的所述S/D区处于所述第二材料和所述另一晶体管的所述沟道区之间，并且其中，所述第二材料在大约20℃具有处于0ppm/℃和5ppm/℃之间的线性CTE值。
14.根据权利要求13所述的集成电路，其中，所述第二材料是氮化硅和碳化硅之一。
15.根据权利要求13所述的集成电路，其中，所述第一材料的线性CTE值在大约20℃至少比所述第二材料的线性CTE值高2ppm/℃。
16.根据权利要求1所述的集成电路，其中，所述晶体管包括下述配置的至少其中之一：
平面、非平面、双栅极、鳍状物、三栅极、鳍状物场效应晶体管(finFET)、纳米线、纳米带、栅极全包围、金属氧化物半导体FET(MOSFET)、以及隧道FET(TFET)。
17.一种计算系统，包括根据权利要求1-16中的任何一项所述的集成电路。
18.一种集成电路，包括：
晶体管，其包括：
沟道区；
处于所述沟道区上方的栅极堆叠体；以及
与所述沟道区相邻的源极和漏极(S/D)区，所述S/D区中的每者具有对应的竖直高度；
以及
与所述S/D区中的每者的整个高度相邻的第一材料，其中，所述S/D区中的每者处于所述第一材料和所述沟道区之间，并且其中，所述第一材料具有线性热膨胀系数(CTE)值，所述线性热膨胀系数(CTE)值在大约20℃高于5ppm/℃或者低于0ppm/℃。
19.根据权利要求18所述的集成电路，其中，所述第一材料在大约20℃具有高于5ppm/℃的线性CTE值。
20.根据权利要求18所述的集成电路，其中，所述第一材料在大约20℃具有低于0ppm/℃的线性CTE值。
21.根据权利要求18-20中的任何一项所述的集成电路，其中，所述第一材料在对应的相邻S/D区的高度上方延伸或者在所述对应的相邻S/D区的高度下方延伸。
22.一种形成集成电路的方法，所述方法包括：
在衬底上方形成多个虚设栅极堆叠体，其中，第一虚设栅极堆叠体与第二虚设栅极堆叠体相邻；
从所述第一虚设栅极堆叠体去除虚设栅极材料以形成第一沟槽；
在所述第一沟槽的至少部分中沉积第一材料，其中，所述第一材料在大约20℃具有高于5ppm/℃或者低于0ppm/℃的线性热膨胀系数(CTE)值；
从所述第二虚设栅极堆叠体去除虚设栅极材料，以形成第二沟槽；以及
在所述第二沟槽中沉积栅极电介质和栅极电极材料，其中，所述栅极电介质和栅极电极材料界定了晶体管沟道区。
23.根据权利要求22所述的方法，进一步包括在所述第一沟槽中并且在所述第一材料上方沉积硬掩模材料。
24.根据权利要求22所述的方法，进一步包括：
在所述第一沟槽中沉积牺牲材料；以及
在沉积所述第一材料之前从所述第一沟槽去除所述牺牲材料。
25.根据权利要求22-24中任一项所述的方法，进一步包括：
从第三虚设栅极堆叠体去除虚设栅极材料以形成第三沟槽；以及
在所述第三沟槽的至少部分中沉积第二材料，其中，所述第二材料在大约20℃具有处于0ppm/℃和5ppm/℃之间的线性CTE值。

说明书全文

具有热性能提升的晶体管

背景技术

[0001] 半导体器件是利用半导体材料的电子性质的电子部件，仅举几例，所述半导体材料例如硅(Si)、锗(Ge)和砷化镓(GaAs)。场效应晶体管(FET)是包括三个端子(栅极、源极和漏极)的半导体器件。FET使用通过栅极施加的电场来控制沟道的电导率，载流子(例如，电子或空穴)通过沟道从源极流至漏极。一些FET具有被称为主体或衬底的第四个端子，其可以用于对晶体管进行偏置。金属氧化物半导体FET(MOSFET)被配置有处于晶体管的栅极和主体之间的绝缘体，并且MOSFET通常用于放大或切换电子信号。在一些情况下，MOSFET包括处于栅极两侧上的侧壁或者所谓的栅极间隔体，例如，其能够有助于确定沟道长度并且有助于替换栅极工艺。互补MOS(CMOS)结构通常使用p型MOSFET(p-MOS)和n型MOSFET(n-MOS)的组合来实施逻辑门以及其它数字电路。

[0002] finFET是围绕半导体材料的细条(一般称为鳍状物)构建的晶体管。晶体管包括标准FET节点，包括栅极、栅极电介质、源极区和漏极区。器件的导电沟道存在于鳍状物的与栅极电介质相邻的外侧部分上。具体而言，电流沿鳍状物的两个侧壁/在所述两个侧壁内传输(垂直于衬底表面的侧)以及沿鳍状物的顶部传输(与衬底表面平行的侧)。由于这种配置的导电沟道实质上是沿鳍状物的三个不同的外侧平面区存在的，因而这种finFET设计有时被称为三栅极晶体管。三栅极晶体管是非平面晶体管配置的一个示例，并且其它类型的非平面配置也是可用的，例如所谓的双栅极晶体管配置，其中，导电沟道主要沿鳍状物的两个侧壁(但不沿鳍状物的顶部)存在。另一种非平面晶体管配置是栅极全包围配置，其被配置为与基于鳍状物的晶体管类似，只是替代其中栅极处于三个部分上(并且因而存在三个有效栅极)的鳍状物沟道区，使用一个或多个纳米线(或纳米带)并且栅极材料一般围绕每个纳米线。附图说明

[0003] 图1A-图1F示出了根据本公开的一些实施例的由被配置为形成包括增强的热性能的晶体管的方法所产生的示例性集成电路结构。

[0004] 图2A-图2F示出了根据本公开的一些实施例的对图1F的示例性集成电路结构的大致右半部分所做的很多结构变型。

[0005] 图3示出了根据一些实施例的被实施为具有使用文中公开的技术形成的集成电路结构或器件的计算系统。

[0006] 通过结合本文描述的附图阅读下述具体实施方式将更好地理解所介绍的实施例的这些和其它特征。在附图中，可以通过类似的附图标记表示各图中示出的每个等同或几乎等同的部件。为了清晰起见，可能并未在每幅图中标记每一个部件。此外，应当认识到，附图未必是按比例绘制的，或者附图并非意在使所描述的实施例局限于图示的具体配置。例如，尽管一些附图大体上指示了直线、直角和平滑表面，但是鉴于现实世界中制作工艺的限制，所公开的技术的实际实施方式可能得到不够理想的直线和直角，并且一些特征可能具有表面形貌，或者在其它情况下是非平滑的。简而言之，提供附图的目的仅仅在于示出示例性结构。

具体实施方式

[0007] 公开了用于形成具有增强的热性能的晶体管的技术。增强的热性能可能源自于包括与晶体管相邻的热提升材料，其中，所述材料是基于所形成的晶体管类型而选择的。例如，热提升材料可以随着集成电路的工作温度升高而膨胀或收缩，由此可以取得其热增强性质。这种膨胀或收缩倾向于随着工作温度升高而引起附近晶体管的沟道区上的应变，从而在该沟道区中导致增大的载流子迁移率。在p型MOSFET(PMOS)器件的情况下，具有相对高的正线性热膨胀系数(CTE)(例如，在大约20℃上大于5ppm/℃)的热提升材料可以用于随着工作温度升高而诱发对相邻晶体管的沟道区的压缩应变。在n型MOSFET(NMOS)器件的情况下，具有负线性CTE(例如，在大约20℃上小于0ppm/℃)的热提升材料可以用于随着工作温度升高而诱发对相邻晶体管的沟道区的拉伸应变。因而，文中公开的技术可以用于在相对高的工作温度上，例如，在高于30℃或者高于40℃或者高于50℃(或者从更一般的含义上来讲高于25℃)的温度上改善晶体管和电路性能，并且可以至少部分地补偿温度诱发的迁移率下降。根据本公开，很多配置和变化将是显而易见的。

[0008] 概述

[0009] 在半导体晶体管制造中存在很多不可忽视的挑战，尤其是在行业试图跟上摩尔定律时。例如，晶体管沟道中的载流子(例如，电子或空穴)的迁移率随着由于晶格散射事件所引起的温度升高而下降。结果，在相对高的温度(例如，在一些情况下高于30℃，在其它一些情况下高于40℃乃至50℃，具体取决于诸如晶体管器件所消耗的功率以及晶体管器件的工作环境的温度等的因素)上工作的这种晶体管器件具有下降的性能。在一些应用(例如，石油钻塔或服务器中的监测装置)中，在高工作温度上具有高性能集成电路器件可能是很重要的。对于一些应用而言，例如，对于军事和空间探索应用而言，在宽范围的温度上保持高性能集成电路也可能是很重要的。

[0010] 因而，根据本公开的一个或多个实施例，提供了用于形成具有增强的热性能的晶体管的技术。在一些实施例中，增强的热性能源自于包括与晶体管相邻的热提升材料，所述热提升材料具有基于正在形成的晶体管类型而选择的热性质。例如，热提升材料可以随着集成电路的工作温度升高而膨胀或收缩，由此取得其热增强性质。随着工作温度升高，这种膨胀或收缩可以在附近的晶体管的沟道区上导致应变，从而引起该沟道区中的迁移率的增大。在一些实例中，热提升材料可以至少部分地补偿随着工作温度升高在晶体管沟道中引起的温度诱发的迁移率下降。注意，在一些实施例中，热提升材料和目标晶体管之间的相邻关系包括例如直接相邻，以使得热提升材料接触并且触及晶体管特征(例如，与源极材料和/或漏极材料直接接触)。在其它实施例中，相邻旨在包括位于热提升材料和最近的晶体管特征(例如，源极区或漏极区)之间的一些居间材料，从而通过居间材料将提升材料的热膨胀/收缩所诱发的应变传递至晶体管特征。居间材料可以包括例如衬底材料、鳍状物材料、间隔体材料、层间电介质(TLD)材料和/或因其转移应变的能力而特别选择的材料，这仅是一些示例。换言之，文中使用的相邻可以包括直接相邻并且直接物理接触，或者相邻可以包括借助于传递热诱发的应变的一个或多个居间层而间接物理接触。

[0011] 在一些实施例中，文中描述的热提升材料可以被选择为具有正线性热膨胀系数(CTE)，因而所述材料随着温度升高而膨胀。在一些这种实施例中，膨胀可以在附近的p型晶体管沟道中诱发压缩应变(例如，对于PMOS器件而言)，并由此增大载流子迁移率(例如，空穴迁移率)。在一些实施例中，正线性CTE可以包括高于4ppm/℃、5ppm/℃、6ppm/℃、7ppm/℃、8ppm/℃、9ppm/℃、10ppm/℃、15ppm/℃或20ppm/℃(例如，在大约20℃上，其中，大约20℃包括从20℃加减10℃，或者10℃-30℃)的线性CTE值、或者一些其它适当阈值CTE值，具体取决于最终用途或目标应用。例如，具有高正线性CTE的适当材料可以包括铝氧化物(或氧化铝)、氮化铝、多孔氧化物、蓝宝石和/或铍氧化物(氧化铍)，这仅是一些示例。在一些实施例中，高正线性CTE材料可以是在大约20℃具有高于5ppm/℃的线性CTE值的氧化物材料。注意，可以按照另一适当方式表达CTE的单位ppm/℃，例如，ppm/K、10E-6/℃、10E-6/K、(μm/m)/℃或(μm/m)/K。

[0012] 在一些实施例中，与用于形成在同一芯片或集成电路上的其它晶体管的沟道方向上(例如，沿finFET配置中的鳍状物)的隔离的标准材料相比，高正线性CTE热提升材料可以被选择为具有更高的线性CTE。用于隔离的这种标准材料包括氮化硅和碳化硅，例如，其具有大约2-4ppm/℃的线性CTE。因此，在一些实施例中，与在同一芯片或集成电路上的别处使用的标准隔离材料相比，高线性CTE热提升材料可以被选择为具有至少比所述标准隔离材料高1ppm/℃、1.5ppm/℃、2ppm/℃、2.5ppm/℃、3ppm/℃、3.5ppm/℃、4ppm/℃、4.5ppm/℃或5ppm/℃(例如，在大约20℃)的相对线性CTE值。在示例性实施例中，高线性CTE热提升材料可以是氧化铝(在大约20℃至少大约6ppm/℃的CTE)或氧化铍(在大约20℃至少大约
6.5ppm/℃的CTE)，并且标准隔离材料可以是碳化硅(在大约20℃至少大约3ppm/℃的CTE)，以使得与用于同一芯片上的其它晶体管的隔离(在沟道方向上或源极到漏极方向)的标准隔离材料相比，在大约20℃上热提升材料至少比所述标准隔离材料高3ppm/℃。注意，尽管诸如氮化硅和碳化硅的标准隔离材料可以随着工作温度升高而膨胀，这种膨胀小于文中描述的高正线性CTE热提升材料在相同高工作温度上的膨胀。因此，就标准隔离材料随着工作温度升高而将压缩应变转移至附近晶体管的沟道区而言，这种应变小于文中描述的高正线性CTE热提升材料所引起的应变。换言之，由文中描述的相邻高正线性CTE热提升材料所导致的目标晶体管上的增大的压缩应变将带来沟道载流子迁移率方面的益处，而这种益处是仅与标准隔离材料相邻的晶体管所不能实现的。

[0013] 在一些实施例中，热提升材料可以被选择为具有负线性CTE，以使所述材料随着温度升高而收缩。在一些这种实施例中，收缩可以在附近的n型晶体管沟道中诱发拉伸应变(例如，对于NMOS器件而言)，并由此增大载流子迁移率(例如，电子迁移率)。在一些这种实施例中，负线性CTE可以包括低于0ppm/℃(例如，在大约20℃，其中，大约20℃包括从20℃加减5℃，或者15-25℃)的线性CTE值，具体取决于最终用途或目标应用。例如，具有负线性CTE的适当材料包括钨酸铪、钼酸铪、钨酸锆(或者立方钨酸锆)、钼酸锆和/或钒酸锆，这仅是一些示例。在一些实施例中，与用于形成在同一芯片或集成电路上的其它晶体管的沟道方向上(例如，沿finFET配置中的鳍状物)的隔离的标准材料相比，负线性CTE热提升材料可以被选择为具有更低的线性CTE。如前所述，用于隔离的这种标准材料包括氮化硅和碳化硅，例如，其可以具有大约2-4ppm/℃的线性CTE。因此，在一些实施例中，与在同一芯片或集成电路上的别处使用的标准隔离材料相比，负线性CTE热提升材料可以被选择为具有至少比所述标准隔离材料低1ppm/℃、2ppm/℃、3ppm/℃、4ppm/℃、或5ppm/℃(例如，在大约20℃)的线性CTE值。在一些实施例中，文中描述的技术可以用于增强CMOS器件中包括的PMOS和NMOS器件之一或两者的热性能。

[0014] 根据本公开，文中描述的技术的很多益处将显而易见。例如，如前所述，在一些实施例中，可以将热提升材料选择为使其随着工作温度升高而膨胀或收缩，以在晶体管沟道区上诱发应变并改变载流子迁移率，由此改善晶体管和电路性能。在一些实施例中，可以使用所述技术来在高工作温度上改善晶体管和电路性能，例如，所述温度高于40℃、50℃、60℃、70℃、80℃、90℃、100℃、125℃、150℃、175℃或200℃或者高于某一其它适当值，具体取决于最终用途和目标应用。例如，在诸如石油钻塔或服务器中的监测装置的应用、军事应用和空间探索应用中(仅是一些示例)，在高工作温度上具有高性能电路可能是非常关键的。从更一般的意义上来讲，文中提供的技术可以用于实施用于任何应用的基于晶体管的集成电路，在所述应用中，电路工作温度和所述电路工作的环境的周围温度的至少其中之一超过了足以使提升材料在沟道区中施加增大的应变的给定温度阈值。注意，电路工作温度可以是关于(例如)总管芯温度或者管芯的局部热点。此外，注意，环境的周围温度可以指在总操作时间期间取得的平均环境温度或者其它统计学相关温度，或者可以指在总操作时间期间的特定时段期间(例如，在环境温度循环的相对热部分期间)取得的这种温度测量。在一些实施例中，还将认识到，所述技术可以用于在高工作栅极电压上改善晶体管和电路性能，所述高工作栅极电压例如高于1.5V、1.8V、2.5V、3.3V或5V或者超过某一其它适当值，具体取决于最终用途或目标应用。

[0015] 文中提供的技术和结构的使用可被使用工具检测到，例如，所述工具为：包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)和反射电子显微镜(REM)的电子显微镜；成分绘图；x射线晶体照相术或衍射(XRD)；次级离子质谱分析(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或者高分辨率物理或化学分析，这仅是几种适当的示例性分析工具。具体而言，在一些实施例中，这种工具可以指示如文中所述的与晶体管直接相邻或间接相邻的被配置有热提升材料的结构或器件。在一些这种实施例中，成分绘图或其它适当技术可以用于识别有争议的结构的材料，并且这些材料的已知线性CTE值(例如，通过查找所识别的材料的性质而确定的)可以用于判断是否存在如文中所述的热提升材料。注意，文中描述的热提升材料与其它标准隔离材料是可区分的。在一些实例中，可以通过取得集成电路结构的截面以识别晶体管和文中所述的相邻热提升材料，来识别所述技术，其中，可以在晶体管沟道区垂直于栅极堆叠体取得截面。换言之，在鳍状物晶体管配置的情况下，截面图可以是沿单个鳍状物取得的。在一些这种实施例中，热提升材料可以包括为高正值(例如，在大约20℃上高于4ppm/℃、5ppm/℃、6ppm/℃或7ppm/℃)或者负值(例如，在大约20℃上低于0ppm/℃)的线性CTE值。在一些实施例中，热提升材料可以与晶体管的源极区/漏极区(S/D)中的一者或两者相邻，其中，相邻包括直接邻接(例如，物理接触)或者附近，以使得一种或多种其它材料(例如，1-3种材料)可以位于热提升材料和相邻S/D区材料之间。在一些这种实施例中，相邻S/D区可以位于热提升材料和晶体管沟道区之间。在一些实施例中，可以通过测量所取得的益处，例如在高工作温度上获得的晶体管或电路性能改善，而检测到文中描述的技术。根据本公开，很多配置和变型将是显而易见的。

[0016] 架构和方法

[0017] 图1A-图1F示出了根据本公开的一些实施例的由被配置为形成包括增强的热性能的晶体管的方法所得到的示例性集成电路结构。图1A-图1F中提供的例示被示为与用于形成一个或多个晶体管的鳍状物结构正交。基于本公开可以理解，图1A-图1F示出了用于形成一个或多个晶体管的栅极堆叠体的截面。例如，这种截面图可以是使用SEM、TEM或STEM实现的。注意，尽管集成电路结构主要是在形成具有非平面鳍状物配置(例如，finFET或三栅极)的晶体管的语境下描述的，但是本公开并非旨在受此限制。例如，在一些实施例中，本文中所描述的技术可以用于形成包括具有平面配置或者其它非平面配置的晶体管的集成电路，例如，所述非平面配置为双栅极配置或者栅极全包围配置(例如，包括一个或多个纳米线或纳米带)。此外，在一些实施例中，所述技术可以用于形成包括p型和/或n型晶体管器件的集成电路，所述晶体管器件例如是p型MOSFET(PMOS)、n型MOSFET(NMOS)、p型隧道FET(PTFET)和/或n型TFET(NTFET)。此外，在一些实施例中，所述技术可以用于使互补MOS(CMOS)或互补TFET(CTFET)器件中包括的p型晶体管和n型晶体管之一或两者受益。此外，在一些实施例中，所述技术可以用于使尺度变化的器件受益，所述器件例如是具有微米范围内或者纳米范围内的临界尺寸的晶体管器件(例如，在32nm、22nm、14nm、10nm、7nm或5nm或更低的工艺节点处形成的晶体管)。

[0018] 图1A示出了在已执行对鳍状物晶体管的处理之后的示例性集成电路结构，其中，所述处理包括在衬底上形成鳍状物、虚设栅极形成、间隔体形成以及源极/漏极(S/D)形成。如所示，示例性结构包括衬底110、浅沟槽隔离(STI)材料111、鳍状物112、虚设栅极堆叠体
120、处于每个虚设栅极堆叠体120两侧上的间隔体130、S/D区140以及层间电介质材料150。
在该示例性实施例中，用于形成图1A的示例性结构的处理包括鳍状物112和STI材料111的形成，其可以包括进行蚀刻以形成STI沟槽以及一个或多个鳍状物(包括具有鳍状物高度Fh的鳍状物112)，在STI沟槽中沉积STI材料111，任选对STI材料111进行平面化和/或抛光，以及使STI材料111凹陷，以使得鳍状物112的部分被暴露并伸出到STI材料111上方(具有有效鳍状物高度AFh的部分)。图1A的示例性结构中所示的STI材料111处于鳍状物112的端部处，但是可以理解，在该示例性实施例中STI材料也将处于鳍状物112的任一侧上(例如，进入页面、在鳍状物112后面，以及从页面出来、在鳍状物112前面)。在其它实施例中，可以使用其它适当处理来形成鳍状物112。用于形成图1A的示例性结构的沉积或生长工艺可以包括任何适当技术，例如，化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)和/或任何其它适当工艺。

[0019] 在图1A的示例性实施例中，鳍状物112是衬底110原生的；然而，情况未必一定如此。例如，在一些实施例中，鳍状物112可以形成于衬底110上，并且使用任何适当替换鳍状物工艺由不同于衬底110的材料形成，例如，所述工艺为深宽比捕获(ART)工艺。尽管在图1A的示例性结构中仅示出了一个鳍状物112，但是任何数量的鳍状物可能已经形成在衬底110上和/或由衬底110形成，例如2个、3个、4个、5个、10个、50个、几百个、几千个、几百万个等等，具体取决于最终用途和目标应用。在一些实施例中，包括鳍状物112的所形成的鳍状物可以具有变化的高度Fh和宽度(鳍状物的进出图1A所示的截面图的尺寸)。例如，在采用ART工艺的实施例中，可以将鳍状物形成为具有特定的高度与宽度比值，以使得如果稍后将其去除或者使之凹陷，那么所形成的得到的沟槽将允许所沉积的替换材料(用于替换鳍状物)中的缺陷随着材料竖直生长而终止于侧表面上，例如，非晶/电介质侧壁，其中，所述侧壁与生长区域的尺寸具有足够高相关性，从而捕获最多的(如果不是全部)缺陷。在这种示例性情况中，鳍状物的高度与宽度比值(h:w)可以大于1，例如大于1.5、2或3或者任何其它适当的最小比值。此外，伸出到STI材料111上方的鳍状物部分(被称为有效鳍状物高度(AFh))可以是任何适当高度，具体取决于最终用途和目标应用。注意，例如，鳍状物112的鳍状物高度Fh的低于STI材料111的顶部的部分可以被称为子鳍状物部分。

[0020] 在一些实施例中，衬底110可以包括：体块衬底，其包括诸如硅(Si)、锗(Ge)、SiGe或者碳化硅(SiC)的IV族材料和/或至少一种III-V族材料和/或蓝宝石和/或任何其它适当材料，具体取决于最终用途或目标应用；绝缘体上X(XOI)结构，其中，X是前述材料之一(例如，IV族和/或III-V族和/或蓝宝石)，并且绝缘体材料是氧化物材料或电介质材料或者一些其它电绝缘材料；或者一些其它适当多层结构，其中，顶层包括前述材料之一(例如，IV族和/或III-V族和/或蓝宝石)。注意，文中使用的IV族材料包括至少一种IV元素(例如，碳、硅、锗、锡、铅)，例如，Si、Ge、SiGe或SiC，这仅是一些示例。注意，文中使用的III-V族材料包括至少一种III族元素(例如，铝、镓、铟、硼、铊)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，例如氮化镓(GaN)、砷化镓(GaAs)、氮化铟镓(InGaN)和铟镓砷(InGaAs)，这仅是一些示例。尽管在该示例性实施例中，出于例示的简便性的目的，衬底110被示为具有与其它特征类似的厚度(竖直尺寸)，但是在一些实例中，衬底110可以比其它特征厚得多，例如，具有处于50到950微米的范围内的厚度。在一些实施例中，衬底110可以用于一个或多个其它集成电路(IC)器件，例如各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET或TFET)、各种电容器(例如，MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种传感器或者任何其它适当半导体或IC器件，具体取决于最终用途或目标应用。相应地，在一些实施例中，文中描述的晶体管结构可以包括在片上系统(SoC)应用中，如根据本公开将显而易见的。

[0021] 在该示例性实施例中，例如，虚设栅极堆叠体120的形成包括虚设栅极氧化物沉积(未示出)和虚设栅极电极122沉积(例如，虚设多晶Si沉积)。注意，在该示例性实施例中，栅极虚设栅极氧化物位于虚设栅极电极材料122之下。在该示例性实施例中，硬掩模材料124也沉积在虚设栅极电极材料122上。这种沉积工艺可以包括任何适当的沉积技术，例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)和/或任何其它适当工艺，具体取决于所形成的虚设栅极。例如，额外的处理可以包括对虚设栅极和硬掩模材料进行图案化，以形成所示的形状，之后在每个虚设栅极堆叠体120的任一侧上形成间隔体130。可以使用任何适当技术执行间隔体130形成。在一些实施例中，间隔体130的材料可以包括任何适当材料，例如电介质材料、氧化物(例如，氧化硅材料)和/或氮化物(例如，氮化硅材料)。基于本公开可以理解，可以使用虚设栅极堆叠体120(包括硬掩模材料124)中的一者或多者作为牺牲结构，这可以允许形成其它部件。还可以理解，虚设栅极堆叠体材料可以在后续处理期间保护沟道区(例如，栅极堆叠体之下的表面)，所述后续处理期间例如是后续去除一个或多个虚设栅极堆叠体以形成文中描述的蚀刻区160期间或者后续去除一个或多个虚设栅极堆叠体以替换为最终栅极堆叠体180期间，如文中所述。注意，虚设栅极材料(例如，虚设氧化物)可以有助于在去除虚设栅极材料122时保护下层的鳍状物或沟道区材料。还要注意，尽管文中主要在栅极最后工艺流的语境下描述并示出该示例性实施例中的技术，但是在一些实施例中，可以在栅极最先工艺流中执行所述技术，以使得例如在S/D 140处理之前或者在晶体管制作工艺流的任何其它适当阶段沉积热提升材料。

[0022] 在该示例性实施例中可以看出，可能已经通过蚀刻掉衬底110的部分并使用例如外延沉积工艺(例如，CVD、金属有机化学气相沉积(MOCVD)或者分子束外延(MBE)，这仅是一些示例性工艺)沉积(或者生长或再生长)S/D区140材料而形成了S/D区140。在一些实施例中，可以在执行蚀刻底切(EUC)工艺之后生长源极/漏极外延区。在一些这种实施例中，S/D区140可以在间隔体130之下和/或在虚设栅极堆叠体120之下延伸，并且例如可以将这种延伸部分称为S/D尖端或延伸部。在一些实施例中，S/D区可以完全处于衬底中，可以是衬底的部分(例如，包括掺杂或其它适当改变)，可以处于衬底之上，或者可以是它们的任何组合。例如，在一些实施例中，S/D区140材料可以是衬底110原生的，并且可以或者可以不包括掺杂(例如，经由注入)，或者可以使用替换材料形成S/D区140材料，其可以或者可以不包括去除衬底的部分，以形成用于替换S/D区140的沉积/生长的S/D沟槽。文中描述的技术并非旨在限于任何特定S/D配置，除非另行指出。

[0023] 在一些实施例中，S/D区140可以包括任何适当材料和适当掺杂剂，具体取决于最终用途或目标应用。例如，在衬底110包括硅并且晶体管器件被配置为PMOS的实施例中，S/D区140两者可以包括p型掺杂硅(例如，其中，硼是p型掺杂剂)。在衬底110包括硅并且晶体管器件被配置为NMOS的另一示例性实施例中，S/D区140两者可以包括n型掺杂硅(例如，其中，磷是n型掺杂剂)。在一些实施例中，可以使用任何适当S/D 140材料和任选的掺杂方案，具体取决于最终用途或目标应用。例如，在TFET配置中，源极和漏极区140可以受到相反类型的掺杂(例如，源极是p型掺杂的，并且漏极是n型掺杂的，或反之)，其中，沟道区受到最低程度的掺杂或不受掺杂(或本征/i型)。在一些实施例中，S/D区140可以包括由两个或更多材料层构成的多层结构。在一些实施例中，S/D区140可以包括使区域140的至少部分中的一种或多种材料的含量渐变(例如，增大和/或减小)。例如，在一些实施例中，例如，可以在沉积主要S/D材料之前沉积钝化材料，以有助于S/D材料和衬底材料之间的界面的质量，具体取决于最终用途或目标应用。此外，在一些实施例中，例如，可以在S/D区材料的顶部形成接触改善材料，以有助于与S/D接触部142(下文所述)的接触，具体取决于最终用途或目标应用。在图1A的示例性结构中，已经在S/D区140之上沉积了ILD材料150(例如，二氧化硅或低k电介质材料)，以帮助在后续处理和所述结构被平面化期间保护S/D区140。

[0024] 图1B示出了根据实施例的在从图1A的结构蚀刻掉虚设栅极堆叠体120中的一些以将其去除并且还蚀刻掉鳍状物112的处于那些虚设栅极堆叠体120下方的部分以形成蚀刻区160之后的示例性结构。换言之，在该示例性实施例中，对虚设栅极材料(在该示例性情况下，包括虚设栅极电介质/氧化物、虚设栅极材料122和硬掩模材料124)执行蚀刻，从而去除端到端区域，并且之后切割鳍状物112，以在鳍状物方向上将器件隔离。在该示例性实施例中，形成了四个蚀刻区160，并且这种区域也可以被称为鳍状物沟槽隔离(FTI)区。在该示例性实施例中，可能已经使用任何适当的湿法和/或干法蚀刻工艺或者任何其它适当技术形成了蚀刻区或FTI区160。注意，在该示例性实施例中，蚀刻区160向下延伸到鳍状物112中，并且延伸到与S/D区140的基底平齐的水平；然而，情况未必一定如此。例如，在一些实施例中，所执行的蚀刻工艺可以形成蚀刻区160，所述蚀刻区160可以延伸至处于S/D区140的基底上方或者下方的水平。在一些实施例中，可能希望将蚀刻区160形成为使它们在S/D区140的基底水平下方延伸，以帮助确保例如接下来沉积的热提升材料至少与沟道区(例如，图1F中的区域192和194)的整个高度相邻。此外，在一些实施例中，所述处理可能未形成一致的蚀刻区160，不管是期望的还是由现实世界制作产生的，以使得一些蚀刻区160可以比其它蚀刻区160更深。而且要注意，在该示例性实施例中，每个蚀刻区160的底部是平的；然而，情况未必如此。例如，在一些实施例中，蚀刻区160的底部可以包括小面，例如{111}小面，其一般为三角形或者在蚀刻区的底部为一些其它适当形状，例如弯曲小面。

[0025] 图1C示出了根据实施例的在图1B的结构的蚀刻区160中沉积牺牲材料162并对其平面化之后的示例性结构。可以使用牺牲材料162，因为在利益热提升材料以及在一些情况下利益隔离材料替换牺牲材料时，所述牺牲材料易于去除，如本文将描述的。在一些实施例中，牺牲材料162可以是任何适当材料，例如碳硬掩模(CUM)材料。在一些实施例中，可以基于ILD材料150选择牺牲材料162，以使得例如能够相对于ILD材料150有选择地蚀刻牺牲材料162。有选择地蚀刻或者去除牺牲材料162可以包括任何适当的湿法和/或干法蚀刻工艺。从图1C中的结构可以看出，包含牺牲材料162(接下来要去除并替换)的先前蚀刻区160处于两个剩余虚设栅极堆叠体120的任一侧上。根据本公开将显而易见的是，剩余虚设栅极堆叠体120将用于形成两个晶体管，如本文将描述的。

[0026] 图1D示出了根据实施例的在图1C的结构中的与右侧虚设栅极堆叠体120相邻的牺牲材料162被去除并替换为热提升材料172之后的示例性结构。图1E示出了根据实施例的在图1D的结构中的与左侧虚设栅极堆叠体120相邻的牺牲材料162被去除并替换为热提升材料174之后的示例性结构。在该示例性实施例中，例如，去除牺牲材料162并替换为材料172或174的处理可以任选包括在不被去除的区域中的牺牲材料162上对硬掩模进行图案化，执行湿法和/或干法蚀刻工艺，以从打算去除的区域中去除牺牲材料162，沉积替换材料，以及任选地执行平面化和/或抛光，之后将该过程重复预期的次数，以沉积预期量的替换材料。在一些实施例中，不需要使用牺牲材料162，以使得可以在图1B的结构的蚀刻区160中沉积如文中前文所述的材料172和/或174。例如，在一些这种实施例中，可以去除虚设栅极堆叠体120，并使用与用于替换牺牲材料162的处理类似的处理利用材料172和/或174来替换虚设栅极堆叠体120。然而，在一些实施例中，牺牲材料162的使用可以有助于去除和替换材料处理，尤其是在同一集成电路结构上使用两种或更多替换材料的情况下。下面将更详细地描述材料172和174。

[0027] 图1F示出了根据实施例的在图1E的结构中的虚设栅极堆叠体120被去除并替换为包括栅极电介质材料182和栅极电极材料184的栅极堆叠体180之后的示例性结构。所述处理还包括去除处于沟道区192和194的任一侧上的S/D区140上方的ILD材料150，并利用S/D接触材料142替换ILD材料150。在一些实施例中，例如，可以使用包括任何适当湿法和/或干法蚀刻工艺的任何适当技术去除ILD材料150。在一些实施例中，可以使用任何适当技术，例如使用任何适当沉积工艺(例如，CVD、ALD或PVD)来形成S/D接触部142。在一些实施例中，S/D接触部142可以包括任何适当材料，例如导电金属或合金(例如，铝、钨、银、镍-铂、或镍-铝)。在一些实施例中，S/D接触部142可以包括电阻降低金属和接触插塞金属，或者仅包括接触插塞，具体取决于最终用途或目标应用。示例性接触电阻降低金属包括银、镍、铝、钛、金、金-锗、镍-铂、或者镍铝、和/或其它这种电阻降低金属或合金。例如，接触插塞金属可以包括铝、银、镍、铂、钛、或钨、或其合金，尽管可以使用任何适当的导电接触金属或合金，具体取决于最终用途或目标应用。在一些实施例中，在S/D接触区142中可以存在额外的层，例如粘合层(例如，氮化钛)和/或衬层或阻挡层(例如，氮化钽)，如果希望的话。在一些实施例中，可以使用例如硅化或锗化工艺(例如，一般指接触金属的沉积，然后是退火)来执行S/D接触部142的金属化。注意，在一些实施例中，例如，可以在形成S/D接触部142之前形成栅极堆叠体180，而在其它实施例中，可以在形成S/D接触部142之后形成栅极堆叠体180。可以执行额外的处理，以完成一个或多个晶体管器件的形成，例如，执行后道工序互连。

[0028] 在一些实施例中，可以使用任何适当的技术，例如使用替换金属栅极(RMG)处理来形成包括栅极电介质材料182和栅极电极材料184(在该实施例中)的栅极堆叠体180。在一些实施例中，栅极电介质材料182可以是共形沉积的，以使得所述材料位于栅极堆叠体区180的侧壁上以及间隔体130上，这与图1F的结构中所示的情况形成了对照。在一些实施例中，栅极电介质材料182可以包括二氧化硅和/或高k电介质材料，具体取决于最终用途或目标应用。例如，高k电介质材料的示例包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅锌。在一些实施例中，例如，在使用高k材料时，可以对栅极电介质层182执行退火工艺，以改善其质量。在一些实施例中，额外的处理可以包括形成与栅极电极184接触的栅极接触部。在一些实施例中，例如，栅极电极184或者栅极接触部(在存在的情况下)的材料可以包括任何适当材料，例如多晶硅、氮化硅、碳化硅、或者各种适当金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或者氮化钽(TaN)。在一些实施例中，可以在栅极电介质182和栅极184之间形成一个或多个材料层，以例如提高栅极电介质182和栅极184之间的界面质量和/或改善栅极电介质182和栅极184之间的电性质。例如，这种居间层可以包括一个或多个功函数材料层。在一些实施例中，栅极电介质层182和/或栅极
184可以包括由两个或更多材料层构成的多层结构。在一些实施例中，栅极电介质层182和/或栅极184可以包括使所述层的至少部分中的一种或多种材料的含量渐变(例如，增大和/或减小)。注意，在该示例性实施例中，例如，晶体管沟道区192和194可以由它们的对应栅极堆叠体180界定，和/或沟道区192和194可以由它们的相邻对应S/D区140界定。

[0029] 在一些实施例中，可以将热提升材料172选择为包括具有高正线性热膨胀系数(CTE)或负线性CTE的材料，具体取决于最终用途或目标应用。在热提升材料172包括具有高正线性CTE值的材料的实施例中，这种高正线性CTE值可以高于4ppm/℃、5ppm/℃、6ppm/℃、7ppm/℃、8ppm/℃、9ppm/℃、10ppm/℃、15ppm/℃或20ppm/℃(例如，在大约20℃，其中，大约
20℃包括从20℃加减5℃，或者15-25℃)或者某一其它适当最低限额值，具体取决于最终用途或目标应用。例如，一些这种适当材料可以包括铝氧化物(或氧化铝)、氮化铝、多孔氧化物、蓝宝石和/或铍氧化物(氧化铍)，这仅是一些示例。在一些实施例中，包括高正线性CTE的热提升材料172可以用于PMOS器件中，以在高工作温度(例如，高于40℃、50℃、60℃、70℃、80℃、90℃、100℃、125℃、150℃、175℃或200℃的温度)和/或高工作栅极电压(例如，高于1.5V、1.8V、2.5V、3.3V或5V的电压)下改善器件的性能。在这种实施例中，性能改善可以源自于在具有高正线性CTE的材料随着工作温度升高而膨胀时在沟道区192中诱发的压缩应变。相应地，在一些实施例中，例如，热提升材料可以改善载流子迁移率(例如，就PMOS而言，空穴迁移率)并且补偿温度诱发的迁移率下降。在一些实施例中，高正线性CTE材料可以例如通过在S/D区140之一或两者上引起应变而改善TFET性能，以例如修改发生隧穿处的能带图。

[0030] 在一些实施例中，可以将热提升材料172选择为包括具有负线性CTE值的材料，负线性CTE值也可以被表达为小于0ppm/℃(例如，在大约20℃)的线性CTE值。例如，一些这种适当材料可以包括钨酸铪、钼酸铪、钨酸锆(或者立方钨酸锆)、钼酸锆、和/或钒酸锆，这仅是一些示例。在一些实施例中，包括负线性CTE的热提升材料172可以用于NMOS器件中，以在高工作温度(例如，高于40℃、50℃、60℃、70℃、80℃、90℃、100℃、125℃、150℃、175℃或200℃的温度)和/或高工作栅极电压(例如，高于1.5V、1.8V、2.5V、3.3V或5V的电压)下改善器件的性能。在这种实施例中，性能提高可以源自于在具有负线性CTE的材料随着工作温度升高而收缩时在沟道区192中诱发的拉伸应变。相应地，在一些实施例中，例如，热提升材料可以改善载流子迁移率(例如，就NMOS而言，电子迁移率)并且补偿温度诱发的迁移率下降。
在一些实施例中，负线性CTE材料可以例如通过在S/D区140之一或两者上引起应变而改善TFET性能，以例如修改发生隧穿处的能带图。换言之，文中描述的热提升材料可以因其相邻的目标晶体管配置而获得其热提升性质，以使得例如通过由于热提升材料的膨胀或收缩所引起的应变而增大该相邻晶体管的沟道区中的载流子迁移率，热提升材料的膨胀或收缩(例如，随着工作温度升高而引起)对相邻晶体管造成积极影响。

[0031] 在一些实施例中，与晶体管器件相邻的热提升材料172可以将晶体管器件与周围集成电路器件隔离。例如，位于通过去除虚设栅极堆叠体并蚀刻到鳍状物材料(或者替换鳍状物材料或衬底材料，具体取决于集成电路配置)中而形成的沟槽中的热提升材料172可以沿鳍状物方向或者沿沟道载流子移动的方向(例如，沿源极到漏极方向)提供电隔离。例如，在图1F中，材料172可以在沟道区192的左侧上的S/D区140和沟道区194的右侧上的S/D区140之间提供电隔离，等等。在图1F的示例性结构中，沟道区192包括与该沟道区192的任一侧上的S/D区140相邻的热提升材料172，如所示。此外，图1F的示例性结构还包括沟道区
194，沟道区194包括与该沟道区194的任一侧上的S/D区140相邻的材料174。在一些实施例中，材料174可以包括热提升材料，其包括上文参考热提升材料172所描述的任何适当材料。
例如，如果右侧栅极堆叠体180和对应的沟道区192旨在被用于PMOS器件中，那么材料172可以包括具有高正线性CTE(例如，在大约20℃高于5ppm/℃的CTE值)的热提升材料，并且如果左侧栅极堆叠体180和对应的沟道区194旨在被用于NMOS器件中，那么材料174可以包括具有负线性CTE(例如，在大约20℃低于0ppm/℃的CTE值)的热提升材料。此外，在这种示例性实施例中，PMOS器件和NMOS器件可以用于CMOS器件中，其中，PMOS部件和NMOS部件之一或两者可以得益于文中描述的热提升技术。

[0032] 在一些实施例中，材料174可以是标准隔离材料，包括具有处于0和4ppm/℃(例如，在大约20℃)之间的线性CTE值的隔离材料，例如氮化硅或碳化硅。因此，在一些实施例中，包括如文中所述的毗邻热提升材料(例如，材料172)的晶体管可以与其毗邻材料为标准隔离材料的晶体管一起使用，具体取决于最终用途或目标应用。注意，尽管在图1F的结构的栅极堆叠体180之间存在两个替换堆叠体(例如，从左到右为材料172和材料174的堆叠体)，但是在一些实施例中，可以有任何数量的材料堆叠体位于晶体管器件之间，例如，1个、3个、4个、5个或者任何其它适当数量。在一些实施例中，材料172和174分别与沟道区192和194的任一侧上的S/D区140相邻。如前所述，在一些实施例中，一个或多个特征或材料可以位于材料区172或174和它们的对应相邻S/D区140之间。例如，在图1F的结构中，在下部，鳍状物材料112位于材料172/174和相应的S/D区材料140之间，并且在上部，间隔体材料130位于材料172/174和相应的S/D区材料140之间。

[0033] 在一些实施例中，热提升材料(或隔离材料)172或174的位置可以由与晶体管特征的相对距离定义。例如，如图1F所示，所示的距离d是材料172/174与相应的沟道区192/194之间的距离。在一些实施例中，距离d可以小于10nm、20nm、50nm、100nm、150nm、200nm、250nm、300nm、400nm或500nm、或者某一其它适当最大距离，具体取决于最终用途或目标应用。在一些实施例中，用于定义材料172或174的相对距离可以是该材料与相邻的S/D区材料
140之间的距离。在一些这种实施例中，这种距离可以小于5nm、10nm、20nm、50nm、100nm、
150nm、200nm、250nm、或300nm、或者某一其它适当最大距离，具体取决于最终用途或目标应用。在一些实施例中，热提升材料相对于晶体管及其特征的距离(和/或热提升材料的线性CTE值)可以是基于使用热提升材料的预期效果来选择的。换言之，可以针对最终用途或目标应用来调整包括所使用的热提升材料的集成电路配置。例如，在一些实施例中，如文中所述的热提升材料可以被形成为更接近其将影响的相邻晶体管，以提高在高工作温度(例如，高于50℃的工作温度)下获得的热增强。在一些实施例中，材料172或174的位置可以是通过陈述最近的S/D区140位于该材料172或174与晶体管沟道区192或194之间而定义的。例如，看图1F的结构，可以看出最右侧的S/D区140位于最右侧的热提升材料172与沟道区192之间。

[0034] 在一些实施例中，热提升材料特征172的宽度W1可以处于10nm到1微米的范围内(例如，处于50-500nm的范围内)或者可以是某一其它适当尺寸，具体取决于最终用途或目标应用。在一些实施例中，例如，热提升材料特征172的宽度W1可以是相对于相邻S/D区140的宽度W2或者相邻沟道区192的宽度W3定义的。例如，在一些实施例中，热提升材料特征(与晶体管相邻)的宽度W1与该晶体管的相邻S/D区的宽度W2的比值可以包括如下比值(W1:W2)：大约1:1；至少1:2、1:3、1:4或1:5；至少2:1、3:1、4:1或5:1；或者某一其它适当比值，如根据本公开将显而易见的。例如，在一些实施例中，热提升材料特征(与晶体管相邻)的宽度W1与相邻晶体管沟道区的宽度W3的比值可以包括如下比值(W1:W3)：大约1:1；至少1:2、1:
3、1:4或1:5；至少2:1、3:1、4:1或5:1；或者某一其它适当比值，如根据本公开将显而易见的。

[0035] 如前所述，尽管参考图1A-图1F描述的技术主要是在包括具有鳍状物配置(例如，finFET或三栅极配置)的晶体管的集成电路的语境下描述并描绘的，但是可以将所述技术应用于包括具有平面配置的晶体管或者具有其它非平面配置的晶体管的集成电路，所述非平面配置例如是双栅极配置或者栅极全包围(GAA)配置(例如，包括一个或多个纳米线或纳米带)。此外，可以应用所述技术以使具有包括各种半导体材料的沟道区的晶体管受益，所述各种半导体材料例如是IV族材料(例如，Si、Ge、SiGe、SiC)和/或III-V族材料(例如，GaAs、InGaAs、GaN、InGaN)，这仅是一些示例。此外，晶体管沟道材料可以是衬底材料原生的，晶体管沟道可以包括替换材料(例如，在由替换材料构成的替换鳍状物或者纳米线的情况下)，或者晶体管沟道可以包括原生材料和替换材料的一些组合(例如，有效鳍状物的基底部分包括原生衬底材料，而上部包括替换材料)。注意，不管晶体管沟道是否包括衬底材料原生的材料，其都可以或者可以不包括一种或多种掺杂剂材料，具体取决于最终用途或目标应用。例如，在MOSFET配置的情况下，可以对沟道区进行与相邻S/D区相反类型的掺杂，例如，包括n型掺杂S/D材料和p型掺杂沟道材料的NMOS配置或者包括p型掺杂S/D材料和n型掺杂沟道材料的PMOS配置。在TFET配置的情况下，S/D区可以受到相反类型的掺杂(其中，一个受到n型掺杂，另一个受到p型掺杂)，并且沟道材料可以受到最低程度的掺杂，或者可以不受掺杂或者是本征的。相应地，文中描述的技术并非旨在限于任何特定的晶体管配置，除非另行指出。而且要注意，尽管为了例示的简便性起见，图1F的集成电路结构将两个晶体管(一个晶体管具有沟道区192，另一个晶体管具有沟道区194)示出为相邻器件，但情况未必如此。例如，在一些实施例中，这种晶体管可以位于单个芯片或管芯上的任何位置，以使两个晶体管可以位于同一衬底或集成电路上的相隔任何距离处。根据本公开，很多变化和配置将变得显而易见，并且本文将参考下面的图2A-图2F描述一些这种变型。

[0036] 图2A-图2F示出了根据一些实施例的对图1F的示例性集成电路结构的大致右半部分所做的很多结构变型。注意，为了便于例示，从图2A-图2F的结构中省去了图1F的结构的中间的S/D区140。此外，在晶体管器件中不使用来自图1F的结构的该之间S/D区140。前面联系与图2A-图2F中类似的图1F的特征所做的相关讨论同样适用于图2A-图2F中的这些特征，例如，所述讨论是先前联系衬底110、STI 111、鳍状物112、间隔体130、S/D区140、S/D接触部142和沟道区192所做的讨论。注意，在图2A-图2F中，所述结构包括处于热提升材料特征内部的箭头，其用于指示随着工作温度T升高而膨胀(背离材料特征的中心的箭头)或收缩(面向材料特征的中心的箭头)，工作温度T升高是经由图2A-图2F的结构外部的在温度T上方指向上的箭头来指示的。提供这种箭头指示的目的是为了举例说明，而非旨在成为所形成的现实世界结构的部分。一般而言，参考图2A-图2F，在使用热提升材料272时，其为具有高正线性CTE(例如，在大约20℃高于5ppm/℃的CTE值)的材料，并且在使用热提升材料372时，其为具有负线性CTE(在大约20℃低于0ppm/℃的CTE)的材料。使用用于材料特征的指示符272和372，因为它们对应于图1D-图1F中的一般热提升材料172。

[0037] 提供图2A-图2B以示出，在一些实施例中，可以在形成在图1B中的蚀刻沟槽中包括除了热提升材料272或372之外的一种或多种材料。例如，在图2A和图2B中，额外材料250处于鳍状物沟槽隔离区(其沿相对于鳍状物112的垂直方向延伸)中的热提升材料272和372上方。此外，在图2B中，额外材料250’位于热提升材料372下方，其中，额外材料250’可以与材料250相同或不同。在一些实施例中，材料250/250’可以包括可以在后续处理期间保护热提升材料272的硬掩模材料，例如旋涂碳(SOC)、氧化钛、氧化钨或者氧化锆，这仅是一些示例。在一些实施例中，材料250/250’可以被选择为更具刚性的材料，以帮助控制热提升材料272或372的膨胀或收缩的方向性，所述更具刚性的材料例如是包括高劲度性质的各种陶瓷材料。通过这种方式，热提升材料更可能在大体上平行于沟道区192的方向上膨胀或收缩，并由此在沟道区192上引起更大的应变效果。注意，热提升材料272和372与两个S/D区140相邻(因而沟道区192处于热提升材料之间)。而且注意，在图2A和图2B的示例性结构中，热提升材料特征具有与相邻S/D区140的高度相同的高度并且与之对齐；然而，本公开并非旨在受此限制。

[0038] 提供图2C以示出，在一些实施例中，热提升材料可以只与晶体管的一侧相邻。例如，可以看出，图2C的结构与图2A的结构相同，只是仅晶体管的包括沟道区192的左侧包括热提升材料(具体而言，在该示例性情况下，材料272)。而且，在该示例性实施例中还可以看出，右侧鳍状物沟槽隔离区包括材料274而非材料272和250。在一些实施例中，材料274可以是具有处于0ppm/℃和4ppm/℃(例如，在大约20℃)之间的线性CTE值的标准隔离材料，例如氮化硅或碳化硅。注意，在该示例性结构中，例如，由于热提升材料只与晶体管的一侧相邻，因而对沟道区192造成的应变可以是不均匀的。

[0039] 提供图2D以示出，在一些实施例中，热提升材料特征未必一定恰好与相邻晶体管的S/D区或沟道区对准。例如，从图2D中可以看出，左侧热提升材料特征372在相邻S/D区140和沟道区192上方和下方延伸。在一些实施例中，例如，可能希望这种配置来确保热提升材料至少与相邻晶体管S/D区和/或沟道区的高度对准。在一些实施例中，热提升材料特征可以仅在相邻S/D区140和/或沟道区192上方延伸，或者仅在相邻S/D区140和/或沟道区192下方延伸。从图2D中可以看出，右侧热提升材料特征372小于相邻S/D区140和沟道区192。还提供图2D以示出，在一些实施例中，热提升材料特征可以具有变化的宽度，例如与处于沟道区192的左侧上的热提升材料特征372相比，处于沟道区192的右侧上的热提升材料特征372在水平方向上更宽。在图2D中，包括沟道区192的晶体管的任一侧上的热提升材料特征中的任何和/或所有变型都可以影响由热提升材料随着工作温度升高而在该区域中引起的应变。
例如，右侧热提升材料特征372在沟道区192中引起的应变可能不像左侧热提升材料特征
372在沟道区192中引起的应变那样多(例如，由于右侧特征在竖直方向更短和/或水平方向更宽)。

[0040] 提供图2E以示出，在一些实施例中，与晶体管的任一侧相邻的热提升材料可以不是相同的材料。例如，可以看出，所述结构的左侧与图2A的结构的左侧相同，其中热提升材料272与沟道区192的左侧的S/D区140相邻。还可以看出，所述结构的右侧包括不同的热提升材料273，在该示例性实施例中，所述材料仍然具有正线性CTE，但是其具有比热提升材料272低的正线性CTE值(以更小并且更少的箭头指示)。例如，在一些实施例中，两种热提升材料的绝对值的差可以至少为1ppm/℃、2ppm/℃、3ppm/℃、4ppm/℃或5ppm/℃(例如，在大约
20℃)或者某一其它最小值，具体取决于最终用途或目标应用。在一些实施例中，具有高正线性CTE(例如，在大约20℃高于5ppm/℃的CTE值)的材料可以与晶体管的一侧相邻，而具有负线性CTE(在大约20℃低于0ppm/℃的CTE值)的材料可以与晶体管的另一侧相邻。在任何这种示例性结构中，例如，在晶体管的任一侧上使用的热提升材料的差异可以在晶体管沟道区192中引起不均匀应变。

[0041] 提供图2F以示出，在一些实施例中，不止一种热提升材料可以处于晶体管的一侧上并与之相邻。从图2F可以看出，所述结构包括与晶体管的左侧相邻的两种不同热提升材料272和273。前面联系材料273所做的相关讨论在这里同样适用。例如，从该示例性结构中可以看出，273包括高正线性CTE值，但是该值低于材料272的CTE值(以更小并且更少的箭头指示)。在一些实施例中，热提升材料特征可以是包括文中描述的至少一种热提升材料的多层特征。在一些实施例中，热提升材料特征可以包括使整个特征的一种或多种材料的含量渐变(例如，增大和/或减小)。在图2F的示例性实施例中，处于晶体管沟道区192的左侧上的材料层272和273可以被看作是两个分立的热提升材料特征或者可以被看作是包括两个不同层的一个热提升材料特征。在任何这种情况下，沟道区可以包括由这种变型所引起的不均匀应变。例如，在该示例性实施例中，由于材料272具有比材料273高的线性CTE值的原因，应变在沟道区192的顶部(位于最接近栅极电介质182处，如所示)可以更高。可以理解，在具有负线性CTE值的材料的情况下，情况将相反，因而例如更负的值可以具有更大的影响。图2F还示出了与图1F中的右侧类似的结构右侧，其中，热提升材料272占据图1B中形成的蚀刻区160的全部。图2F还表明，在该示例性实施例中，鳍状物212是由并非衬底110的材料原生的替换材料形成的。相应地，在该示例性实施例中，晶体管沟道区材料292包括与替换鳍状物212相同的材料(不管这种区域292是否受到了掺杂)，因而其并非衬底材料110原生的。根据本公开，很多变型和配置将显而易见。

[0042] 示例性系统

[0043] 图3示出了根据一些实施例的被实施为具有使用文中公开的技术形成的集成电路结构或器件的计算系统1000。可以看出，计算系统1000容纳母板1002。母板1002可以包括若干部件，其包括但不限于处理器1004和至少一个通信芯片1006，它们中的每者可以物理和电耦合至母板1002，或者以其它方式集成于其中。应当认识到，母板1002可以是例如任何印刷电路板，不管是主板、主板上的子板还是系统1000的唯一板等等。

[0044] 取决于其应用，计算系统1000可以包括一个或多个其它部件，这些部件可以或可以不物理和电耦合至母板1002。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如，硬盘驱动器、压缩磁盘(CD)、数字通用盘(DVD)等)。计算系统1000中包括的部件中的任何部件可以包括使用根据示例性实施例所公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的部分或者以其它方式集成到处理器1004中)。

[0045] 通信芯片1006能够实现用于向和从计算系统1000传输数据的无线通信。术语“无线”及其派生词可以用来描述通过使用经调制的电磁辐射通过非固态介质传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片1006可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物、以及被称为3G、4G、5G和更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。

[0046] 计算系统1000的处理器1004包括封装于处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括被实施为具有使用如文中以各种方式描述的公开技术所形成的一个或多个集成电路结构或器件的板载电路。术语“处理器”可以指对例如来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。

[0047] 通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这种示例性实施例，通信芯片的集成电路管芯包括使用如文中以各种方式描述的公开技术所形成的一个或多个集成电路结构或器件。根据本公开将认识到，要注意，可以将多标准无线能力直接集成到处理器1004中(例如，其中，任何芯片1006的功能都被集成到处理器1004中，而不是具有单独的通信芯片)。此外注意，处理器1004可以是具有这种无线能力的芯片集。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片集可以具有集成于其中的多种功能。

[0048] 在各种实施方式中，计算装置1000可以是膝上型电脑、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、数字视频记录仪、或者处理数据或采用使用如文中以各种方式描述的公开技术所形成的一个或多个集成电路结构或器件的任何其它电子装置。

[0049] 其它示例性实施例

[0050] 下面的示例涉及其它实施例，通过这些示例，很多置换和配置将显而易见。

[0051] 示例1是一种集成电路，其包括：具有沟道区、处于所述沟道区上方的栅极堆叠体、以及与所述沟道区相邻的源极和漏极(S/D)区的晶体管；并且还包括与所述S/D区中的一个相邻的第一材料，其中，与所述第一材料相邻的所述S/D区处于所述第一材料和所述沟道区之间，并且其中，所述第一材料具有线性热膨胀系数(CTE)值，所述线性热膨胀系数(CTE)值在大约20℃高于5ppm/℃或者低于0ppm/℃。

[0052] 示例2包括示例1的主题，其中，所述第一材料在大约20℃具有高于5ppm/℃的线性CTE值。

[0053] 示例3包括示例1-2中的任何一者的主题，其中，所述第一材料包括铝氧化物、氮化铝、铍氧化物、多孔氧化物和蓝宝石之一。

[0054] 示例4包括示例1-3中的任何一者的主题，其中，所述晶体管是p型金属氧化物半导体场效应晶体管。

[0055] 示例5包括示例1的主题，其中，所述第一材料在大约20℃具有低于0ppm/℃的线性CTE值。

[0056] 示例6包括示例1或示例5中的任何一者的主题，其中，所述第一材料包括钨酸铪、钼酸铪、钨酸锆、钼酸锆、以及钒酸锆之一。

[0057] 示例7包括示例1或者示例5-6中任何一者的主题，其中，所述晶体管是n型金属氧化物半导体场效应晶体管。

[0058] 示例8包括示例1-7中的任何一者的主题，其中，所述第一材料与所述S/D区中的所述一个直接相邻，以使所述第一材料与所述S/D区中的所述一个接触。

[0059] 示例9包括示例1-7中的任何一者的主题，其中，另一材料处于所述第一材料和所述S/D区中的所述一个之间，所述另一材料不同于所述第一材料。

[0060] 示例10包括示例1-9中的任何一者的主题，其中，所述第一材料与所述S/D区中的两者直接相邻，以使所述S/D区中的每者处于所述第一材料和所述沟道区之间。

[0061] 示例11包括示例1-10中的任何一者所述的主题，进一步包括处于所述第一材料上的硬掩模材料。

[0062] 示例12包括示例1-11中的任何一者的主题，其中，第二材料与所述S/D区中的另一个相邻，以使得所述S/D区中的所述另一个处于所述第二材料和所述沟道区之间，所述第二材料具有不同于所述第一材料的线性CTE值的线性CTE值。

[0063] 示例13包括示例1-12中的任何一者的主题，其进一步包括：具有沟道区、处于所述沟道区上方的栅极堆叠体、以及与所述沟道区相邻的S/D区的另一晶体管；并且还包括与所述另一晶体管的所述S/D区中的一个相邻的第二材料，其中，与所述第二材料相邻的所述S/D区处于所述第二材料和所述另一晶体管的沟道区之间，并且其中，所述第二材料在大约20℃具有处于0ppm/℃和5ppm/℃之间的线性CTE值。

[0064] 示例14包括示例13所述的主题，其中，所述第二材料是氮化硅和碳化硅之一。

[0065] 示例15包括示例13-14中的任何一者的主题，其中，所述第一材料的线性CTE值在大约20℃至少比所述第二材料的线性CTE值高2ppm/℃。

[0066] 示例16包括示例1-15中的任何一者的主题，其中，所述晶体管包括下述配置的至少其中之一：平面、非平面、双栅极、鳍状物、三栅极、鳍状物场效应晶体管(finFET)、纳米线、纳米带、栅极全包围、金属氧化物半导体FET(MOSFET)和隧道FET(TFET)。

[0067] 示例17是一种计算系统，包括示例1-16中的任何一者的主题。

[0068] 示例18是一种集成电路，其包括：具有沟道区、处于所述沟道区上方的栅极堆叠体、以及与所述沟道区相邻的源极和漏极(S/D)区的晶体管，所述S/D区中的每者具有对应的竖直高度；并且还包括与所述S/D区中的每者的整个高度相邻的第一材料，其中，所述S/D区中的每者处于所述第一材料和所述沟道区之间，并且其中，所述第一材料具有线性热膨胀系数(CTE)值，所述线性热膨胀系数(CTE)值在大约20℃高于5ppm/℃或者低于0ppm/℃。

[0069] 示例19包括示例18的主题，其中，所述第一材料在大约20℃具有高于5ppm/℃的线性CTE值。

[0070] 示例20包括示例18-19中的任何一者的主题，其中，所述第一材料包括铝氧化物、氮化铝、铍氧化物、多孔氧化物和蓝宝石之一。

[0071] 示例21包括示例18-20中的任何一者的主题，其中，所述晶体管是p型金属氧化物半导体场效应晶体管。

[0072] 示例22包括示例18的主题，其中，所述第一材料在大约20℃具有低于0ppm/℃的线性CTE值。

[0073] 示例23包括示例18或示例22中的任何一者的主题，其中，所述第一材料包括钨酸铪、钼酸铪、钨酸锆、钼酸锆、以及钒酸锆之一。

[0074] 示例24包括示例18或者示例22-23中任何一者的主题，其中，所述晶体管是n型金属氧化物半导体场效应晶体管。

[0075] 示例25包括示例18-24中的任何一者的主题，其中，所述第一材料与所述S/D区直接相邻，以使所述第一材料与每个S/D区接触。

[0076] 示例26包括示例18-24中的任何一者的主题，其中，另一材料处于所述第一材料和所述S/D区之间，所述另一材料不同于所述第一材料。

[0077] 示例27包括示例18-26中的任何一者的主题，进一步包括处于所述第一材料上的硬掩模材料。

[0078] 示例28包括示例18-27中的任何一者的主题，其中，所述第一材料在对应的相邻S/D区的高度上方延伸或者在所述对应的相邻S/D区的高度下方延伸。

[0079] 示例29包括示例18-28中的任何一者的主题，其进一步包括：具有沟道区、处于所述沟道区上方的栅极堆叠体、以及与所述沟道区相邻的S/D区的另一晶体管；并且还包括与所述另一晶体管的所述S/D区中的一个相邻的第二材料，其中，与所述第二材料相邻的所述S/D区处于所述第二材料和所述另一晶体管的沟道区之间，并且其中，所述第二材料在大约20℃具有处于0ppm/℃和5ppm/℃之间的线性CTE值。

[0080] 示例30包括示例29所述的主题，其中，所述第二材料是氮化硅和碳化硅之一。

[0081] 示例31包括示例29-30中的任何一者的主题，其中，所述第一材料的线性CTE值在大约20℃至少比所述第二材料的线性CTE值高2ppm/℃。

[0082] 示例32包括示例18-31中的任何一者的主题，其中，所述晶体管包括下述配置的至少其中之一：平面、非平面、双栅极、鳍状物、三栅极、鳍状物场效应晶体管(finFET)、纳米线、纳米带、栅极全包围、金属氧化物半导体FET(MOSFET)和隧道FET(TFET)。

[0083] 示例33是一种计算系统，包括示例18-32中的任何一者的集成电路。

[0084] 示例34是一种形成集成电路的方法，所述方法包括：在衬底上方形成多个虚设栅极堆叠体，其中，第一虚设栅极堆叠体与第二虚设栅极堆叠体相邻；从所述第一虚设栅极堆叠体去除虚设栅极材料，以形成第一沟槽；在所述第一沟槽的至少部分中沉积第一材料，其中，所述第一材料在大约20℃具有高于5ppm/℃或者低于0ppm/℃的线性热膨胀系数(CTE)值；从所述第二虚设栅极堆叠体去除虚设栅极材料，以形成第二沟槽；以及在所述第二沟槽中沉积栅极电介质和栅极电极材料，其中，所述栅极电介质和栅极电极材料界定了晶体管沟道区。

[0085] 示例35包括示例34的主题，其中，所述第一材料在大约20℃具有高于5ppm/℃的线性CTE值。

[0086] 示例36包括示例34-35中的任何一者的主题，其中，所述第一材料包括铝氧化物、氮化铝、铍氧化物、多孔氧化物和蓝宝石之一。

[0087] 示例37包括示例34-36中的任何一者的主题，其中，所述晶体管是p型金属氧化物半导体场效应晶体管。

[0088] 示例38包括示例34的主题，其中，所述第一材料在大约20℃具有低于0ppm/℃的线性CTE值。

[0089] 示例39包括示例34或示例38中的任何一者的主题，其中，所述第一材料包括钨酸铪、钼酸铪、钨酸锆、钼酸锆、以及钒酸锆之一。

[0090] 示例40包括示例34或者示例38-39中任何一者的主题，其中，所述晶体管是n型金属氧化物半导体场效应晶体管。

[0091] 示例41包括示例34-40中的任何一者的主题，进一步包括在所述第一沟槽中并且在所述第一材料上方沉积硬掩模材料。

[0092] 示例42包括示例34-41中的任何一者的主题，进一步包括：在所述第一沟槽中沉积牺牲材料；以及在沉积所述第一材料之前从所述第一沟槽去除所述牺牲材料。

[0093] 示例43包括示例42的主题，其中，所述牺牲材料是碳硬掩模材料。

[0094] 示例44包括示例34-42中的任何一者的主题，进一步包括：从第三虚设栅极堆叠体去除虚设栅极材料以形成第三沟槽；以及在所述第三沟槽的至少部分中沉积第二材料，其中，所述第二材料在大约20℃具有处于0ppm/℃和5ppm/℃之间的线性CTE值。

[0095] 示例45包括示例44所述的主题，其中，所述第二材料是氮化硅和碳化硅之一。

[0096] 示例46包括示例44-45中的任何一者的主题，其中，所述第一材料的线性CTE值在大约20℃至少比所述第二材料的线性CTE值高2ppm/℃。

[0097] 出于例示和说明的目的已经介绍了对示例性实施例的前述描述。其并非旨在进行穷举或者将本公开限于所公开的精确形式。根据本公开，很多修改和变型都是可能的。旨在使本公开的范围不受到该具体实施方式的限制，相反本公开的范围由所附权利要求限定。未来提交的要求本申请的优先权的申请可以按照不同的方式主张所公开的主题，并且一般可以包括如文中以各种方式公开或者以其它方式演示的一项或多项限制的任何组。

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