用于在衬底的表面上沉积半导体结构的方法及相关半导体结构
阅读：991发布：2023-12-24
专利汇可以提供用于在衬底的表面上沉积半导体结构的方法及相关半导体结构专利检索，专利查询，专利分析的服务。并且公开了一种用于在衬底的表面上沉积 半导体 结构的方法。所述方法可以包括：在所述衬底的表面上方沉积第一IVA族半导体层；使所述第一IVA族半导体层的暴露表面与包括第一氯化物气体的第一气体 接触 ；以及在所述第一IVA族半导体层的表面上方沉积第二IVA族半导体层。还公开了相关半导体结构。，下面是用于在衬底的表面上沉积半导体结构的方法及相关半导体结构专利的具体信息内容。
1.一种用于在衬底的表面上沉积半导体结构的方法，所述方法包括：
在所述衬底的表面上方沉积第一IVA族半导体层；
使所述第一IVA族半导体层的暴露表面与包括第一氯化物气体的第一气体接触；以及在所述第一IVA族半导体层的表面上方沉积第二IVA族半导体层。
2.根据权利要求1所述的方法，其中所述第一气体另外包括第一IVA族气体。
3.根据权利要求1所述的方法，其中所述衬底的所述表面包括硅表面。
4.根据权利要求1所述的方法，其中所述第一IVA族半导体层包括硅锗(Si1-xGex)层。
5.根据权利要求4所述的方法，其中所述硅锗(Si1-xGex)层具有等于或大于0.30的锗组成(x)。
6.根据权利要求1所述的方法，其中所述第一氯化物气体包括盐酸(HCl)或氯气(Cl2)中的至少一种。
7.根据权利要求2所述的方法，其中所述第一IVA族气体包括二氯硅烷(DCS)、二氯硅烷、三氯硅烷、四氯硅烷、六氯硅烷、硅烷或锗烷中的至少一种。
8.根据权利要求2所述的方法，其中所述第一氯化物气体相对于所述第一IVA族气体的流动速率比小于2:1。
9.根据权利要求1所述的方法，其中使所述第一IVA族半导体层的暴露表面与所述第一气体接触另外包括：使所述暴露表面接触达小于60秒的时间段。
10.根据权利要求1所述的方法，其另外包括使所述第二IVA族半导体层的暴露表面与包括第二氯化物气体的第二气体接触。
11.根据权利要求10所述的方法，其中所述第二气体另外包括第二IVA族气体。
12.根据权利要求1所述的方法，其中所述第二IVA族半导体层包括硅(Si)层。
13.根据权利要求1所述的方法，其中在所述第一IVA族半导体层的表面上方沉积所述第二IVA族半导体层，由此形成设置在所述第二IVA族半导体层与所述第一IVA族半导体层之间的界面层，其中所述界面层的厚度小于30埃。
14.根据权利要求13所述的方法，其中所述界面层的厚度小于15埃。
15.根据权利要求13所述的方法，其中所述界面层基本上没有晶体缺陷。
16.根据权利要求1所述的方法，其中沉积第一IVA族半导体层、使所述第一IVA族半导体层的所述暴露表面与所述第一气体接触、以及沉积所述第二IVA族半导体层的所述方法包括沉积循环，并且所述方法另外包括一次或多次地重复所述沉积循环。
17.根据权利要求16所述的方法，其另外包括形成多个界面层，所述界面层中的每一界面层的厚度小于15埃。
18.根据权利要求1所述的方法，其另外包括将所述衬底加热至低于700℃的衬底温度。
19.根据权利要求2所述的方法，其中使所述第一IVA族半导体层的暴露表面与第一气体接触使得基本上不发生材料的净沉积。
20.一种根据权利要求1所述的方法沉积的半导体结构。
21.一种半导体结构，其包括：
硅衬底；
设置在所述硅衬底的表面上方的第一硅锗(Si1-xGex)层；
设置在所述第一硅锗(Si1-xGex)层上方的第一硅层；以及
直接设置在所述第一硅锗(Si1-xGex)层与所述第一硅层之间的第一界面层；
其中所述界面层的厚度小于15埃。
22.根据权利要求21所述的半导体结构，其另外包括：
设置在所述第一硅层上方的第二硅锗(Si1-xGex)层；
设置在所述第二硅锗(Si1-xGex)层上方的第二硅层；以及
直接设置在所述第二硅锗(Si1-xGex)层与所述第二硅层之间的第二界面层；
其中所述第二界面层的厚度小于15埃。
23.根据权利要求22所述的半导体结构，其另外包括：
设置在所述第二硅层上方的第三硅锗(Si1-xGex)层；
设置在所述第三硅锗(Si1-xGex)层上方的第三硅层；以及
直接设置在所述第三硅锗(Si1-xGex)层与所述第三硅层之间的第三界面层；
其中所述第三界面层的厚度小于15埃。
用于在衬底的表面上沉积半导体结构的方法及相关半导体
结构
技术领域
[0001] 本公开大体上涉及用于在衬底的表面上沉积半导体结构的方法，且具体地，涉及用于沉积包括具有薄界面层的IVA族半导体层的半导体结构的方法。本公开还大体上涉及半导体结构，且具体地，涉及包括具有薄界面层的相邻IVA族半导体层的半导体结构。
背景技术
[0003] 随着半导体装置继续微缩并且半导体装置层变得越来越薄，界面层(也称为设置在两个相邻半导体层之间的界面区域)在半导体装置制造/集成以及在半导体装置性能方面可能变得越来越重要。例如，包括纳米线结构的下一代半导体装置的关键特征是不同组成的相邻半导体层之间的界面的组成突变。因此，需要用于控制设置在具有不同组成的两个半导体层之间的界面层的方法以及包括具有期望特性的界面层的半导体结构。发明内容
[0004] 根据本公开的至少一个实施例，公开了一种用于在衬底的表面上沉积半导体结构的方法。所述方法可以包括：在衬底的表面上方沉积第一IVA族半导体层；使第一IVA族半导体层的暴露表面与包括第一氯化物气体的第一气体接触；以及在第一IVA族半导体层的表面上方沉积第二IVA族半导体层。
[0005] 本发明的实施例还可以提供半导体结构，所述半导体结构包括：硅衬底；设置在硅衬底的表面上方的第一硅锗(Si1-xGex)层；设置在第一硅锗(Si1-xGex)层上方的第一硅层；以及直接设置在第一硅锗(Si1-xGex)层与第一硅层之间的第一界面层；其中所述界面层的厚度小于15埃。
[0006] 出于概述本发明以及所实现的优于现有技术的优势的目的，上文中描述了本发明的某些目的和优势。当然，应理解，未必所有此类目标或优势都可以根据本发明的任一特定实施例来实现。因此，例如，本领域的技术人员将认识到，本发明可以按实现或优化如本文中所教示或建议的一种优势或一组优势，但不一定实现如本文中可能教示或建议的其它目的或优势的方式来实施或进行。
附图说明
[0010] 图2示出工艺流程图，所述工艺流程图示出根据本公开实施例的示例性方法；
[0011] 图3A-3E示出根据本公开实施例的示例性工艺流程期间形成的半导体结构的截面示意图；
[0012] 图4示出根据本公开实施例沉积的半导体结构的截面透射电子显微镜图像。
[0013] 将了解，图中的元件仅为简单及清晰起见而进行说明，且未必是按比例绘制。例如，图中的一些元件的尺寸可能相对于其它元件夸大，以有助于改进对本公开所示实施例的理解。
具体实施方式
[0014] 尽管下文公开了某些实施例和实例，但本领域的技术人员将理解，本发明延伸超出了本发明具体公开的实施例和/或用途和显而易见的修改以及其等效物。因此，希望所公开的本发明的范围不应受下文所描述的特定公开实施例的限制。
[0015] 如本文中所使用，术语“衬底”可以指可以用于，或在上面可以形成装置、电路或膜的任何底层材料。
[0016] 如本文中所使用，术语“硅锗”和“Si1-xGex”可以指硅和锗的合金，其中锗与硅的比例范围可以是1≥(x)>0。
[0018] 如本文中所使用，术语“IVA族半导体”可以指包括元素周期表中IVA族的至少一种成分的半导体材料，包括但不限于碳(C)、硅(Si)、锗(Ge)和锡(Sn)。术语“IVA族半导体”还可以指碳(C)、硅(Si)、锗(Ge)和锡(Sn)的合金，包括但不限于SiGe、SiC、SiGeSn和GeSn，以及包括一种或多种掺杂物质的IVA族半导体和IVA族半导体合金。
[0019] 如本文中所使用，术语“氯化物气体”可以指包括氯(Cl)组分的气态反应物。
[0020] 如本文中所使用，术语“气体”或“气态反应物”可以指单一气态反应物或由多种气态反应物组成的气态混合物。
[0021] 如本文中所使用，术语“IVA族气体”可以指包括元素周期表IVA族组分的气态反应物，包括但不限于碳(C)、硅(Si)、锗(Ge)和锡(Sn)。
[0022] 如本文中所使用，术语“界面厚度”和“界面区域”可以指两个相邻半导体层之间的区域的厚度，且尤其是包括不同组成的两个相邻半导体层之间的界面区域的界面厚度。例如，可以将硅(Si)层与相邻的硅锗(Si1-xGex)(其中(x)＝0.30)层之间的界面厚度定义为设置在两个相邻半导体层之间的区域的厚度，其中界面区域的组成不包括硅(Si)的组成或(Si1-xGex)的组成，其中x＝0.030，而是两个相邻半导体组成的复合物，因为两个相邻半导体材料之间的界面可能不是原子突变的。如本文关于本公开的实施例所描述的，可以使用多种分析方法来确定具有不同组成的两个相邻半导体层之间的界面厚度，所述方法包括但不限于椭圆偏振光谱测量(SE)、二次离子质谱法(SIMS)、透射电子显微镜法(TEM)和X射线反射检查(XRR)。还应注意，如本文中提到的“界面厚度”对应于两个相邻的“沉积”半导体层之间的界面厚度，尤其是在通过化学气相沉积工艺沉积的两个相邻的半导体层之间的界面厚度。如本文中所使用，术语“界面厚度”不是指通过键合工艺形成的两个相邻半导体之间的界面厚度。
[0023] 在说明书中，应理解，术语“在......上”或“在......上方”可以用于描述相对位置关系。另一元素或层可以直接在所提及层上，或者可以在其间插入另一层(中间层)或元素，或者可以在所提及层上设置层但不完全覆盖所提及层的表面。因此，除非单独使用术语“直接”，否则术语“在......上”或“在......上方”将被解释为相对概念。与此类似，应理解，术语“在......下”、“位于......之下”或“在......下方”将被解释为相对概念。
[0024] 本公开的实施例可以包括用于在衬底的表面上沉积半导体结构的方法，且具体来，用于沉积具有薄界面层的两个或更多个相邻的IVA族半导体的方法。例如，本公开的实施例可以用于在硅锗(Si1-xGex)半导体层的表面上方沉积硅(Si)层，这两层的中间界面区域的厚度最小化。
[0025] 在一些半导体装置制造工艺中，可能需要沉积具有不同组成的多个半导体层，从而形成包括设置在相邻半导体层之间的多个界面层的半导体层堆叠。例如，包括“环绕栅极”半导体结构的半导体装置可以包括包括硅锗(Si1-xGex)和硅(Si)的交替层的半导体层堆叠，例如包括Si/(Si1-xGex)/Si/(Si1-xGex)/Si/(Si1-xGex)/Si的半导体层堆叠。除了“环绕栅极”半导体装置之外，某些半导体装置结构可以包括量子阱区域，其中第一半导体层包括被包括屏障材料的第二半导体层围绕的薄的(例如纳米级的)量子阱区域。在包括具有不同组成的薄的交替半导体层的这种半导体装置应用中，界面区域的厚度在半导体制造/集成工艺以及在半导体装置性能的质量方面都至关重要。
[0026] 不受任何特定理论的束缚，但据信在用于沉积包括具有不同组成的半导体材料的半导体层堆叠的现有技术方法中，当从第一半导体层转变至下一个相邻的第二半导体层时，一些原子可能倾向于在第一半导体层的表面处偏析，甚至在第一半导体层的表面处形成簇缺陷，导致两个相邻半导体层之间的“模糊”、非突变界面。例如，图1示出半导体结构100的截面透射电子显微镜(TEM)图像，其中半导体结构100包括硅衬底102、直接设置在硅衬底102上的硅锗(Si1-xGex)层104，以及设置在硅锗(Si1-xGex)层104上方的附加硅(Si)层
106。除了构成半导体结构100的三个半导体层之外，设置在半导体层之间的还有两个界面层108和110。界面层108设置在硅衬底与硅锗(Si1-xGex)层104之间，而界面层110设置在硅锗(Si1-xGex)层104与上覆附加硅(Si)层106之间。对两个界面层108和110的检查揭示界面层108比界面层110更锐利，即更突变或更薄，其中界面层110具有显着的厚度，从而形成“模糊的”、非突变的界面。硅锗(Si1-xGex)层104与上覆硅(Si)层之间的非突变界面层110可以由在上覆硅(Si)层106的沉积期间在硅锗(Si1-xGex)层104的上暴露表面处的原子的分离和/或聚集产生。
106。除了构成半导体结构100的三个半导体层之外，设置在半导体层之间的还有两个界面层108和110。界面层108设置在硅衬底与硅锗(Si1-xGex)层104之间，而界面层110设置在硅锗(Si1-xGex)层104与上覆附加硅(Si)层106之间。对两个界面层108和110的检查揭示界面层108比界面层110更锐利，即更突变或更薄，其中界面层110具有显着的厚度，从而形成“模糊的”、非突变的界面。硅锗(Si1-xGex)层104与上覆硅(Si)层之间的非突变界面层110可以由在上覆硅(Si)层106的沉积期间在硅锗(Si1-xGex)层104的上暴露表面处的原子的分离和/或聚集产生。
[0027] 因此，期望方法和半导体结构以沉积具有锐利、薄的界面区域的半导体结构，从而实现更有效的装置制造工艺和更高性能的半导体装置。
[0028] 因此，本公开的实施例可以包括用于沉积半导体结构的方法，所述方法可以包括：在衬底的表面上方沉积第一IVA族半导体层；使第一IVA族半导体层的暴露表面与包括第一氯化物气体的第一气体接触；以及在第一IVA族半导体层的表面上方沉积第二IVA族半导体层。
[0029] 参考图2和图3A-3E更详细地描述了本公开的方法，图2包括示出示例性方法200的工艺流程图，图3A-3E示出作为示例性方法200的工艺流程的一部分形成的半导体结构的截面示意图。
[0030] 方法200可以从工艺框210开始，工艺框210包括在衬底的表面上方沉积第一IVA族半导体层。更详细地，所述工艺可以包括提供衬底，例如图3A的衬底302。在本公开的一些实施例中，衬底302可以包括平面衬底(如图3A所示)或图案化衬底。衬底302可以包括一种或多种材料，包括但不限于硅(Si)、锗(Ge)、锗锡(GeSn)、硅锗(SiGe)、硅锗锡(SiGeSn)、碳化硅(SiC)，或III-V族半导体材料，例如砷化镓(GaAs)、磷化镓(GaP)或氮化镓(GaN)。在本公开的一些实施例中，衬底302可以包括工程化衬底，其中表面半导体层设置在体支承件上方，其间设置有介入的内埋氧化物(BOX)。
[0031] 图案化衬底可以包括这样的衬底，其可以包括形成于衬底表面中或衬底表面上的半导体装置结构，例如图案化衬底可以包括部分制造半导体装置结构，例如晶体管和/或存储元件。在一些实施例中，衬底可以含有单晶表面和/或一个或多个次表面，所述次表面可以包括非单晶表面，例如多晶表面和/或非晶表面。单晶表面可以包括例如以下中的一种或多种：硅(Si)、硅锗(SiGe)、锗锡(GeSn)或锗(Ge)。多晶或非晶表面可以包括电介质材料，例如氧化物、氮氧化物或氮化物，例如氧化硅和氮化硅。
[0032] 在本公开的一些实施例中，在衬底的表面上方沉积第一IVA族半导体层可以包括：提供包括暴露的硅生长表面的硅衬底，以及在所述衬底的硅表面上方通过化学气相沉积工艺沉积第一IVA族半导体层。例如，可以将图3A的衬底302提供至反应室中，并且可以将衬底加热至反应室内的沉积温度。作为非限制性实例，反应室可以包括化学气相沉积系统的反应室。本公开的实施例可以包括可以在化学气相沉积系统中执行的沉积工艺，所述化学气相沉积系统可从ASM International N.V.以IntrepidTM XP或 的名称获得。然而，还预期也可采用其它反应室和来自其它制造商的替代的化学气相沉积系统来执行本公开的实施例。
[0033] 在本公开的一些实施例中，可以将衬底302加热至化学气相沉积系统的反应室内的所需衬底温度。在一些实施例中，在衬底302的表面上方沉积第一IVA族半导体可以包括：将衬底加热至低于约700℃，或低于约600℃，或低于约550℃，或低于约500℃，或低于约400℃，或甚至低于约300℃的温度。
[0034] 除了在沉积工艺期间控制衬底温度之外，还可能希望将反应室内的压力控制至所需的设定点。例如，在第一IVA族半导体层的沉积期间反应室内的压力可以小于760托，或小于100托，或甚至小于20托。
[0035] 在本公开的一些实施例中，一旦已经将衬底加热至所需的沉积温度并且已经设置反应室中的压力，就可以将一种或多种前体气体引入反应室中并接触衬底302，由此通过化学气相沉积工艺在衬底302的表面上方沉积第一IVA族半导体层，如图3B中的第一IVA族半导体层304A所示。在一些实施例中，第一IVA族半导体层304A可以包括硅(Si)、锗(Ge)、硅锗(Si1-xGex)、锗锡(GeSn)、碳化硅(SiC)或硅锗锡(SiGeSn)中的至少一种。
[0036] 在本公开的特定实施例中，第一IVA族半导体层304A可以包括硅锗(Si1-xGex)半导体层，其中硅锗(Si1-xGex)半导体层中的锗组成(x)可以包括小于约1的(x)，或小于约0.8的(x)，或小于约0.6的(x)，或小于约0.5的(x)，或小于约0.4的(x)，或小于约0.3的(x)，或小于约0.2的(x)，或甚至小于约0.1的(x)。在本公开的一些实施例中，在衬底302的表面上方沉积第一IVA族半导体层304A包括：沉积具有约0.30的锗组成(x)的硅锗(Si1-xGex)层。
[0037] 在一些实施例中，可以将一种或多种前体气体引入反应室中以便沉积第一IVA族半导体层304A。在一些实施例中，第一IVA族半导体层可以包括硅锗(Si1-xGex)层，并且一种或多种前体气体可以包括一种或多种硅前体气体和一种或多种锗前体气体。
[0038] 在本公开的一些实施例中，一种或多种硅前体气体可以包括硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、丁硅烷(Si4H10)、异戊硅烷(Si5H12)或新戊硅烷(Si5H12)中的至少一种。在一些实施例中，硅源可以包括通用实验式为SixH(2x+2)的高阶硅烷前体。在一些实施例中，硅前体气体可以包括二氯硅烷(DCS)。在一些实施例中，硅前体的流动速率可以大于10sccm、或大于50sccm、或大于100sccm、或甚至大于200sccm。
[0039] 在本公开的一些实施例中，一种或多种锗前体气体可以包括锗烷(GeH4)、乙锗烷(Ge2H6)、丙锗烷(Ge3H8)或锗烷基硅烷(GeH6Si)中的至少一种。在一些实施例中，锗前体可以包括Si-Ge-氢化物前体，例如，(H3Ge)xSiH4-x，其中x＝1-4，或(H3Si)xGeH4-x，其中x-1-4。在一些实施例中，锗前体的流动速率可以大于10sccm，或大于50sccm，或大于100sccm，或甚至大于200sccm。
[0040] 在本公开的一些实施例中，可以将第一IVA族半导体层304A沉积至小于500纳米、或小于250纳米、或小于100纳米、或小于50纳米、或小于25纳米、或小于10纳米、或小于5纳米、或甚至小于1纳米的厚度。
[0041] 一旦已经将第一IVA族半导体层304A沉积至所需厚度，就可以对第一IVA族半导体层304A的暴露表面进行处理工艺，以使第一IVA族半导体层304A与后续第二IVA族半导体层之间的界面区域厚度最小化。因此，在本公开的一些实施例中，方法200可以继续工艺框220，包括使第一IVA族半导体层的暴露表面与包括第一氯化物气体的第一气体接触。例如，在一些实施例中，第一氯化物气体可以包括盐酸(HCl)或氯气(Cl2)中的至少一种。在本公开的一些实施例中，第一气体可以另外包括第一IVA族气体。例如，在一些实施例中，第一IVA族气体可以包括二氯硅烷、二氯二硅烷、三氯硅烷、四氯硅烷、六氯硅烷、硅烷或锗烷中的至少一种。
[0042] 在本公开的一些实施例中，可以按小于400sccm、或小于200sccm、或小于100sccm、或小于50sccm、或小于25sccm、或甚至小于10sccm的流动速率将第一氯化物气体引入反应室中。在一些实施例中，可以按小于200sccm、或小于100sccm、或小于50sccm、或小于25sccm、或甚至小于10sccm的流动速率将第一IVA族气体引入反应室中。
[0043] 在本公开的特定实施例中，其中第一气体包括第一氯化物气体和第一IVA族气体，在第一IVA族半导体层304A的暴露表面的处理工艺期间可以调节第一氯化物气体相对于第一IVA族气体的流动速率比。例如，在一些实施例中，可以调节第一氯化物气体相对于第一IVA族气体的流动速率比，使得在第一IVA族半导体层304A的暴露表面上不发生材料的净沉积或基本上不发生材料的净沉积。不受任何特定理论的束缚，但据信包括第一氯化物气体和第一IVA族气体的第一气体可以钝化并蚀刻第一IVA族半导体层304A的表面，从而防止或基本上防止在第一IVA族半导体层304A的表面处原子的分离和/或聚集。因此，在本公开的一些实施例中，第一氯化物气体与第一IVA族气体的流动速率比可以为10:1、或5:1、或2:1、或1:1，或甚至0.5:1。例如，在本公开的一些实施例中，第一氯化物气体可以包括盐酸(HCl)，并且第一IVA族气体可以包括二氯硅烷且盐酸(HCl)相对于第一IVA族气体的流动速率比可以是2:1。
[0044] 在本公开的一些实施例中，第一IVA族半导体层304A的暴露表面可以与第一气体接触小于90秒、或小于30秒或甚至小于10秒的时间段。在一些实施例中，在使第一IVA族半导体层304A与第一气体接触的同时，可以将衬底保持在所需温度。例如，当使衬底与第一气体接触时，可以将衬底温度保持在小于约700℃、或小于约600℃、或小于约500℃、或小于约400℃、或小于约300℃、或甚至小于约200℃的衬底温度。在本公开的一些实施例中，在第一IVA族半导体层304A的沉积期间衬底的温度也可以用于处理工艺过程中，即，同时使第一IVA族半导体层204A的暴露表面与第一气体接触，换句话说，从第一沉积工艺到表面处理工艺，衬底温度不改变。另外，反应室中的压力可以在第一IVA族半导体层304A的沉积与第一IVA族半导体的暴露表面的处理工艺之间保持基本恒定的值。在本公开的替代实施例中，可以在第一IVA族半导体层304A的沉积与处理工艺期间之间改变衬底的温度和反应室内的压力。例如，可能需要调节衬底温度和反应室内的压力，以准备随后的层沉积在第一IVA族半导体层304A上。在一些实施例中，当使第一IVA族半导体层的暴露表面与第一气体接触时，即在表面处理工艺中，反应室中的压力可以小于760托、或小于100托，或甚至小于10托。
[0045] 一旦第一IVA族半导体层304A的暴露表面已经与第一气体接触所需的时间段，方法200就可以继续进行工艺框230(图2)，包括在第一IVA族半导体层的表面上方沉积第二IVA族半导体层。更详细地，可以将半导体结构305(图3B)加热至化学气相沉积系统的反应室内的所需沉积温度，即，所需衬底温度。例如，可以将衬底加热至小于约700℃、或小于约600℃、或小于约550℃、或小于500℃、或小于约400℃、或甚至小于300℃的衬底温度。在本公开的一些实施例中，保持方法200的各个工艺框之间的温度，换句话说，沉积第一IVA族半导体层、用第一气体对第一IVA族半导体层的暴露表面进行表面处理，以及沉积第二IVA族半导体层，都可以在相同的衬底温度下执行。在替代实施例中，可以调节各个工艺框之间的衬底温度，即，对沉积第一IVA族半导体层、用第一气体进行处理工艺以及沉积第二IVA族半导体层可以使用不同的衬底温度。
[0046] 除了在沉积第二IVA族半导体层期间控制衬底温度之外，还可能希望将反应室内的压力控制至所需的设定点。例如，在第二IVA族半导体层的沉积期间反应室内的压力可以小于760托，或小于100托，或甚至小于10托。在本公开的一些实施例中，在方法200期间将反应室内的压力保持在基本恒定值，即，在沉积第一IVA族半导体层、用第一气体对第一IVA族半导体层的暴露表面进行表面处理以及沉积第二IVA族半导体层期间可以将反应室内的压力保持在基本恒定值。在替代实施例中，在方法200的各个工艺框之间反应室内的压力可以不同，即，对沉积第一IVA族半导体层、用第一气体进行处理工艺以及沉积第二IVA族半导体层可以使用不同的反应室压力。
[0047] 在本公开的一些实施例中，一旦已经将半导体结构305(图3B)加热至所需沉积温度并且已经设置反应室压力，就可以将一种或多种前体气体引入反应室中并接触第一IVA族半导体层304A的暴露表面，由此通过化学气相沉积工艺在第一IVA族半导体层304A(图3C)下伏暴露表面上方沉积第二IVA族半导体层306A。在一些实施例中，第二IVA族半导体层
306A可以包括硅(Si)、锗(Ge)、硅锗(Si1-xGex)、锗锡(GeSn)、碳化硅(SiC)或硅锗锡(SiGeSn)中的至少一种。
306A可以包括硅(Si)、锗(Ge)、硅锗(Si1-xGex)、锗锡(GeSn)、碳化硅(SiC)或硅锗锡(SiGeSn)中的至少一种。
[0048] 在本公开的特定实施例中，第二IVA族半导体层306A可以包括硅(Si)层。例如，第二IVA族半导体层306A可以包括硅(Si)层并且可以通过使第一IVA族半导体层的暴露表面与一种或多种硅前体接触来沉积，所述硅前体包括但不限于硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、丁硅烷(Si4H10)、异戊硅烷(Si5H12)或新戊硅烷(Si5H12)。在一些实施例中，硅前体可以包括通用实验式为SixH(2x+2)的高阶硅烷前体。在一些实施例中，硅前体气体可以包括二氯硅烷(DCS)。在一些实施例中，硅前体的流动速率可以大于10sccm、或大于50sccm、或大于100sccm、或甚至大于200sccm。
[0049] 在本公开的一些实施例中，可以将第二IVA族半导体层306A沉积至小于500纳米、或小于250纳米、或小于100纳米、或小于50纳米、或小于25纳米、或小于10纳米、或小于5纳米、或甚至小于1纳米的厚度。
[0050] 在第一IVA族半导体层304A的表面上方沉积第二IVA族半导体层306A可以使得形成界面层308A，所述界面层308A设置在第二IVA族半导体306A与第一IVA族半导体层304A之间，如图3C的半导体结构310所示。
[0051] 在本公开的特定实施例中，第一IVA族半导体层304A可以包括硅锗(Si1-xGex)层，第二IVA族半导体层可以包括硅(Si)层，并且界面层308A可以设置在两个IVA族半导体层之间。作为非限制性实例，硅锗层(Si1-xGex)304A可以包括约0.30的锗组成(x)，并且硅(Si)层306A可以设置在硅锗(Si1-xGex)层上方，由此在其间形成界面层308A。界面层308A的厚度可以由两个相邻IVA族半导体层之间的区域的厚度确定，其中界面层的组成不包括下伏硅锗(Si0.70Ge0.30)层304A的组成或上覆硅(Si)层306A的组成，而是界面层308A或界面区域中的锗组成(x)可以包括渐变组成，其以近似线性方式在硅锗(Si0.70Ge0.30)层304A中约等于0.30的锗组成(x)至硅(Si)层306A中约等于0.00的锗组成(x)之间变化。
[0052] 在本公开的一些实施例中，可以使用椭圆偏振光谱测量(SE)、二次离子质谱法(SIMS)、透射电子显微镜法(TEM)和X射线反射检查(XRR)中的一个或多个来确定界面层308A的厚度。在特定实施例中，可以通过椭圆偏振光谱测量(SE)确定界面层308A的厚度，并且使用这种分析技术可以确定小于约30埃、或小于约20埃、或甚至小于约15埃的界面层
308A的厚度。应注意，本文中公开的界面层厚度，例如小于约15埃，可以使用沉积工艺来实现，且具体来说可以使用化学气相沉积(CVD)工艺来实现，其中CVD工艺不同于替代沉积方法，例如分子束外延(MBE)或原子层沉积(ALD)。
308A的厚度。应注意，本文中公开的界面层厚度，例如小于约15埃，可以使用沉积工艺来实现，且具体来说可以使用化学气相沉积(CVD)工艺来实现，其中CVD工艺不同于替代沉积方法，例如分子束外延(MBE)或原子层沉积(ALD)。
[0053] 作为本公开的实施例的非限制性实例，图4示出根据本公开实施例沉积的半导体结构400的截面透射电子显微镜(TEM)图像。半导体结构400包括硅(Si)层402、设置在硅(Si)层402上方的硅锗(Si0.70Ge0.30)层404，以及设置在硅锗(Si0.70Ge0.30)层404上方的附加硅(Si)层406，由此形成Si/(Si0.70Ge0.30)/Si半导体堆叠结构。使用乙硅烷(Si2H6)作为硅前体和锗烷(GeH4)作为锗前体在500℃的衬底温度下沉积半导体结构400。另外，在沉积上覆硅(Si)层406之前，使硅锗(Si0.70Ge0.30)层404的上暴露表面与包括盐酸和二氯硅烷的第一气体接触。
[0054] 半导体结构400还包括两个界面层408和410，其中界面层408设置在硅(Si)层402与硅锗(Si0.70Ge0.30)层404之间，并且其中界面层410设置在硅锗(Si0.70Ge0.30)层404与附加硅(Si)层406之间。检查图4的TEM图像表明，界面层408且尤其界面层410都是突变的薄界面，在两个相邻的IVA族半导体层之间没有“模糊”边界。
[0055] 在将第二IVA族半导体层306A(图3C)沉积至所需厚度后，方法200可以继续进行可选的工艺框240，包括使第二IVA族半导体的暴露表面与第二气体接触。在一些实施例中，第二气体可以包括第二氯化物气体。例如，在一些实施例中，第二氯化物气体可以包括盐酸(HCl)或氯气(Cl2)中的至少一种。另外，在一些实施例中，第二气体可以另外包括第二IVA族气体，例如二氯硅烷(DCS)、二氯二硅烷、三氯硅烷、四氯硅烷、六氯硅烷、硅烷或锗烷中的至少一种。在本公开的一些实施例中，第二气体可以接触第二IVA族半导体层的暴露表面达小于60秒、或小于30秒或甚至小于10秒的时间段。
[0056] 在本公开的一些实施例中，包括沉积第一IVA族半导体层(工艺框210)、使第一IVA族半导体层的暴露表面与第一气体接触(工艺框220)、沉积第二IVA族半导体层(工艺框230)以及任选地使第二IVA族半导体的暴露表面与第二气体接触(工艺框240)的方法200可以共同地包括沉积循环，并且所述方法可以另外包括一次或多次地重复所述沉积循环。
[0057] 更详细地，可以使用沉积循环来沉积双层半导体结构312A(图3C)，其包括第一IVA族半导体层304A和第二IVA族半导体层306A，具有设置在其间的界面层308A，由于本公开的实施例，界面层308A具有最小化的厚度。因此，方法200(图2)可以另外包括确定沉积是否是重复循环的决策门250，决策门250取决于整个半导体结构的所需厚度(即，双层半导体结构的数量)。如果需要更大的厚度，即更多数量的双层半导体结构，则方法200经由框260的过程重复，框260将方法200返回到工艺框210并沉积附加双层半导体结构。替代地，如果达到所需的厚度，即所需数量的双层半导体结构，则工艺可以在工艺框270处终止，并且可以对沉积的半导体堆叠结构进行另外的制造工艺以产生半导体装置结构。
[0058] 图3D示出半导体结构314，所述半导体结构包括执行方法200的附加沉积循环之后的半导体结构310(图3C)。因此，附加沉积循环沉积附加双层半导体结构312B，其包括附加第一IVA族半导体层304B和附加第二IVA族半导体层306B。设置在附加第一IVA族半导体层304B与附加第二IVA族半导体层306B之间的是附加界面层308B，其中附加界面层308B的界面层厚度小于30埃、或小于20埃、或甚至小于15埃。在本公开的特定实施例中，附加第一IVA族半导体层304B可以包括硅锗(Si1-xGex)层(例如，(x)＝0.30)，并且附加第二IVA族半导体层306B可以包括硅(Si)层。
[0059] 图3E示出半导体结构316，所述半导体结构包括执行方法200的另外的沉积循环之后的半导体结构314(图3D)。因此，另外的沉积循环沉积另外的双层半导体结构312C，其包括另外的第一IVA族半导体层304C和另外的第二IVA族半导体层306C。设置在另外的第一IVA族半导体层304C与另外的第二IVA族半导体层306C之间的是另外的界面层308C，其中另外的界面层308C的界面层厚度小于30埃、或小于20埃、或甚至小于15埃。在本公开的特定实施例中，另外的第一IVA族半导体层304C可以包括硅锗(Si1-xGex)层，例如(x)＝0.30，并且另外的第二IVA族半导体层306C可以包括硅(Si)层。
[0060] 应注意，在本公开的一些实施例中，可以在沉积第一IVA族半导体层之后停止方法200(图2)的沉积循环，使得可以沉积单个IVA族半导体层而不是沉积双层半导体结构。例如，可以根据本公开的实施例沉积多个双层半导体结构，并且可以通过沉积单个IVA族半导体层来覆盖或至少部分地覆盖多个双层结构。
[0061] 本公开的实施例还可以包括根据本文描述的方法沉积的多个半导体结构。在本公开的一些实施例中，半导体结构316(图3E)可以包括硅衬底302、设置在硅衬底的表面上方的第一硅锗(Si1-xGex)层304A，以及设置在第一硅锗(Si1-xGex)层304A上方的第一硅(Si)层306A。在一些实施例中，半导体结构316还可以包括设置在第一硅锗(Si1-xGex)层304A与第一硅(Si)层306A之间的第一界面层308A，其中所述界面层的厚度小于15埃。
[0062] 在本公开的一些实施例中，半导体结构316可以另外包括设置在第一硅层306A上方的第二硅锗(Si1-xGex)层304B，以及设置在第二硅锗(Si1-xGex)层304B上方的第二硅层306B。半导体结构316可以另外包括直接设置在第二硅锗(Si1-xGex)层304B与第二硅层306B之间的第二界面层308B，其中所述第二界面层308B的厚度小于15埃。
[0063] 在本公开的一些实施例中，半导体结构316可以另外包括设置在第二硅层306B上方的第三硅锗(Si1-xGex)层304C，以及设置在第三硅锗(Si1-xGex)层304C上方的第三硅层306C。半导体结构316还可以包括直接设置在第三硅锗(Si1-xGex)层304C与第三硅层306C直接的第三界面层308C，其中所述第三界面层308C的厚度小于15埃。
[0064] 上文所描述的本公开的示例实施例不限制本发明的范围，因为这些实施例仅仅是本发明实施例的实例，本发明由所附权利要求书和其合法等效物界定。任何等效实施例都意欲在本发明的范围内。实际上，除本文中所显示和描述的内容，如所描述元件的替代有用组合以外，本领域的技术人员从所述描述可以对本公开的各种修改显而易见。此类修改和实施例也意欲在所附权利要求书的范围内。
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